KR100483058B1 - Lath buffer device for semiconductor memory device - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 라스 완충장치에 관한 것으로 외부에서 라스신호가 왜곡됨이 없이 들어오면 그대로 상기 라스신호를 사용하도록 하고 라스신호가 왜곡되어 들어오는 경우에는 컬럼 어드레스 신호가 디세이블된 후 워드라인이 디세이블될 수 있도록 강제로 만들어 주는 회로를 라스 버퍼에 첨가하여 중간에 라스신호의 왜곡으로 인하여 생길 수 있는 셀 데이타의 파괴를 막고 한 라스신호가 들어오면 그것에 의해 데이타를 리드하거나 라이트하는 하나의 동작은 최소한 할 수 있도록 보장하기 위한 반도체 메모리 소자의 라스 완충장치에 관한 것이다.The present invention relates to a lath buffer device of a semiconductor memory device. When the lath signal is input without being distorted from the outside, the lath signal is used. If the lath signal is distorted, the word line is disabled after the column address signal is disabled. Adding a circuit that forces disabling to the las buffer to prevent destruction of cell data that may be caused by distortion of the ras signal in the middle, and to read or write data when a ras signal comes in Relates to a lath buffer of a semiconductor memory element to ensure that at least it can be done.

Description

반도체 메모리 소자의 라스 완충장치Lars buffer of semiconductor memory device

본 발명은 반도체 메모리 소자의 라스 완충장치에 관한 것으로, 특히 외부에서 라스신호가 왜곡됨이 없이 들어오면 그대로 상기 라스신호를 사용하도록 하고 라스신호가 왜곡되어 들어오는 경우에는 컬럼 어드레스 신호가 디세이블된 후 워드라인이 디세이블될 수 있도록 강제로 만들어 주는 회로를 라스 버퍼에 첨가하여 중간에 라스신호의 왜곡으로 인하여 생길 수 있는 셀 데이타의 파괴를 막고 한 라스신호가 들어오면 그것에 의해 데이타를 리드하거나 라이트하는 하나의 동작은 최소한 할 수 있도록 보장하기 위한 반도체 메모리 소자의 라스 완충장치에 관한 것이다.The present invention relates to a lath buffer device of a semiconductor memory device. In particular, when the lath signal is input without being distorted from the outside, the lath signal is used as it is, and when the lath signal is distorted, the word after the column address signal is disabled. A circuit that forces lines to be disabled is added to the lath buffer to prevent destruction of cell data that may be caused by the distortion of the ras signal in the middle, and to read or write data by a ras signal. The operation of is related to the lath buffer of the semiconductor memory device to ensure that at least.

컨벤셜한 디램에서 디램의 동작은 외부의 디램 컨트롤러에서부터 오는 디램 컨트롤 신호 라스(RAS), 카스(CAS)에 의해 주로 제어된다.In conventional DRAM, the operation of DRAM is mainly controlled by DRAM control signals RAS and CAS from an external DRAM controller.

그런데 외부의 어떤 영향에 의해서 라스신호가 들어오는 도중에 이 신호가 왜곡되면 예를들어 라스신호가 인에이블되고 로오 어드레스가 스트로우브된 뒤 워드라인이 액티브되어 비트라인과 /비트라인 라인이 센싱에 의해 전개되고 카스신호가 인에이블되고 비트라인과 /비트라인의 데이타가 데이타 버스라인과 /데이타 버스라인으로 실리고 리드라인이 전개되는 도중에 라스신호가 디세이블되면 이로 인해 워드라인이 디세이블되어 셀에는 원래의 셀 데이타가 아닌 무가치한 데이타가 셀에 저장될 수 있다.However, if the signal is distorted while the ras signal is being input by some external influence, for example, the ras signal is enabled, the row address is strobe, the word line is activated, and the bit line and / bit line line are developed by sensing. If the CAS signal is enabled, the data of the bitline and / bitline is loaded to the data busline and / data busline, and the ras signal is disabled while the leadline is being deployed, this causes the wordline to be disabled and thus to the cell. Valuable data other than cell data may be stored in the cell.

도 1a는 외부 라스신호가 정상적인 경우 비트라인상의 데이타 관계를 도시한 동작 타이밍도이다.FIG. 1A is an operation timing diagram showing a data relationship on a bit line when an external erase signal is normal.

도 1b는 외부 라스신호가 왜곡된 경우 비트라인상의 데이타 관계를 도시한 동작 타이밍도이다.FIG. 1B is an operation timing diagram illustrating a data relationship on a bit line when an external Lath signal is distorted.

상기 도 1a에서 보는 바와 같이 외부 라스신호가 정상적인 경우 컬럼 어드레스 디코딩 신호(Yi)가 디세이블 되고 난 후 워드라인이 디세이블된다.As shown in FIG. 1A, when the external erase signal is normal, the word line is disabled after the column address decoding signal Yi is disabled.

따라서 예를들어 셀에 저장된 데이타가 로우인 경우 워드라인이 인에이블되면 셀에 저장된 로우 데이타가 비트라인상에 전달된다. 이때 비트라인상으로 전달된 로우 데이타는 비트라인 프리차지의 영향에 의해 로우값보다는 조금 높은 전위를 갖게 된다. 상기 도 1a의 /비트라인/비트라인의 파형은 이를 도시하고 있다. 이어서 컬럼 어드레스 디코딩 신호가 디세이블되고 워드라인이 디세이블 되면 비트라인상의 전위는 로우값으로 떨어지고 다시 셀상에 로우값이 저장되어 최초 셀에 저장된 로우 데이타 값에는 아무런 변화가 없으며 데이타의 파괴는 일어나지 않는다.Thus, for example, when the data stored in the cell is low, when the word line is enabled, the row data stored in the cell is transferred on the bit line. At this time, the low data transferred on the bit line has a potential slightly higher than the low value due to the influence of the bit line precharge. The waveforms of the / bitline / bitline of FIG. 1A illustrate this. Subsequently, when the column address decoding signal is disabled and the word line is disabled, the potential on the bit line drops to a low value, and a low value is stored again in the cell, so that there is no change in the low data value stored in the first cell and no data destruction occurs. .

상기 도 1b의 경우를 살펴보면 즉, 외부 라스신호가 왜곡되어 들어오는 경우에는 워드라인 또한 빠르게 디세이블된다. 즉 컬럼 어드레스 디코딩 신호가 로우로 디세이블 되지도 않은 상태에서 워드라인이 디세이블된 경우에는 상기 도 1b에 도시된 바와 같이 셀에는 로우값보다 조금 높은 전위가 저장되어 결국 최초의 로우 데이타는 상실되고 데이타의 왜곡이 일어나게 된다.Referring to the case of FIG. 1B, that is, when the external Lath signal is distorted, the word line is quickly disabled. In other words, when the word line is disabled while the column address decoding signal is not low, as shown in FIG. 1B, a potential higher than the low value is stored in the cell, and thus the first low data is lost. Distortion of data occurs.

기존의 디램에서는 이러한 것을 방지하기 위한 방법으로 어떤 일정시간을 최소한 유지시킬 수 있는 내부 라스신호를 만들어주는 경우도 있엇다.In some existing DRAMs, as a way to prevent this, the internal Ras signal can be created to maintain a certain amount of time.

이때는 주로 내부 딜레이 회로를 첨가하여 피드 백되는 방식을 사용하여 내부 라스 타임을 유지시켜 주었는데 이때 사용되는 릴레이 회로에는 싸이즈가 큰 모스 트랜지스터들을 사용한 인버터 체인들과 저항들이었다.In this case, the internal delay time was maintained by using a method of feeding back an internal delay circuit. The relay circuits used were inverter chains and resistors using large sized MOS transistors.

이런 방식을 사용하면 불필요하게 회로가 커지고 레이아웃에서 차지하는 면적이 증가하며 단순히 일정한 라스 타임만을 유지시키는 기능만을 가졌다.This approach unnecessarily enlarges the circuitry, increases the area of the layout, and simply maintains a constant lath time.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 외부에서 라스신호가 왜곡됨이 없이 들어오면 그대로 상기 라스신호를 사용하도록 하고 라스신호가 왜곡되어 들어오는 경우에는 컬럼 어드레스 신호가 디세이블된 후 워드라인이 디세이블될 수 있도록 강제로 만들어 주는 회로를 라스 버퍼에 첨가하여 중간에 라스신호의 왜곡으로 인하여 생길 수 있는 셀 데이타의 파괴를 막고 한 라스신호가 들어오면 그것에 의해 데이타를 리드하거나 라이트하는 하나의 동작은 최소한 할 수 있도록 보장하기 위한 반도체 메모리 소자의 라스 완충장치를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problem, and when the lath signal comes in without being distorted from the outside, the lath signal is used as it is. In the case where the lath signal is distorted, the word line after the column address signal is disabled. A circuit that forces this disablement is added to the las buffer to prevent destruction of cell data that may be caused by distortion of the ras signal in the middle, and when a ras signal comes in, one data is read or written. It is an object of the present invention to provide a lath buffer of a semiconductor memory device to ensure that the operation is minimal.

상기 목적 달성을 위한 본 발명의 라스 완충장치는 내부 라스 타임을 유지하기 위하여 컬럼 어드레스 디코딩 신호를 게이트 입력으로 받는 트랜스미션 게이트 수단과,The lath buffer of the present invention for achieving the above object comprises a transmission gate means for receiving a column address decoded signal as a gate input to maintain an internal erase time,

상기 트랜스미션 게이트 수단의 출력을 래치하여 내부 라스신호를 출력하는 래치수단을 포함하는 것을 특징으로 한다.And latch means for latching an output of the transmission gate means to output an internal erase signal.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2는 본 발명의 기본적인 개념을 나타낸 블럭도로서, 외부 라스신호는 라스 버퍼에 입력되어 왜곡 여부가 판단된다. 정상적인 경우에는 상기 외부 라스신호가 그대로 내부 라스신호로 출력된다.2 is a block diagram illustrating a basic concept of the present invention, in which an external lath signal is input to a lath buffer to determine whether or not distortion is present. In the normal case, the external ras signal is output as an internal ras signal.

상기 외부 라스신호가 왜곡이 된 경우에는 내부 라스 시간 지연회로로 입력되어 일정시간 지연이 일어나며 이후 내부 라스신호를 출력하게 된다.If the external ras signal is distorted, it is input to the internal lath time delay circuit and a predetermined time delay occurs, and then the inner ras signal is output.

도 3은 본 발명의 일실시예에 따른 내부 라스 타임을 강제적으로 유지시키는 회로도로서, 크게 라스 버퍼 전단계와, 상기 라스 버퍼 전단계로 입력된 외부 라스신호를 받아들이는 트랜스미션 게이트(1)와, 상기 트랜스미션 게이트에서 출력된 신호를 일정시간 지연시켜 내부 라스신호를 출력하는 래치회로(2)로 구성된다.3 is a circuit diagram of forcibly maintaining an internal lath time according to an exemplary embodiment of the present invention. The transmission gate 1 which receives a large las buffer step, an external las signal input to the las buffer step, and the transmission The latch circuit 2 outputs an internal lath signal by delaying a signal output from the gate for a predetermined time.

상기 트랜스미션 게이트는 라스 버퍼 전단계로 입력된 외부 라스신호를 반전시켜 출력하는 제1 인버터(IV1)와, 상기 제1 인버터 출력단과 상기 래치회로부 입력단 사이에 병렬접속되고 PMOS 게이트 단자로 컬럼 어드레스 디코딩신호(Yi)가 인가되고 NMOS 단자로 /컬럼 어드레스 디코딩 신호(/Yi)가 인가되는 제1 PMOS형 트랜지스터(MP1), 제1 NMOS형 트랜지스터(MN1)로 구성된다.The transmission gate is connected in parallel between a first inverter IV1 for inverting and outputting an external ras signal inputted in the previous stage of the las buffer, and the first inverter output terminal and the latch circuit unit input terminal, and a column address decoding signal (PMOS gate terminal). A first PMOS transistor MP1 and a first NMOS transistor MN1 to which Yi is applied and a / column address decoding signal / Yi are applied to the NMOS terminal.

상기 래치회로는 제2, 제3 인버터로 구성된다.The latch circuit is composed of second and third inverters.

이하에서는 상기 구성으로 이루어진 내부 라스 지연회로의 동작을 도 4에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.Hereinafter, the operation of the internal lath delay circuit having the above configuration will be described with reference to the operation timing diagram shown in FIG. 4.

먼저, 외부 라스신호가 정상적인 경우를 보면 (a)의 신호가 라스 버퍼내의 트랜스미션 게이트로 입력되고 (d)에 도시된 바와 같이 내부 라스신호는 외부 라스신호가 그대로 출력된다.First, when the external lath signal is normal, the signal of (a) is input to the transmission gate in the lath buffer, and as shown in (d), the external lath signal is output as it is.

(e)에 도시된 바와 같이 외부 라스신호가 도중에 왜곡이 일어난 경우를 보면 컬럼 어드레스 디코딩 신호(Yi)가 하이, /컬럼 어드레스 디코딩 신호(/Yi)가 로우가 되어 트랜스미션 게이트는 턴-오프가 된다. 따라서 왜곡된 외부 라스신호는 통과되지 못하고 다음단의 래치회로에 유지하고 있던 전단계의 외부 라스신호가 그대로 내부 라스신호로 출력된다. 즉, 외부 라스신호가 왜곡되어 디세이블되어도 내부 라스신호는 그대로 액티브 상태로 존재하게 되어 컬럼 어드레스 디코딩 신호가 디세이블된 후에 워드라인이 디세이블되어 데이타의 파괴는 일어나지 않는다.As shown in (e), when the external erase signal is distorted, the column address decoding signal Yi is high and the / column address decoding signal / Yi is low, and the transmission gate is turned off. . Therefore, the distorted external ras signal cannot pass, and the external ras signal of the previous stage held in the latch circuit of the next stage is output as an internal ras signal. That is, even if the external erase signal is distorted and disabled, the internal erase signal remains in an active state. After the column address decoding signal is disabled, the word line is disabled and data destruction does not occur.

계속해서 내부 라스신호의 디세이블은 컬럼 어드레스 디코딩 신호(Yi)가 로우로 /컬럼 어드레스 디코딩 신호(/Yi)가 하이로 각각 디세이블되어 상기 트랜스미션 게이트가 다시 턴-온되므로써 이루어진다.Subsequently, disabling the internal erase signal is performed when the column address decoding signal Yi is low and the column address decoding signal / Yi is disabled, respectively, and the transmission gate is turned on again.

(h)는 이와같이 내부 라스신호의 출력관계를 보여주고 있는데 외부 라스신호가 도중에 왜곡이 일어난 경우에도 내부 라스 타임을 일정시간 유지시켜 컬럼 어드레스 디코딩 신호가 디세이블된 후 워드라인이 디세이블 될 수 있도록 하므로써 셀에 저장된 데이타의 파괴를 방지하게 된다.(h) shows the output relationship of the internal ras signal. Even if the external ras signal is distorted, the internal ras time is maintained for a certain time so that the word line can be disabled after the column address decoding signal is disabled. This prevents the destruction of data stored in the cell.

이상에서 설명한 바와 같이, 본 발명에 따른 라스 완충장치를 반도체 메모리 소자에 구현하게 되면 라스신호가 외부에서 들어오는 중에 왜곡되더라도 내부의 라스신호는 데이타를 한번 리드 혹은 라이트 하는 최소한의 동작을 수행하고 셀의 데이타를 원래대로 보존하도록 내부 라스가 액티브된 상태를 유지하며 트랜스미션 게이트와 래치로 구성되어 회로가 단순해지며 레이아웃이 차지하는 면적도 작아지는 효과가 있다.As described above, when the lath buffer device according to the present invention is implemented in a semiconductor memory device, even if the lath signal is distorted while coming from the outside, the internal lath signal performs a minimum operation of reading or writing data once, The internal lath remains active to preserve data intact, and consists of a transmission gate and a latch, which simplifies the circuit and reduces the layout area.

도 1a는 외부 라스신호가 정상적인 경우의 비트라인상의 셀 데이타에 대한 동작 타이밍도.Fig. 1A is an operation timing diagram for cell data on a bit line when an external erase signal is normal.

도 1b는 외부 라스신호가 왜곡된 경우 비트라인상의 셀 데이타에 대한 동작 타이밍도.Fig. 1B is an operation timing diagram for cell data on a bit line when the external ras signal is distorted.

도 2는 본 발명의 기본적인 개념을 나타낸 블럭도.2 is a block diagram illustrating the basic concept of the present invention.

도 3은 본 발명의 일실시예에 따른 내부 라스 타임을 강제적으로 유지시키는 회로도.3 is a circuit diagram forcibly maintaining an internal lath time according to an embodiment of the present invention.

도 4는 상기 도 3에 도시된 본 발명의 일실시예에 대한 동작 타이밍도.4 is an operation timing diagram for an embodiment of the present invention shown in FIG.

<도면의주요부분에대한부호의설명>Explanation of symbols on the main parts of the drawing

1 : 트랜스미션 게이트 2 : 래치회로1: Transmission gate 2: Latch circuit

Claims (3)

외부 라스신호가 입력되어 내부 라스신호가 출력되는 반도체 메모리 소자의 라스 완충장치에 있어서,In a lath buffer of a semiconductor memory device to which an external lath signal is input and an internal lath signal is output. 왜곡된 외부 라스신호를 차단하기 위한 트랜스미션 게이트 수단과,A transmission gate means for blocking the distorted external ras signal, 상기 트랜스미션 게이트 수단의 출력을 래치하여 내부 라스신호를 출력하는 래치수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 라스 완충장치.And a latch means for latching an output of the transmission gate means to output an internal erase signal. 제 1 항에 있어서, 상기 트랜스미션 게이트 수단은,The method of claim 1, wherein the transmission gate means, 컬럼 어드레스 디코딩 신호에 의해 제어되어, 상기 컬럼 어드레스 디코딩 신호가 디세이블 되고 워드라인을 디세이블시키는 것을 특징으로 하는 반도체 메모리 소자의 라스 완충장치.Controlled by a column address decoding signal, wherein the column address decoding signal is disabled and disables a word line. 제 1 항에 있어서,The method of claim 1, 상기 내부 라스신호는 외부 라스신호가 왜곡됨이 없이 입력되면 상기 외부 라스신호와 동일하게 출력되고 상기 외부 라스신호가 왜곡되어 입력되면 상기 컬럼 어드레스 디코딩 신호가 디세이블 되고 난 후 디세이블되는 것을 특징으로 하는 반도체 메모리 소자의 라스 완충장치.The internal ras signal is output in the same manner as the external ras signal when the external ras signal is input without being distorted, and the column address decoding signal is disabled after the column address decoding signal is disabled when the external ras signal is distorted and input. Lars buffer of a semiconductor memory device.

Images