KR100480331B1 - Array Panel used for a Liquid Crystal Display and method for fabricating the same - Google Patents
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Abstract
본 발명에서는, 기판 상에 형성된 게이트 전극과; 상기 게이트 전극을 덮는 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부에 위치하며, 상기 게이트 전극과 대응되는 위치에 형성된 액티브층(active layer)과; 상기 액티브층을 덮는 오믹콘택층(ohmic contact layer)과; 상기 오믹콘택층과 대응되는 위치에 형성되며, 서로 일정간격 이격되게 위치하는 소스 및 드레인 전극과; 상기 소스 및 드레인 전극 사이 구간에서 노출된 액티브층 영역으로 이루어진 채널(channel)과; In the present invention, the gate electrode formed on the substrate; A gate insulating film formed on an entire surface of the substrate covering the gate electrode; An active layer positioned on the gate insulating layer and formed at a position corresponding to the gate electrode; An ohmic contact layer covering the active layer; Source and drain electrodes formed at positions corresponding to the ohmic contact layers and spaced apart from each other by a predetermined distance; A channel including an active layer region exposed between the source and drain electrodes;
상기 드레인 전극과 직접 연결된 화소 전극과; 상기 화소 전극을 덮는 기판 전면에 형성되며, 폴리이미드(poly-imide)로 이루어진 보호층을 포함하는 액정표시장치용 어레이 기판을 제공함으로써, 첫째, 마스크 공정수의 감소에 따라 제조비용을 현저히 낮출 수 있고, 둘째, PR패턴을 용이하게 제작할 수 있으며, 셋째, 마스크 공정을 안정화시킬 수 있고, 넷째, 박막트랜지스터에 화소 전극을 직접 연결시킴에 따라, 투과율을 증가시킬 수 있고, 개구율 및 스토리지 캐패시터를 증가시킬 수 있는 장점을 가진다. A pixel electrode directly connected to the drain electrode; By providing an array substrate for a liquid crystal display device formed on the entire surface of the substrate covering the pixel electrode and including a protective layer made of polyimide, firstly, the manufacturing cost can be significantly lowered as the number of mask processes is reduced. Second, the PR pattern can be easily manufactured, and third, the mask process can be stabilized. Fourth, as the pixel electrode is directly connected to the thin film transistor, the transmittance can be increased, and the aperture ratio and storage capacitor are increased. It has the advantage of being able to.
Description
본 발명은 액정표시장치에 관한 것이며, 특히 저마스크 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a low mask liquid crystal display device and a manufacturing method thereof.
액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 것이다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. The driving principle of the liquid crystal display device is to use the optical anisotropy and polarization property of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.
따라서, 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
현재에는 박막트랜지스터(Thin Film Transistor ; TFT)와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. Currently, active matrix LCDs (AM-LCDs) in which thin film transistors (TFTs) and pixel electrodes connected to the thin film transistors are arranged in a matrix manner have the highest resolution and video performance. I am getting it.
도 1은 일반적인 액정표시장치용 액정패널에 대한 입체도이다. 1 is a three-dimensional view of a liquid crystal panel for a general liquid crystal display device.
도시한 바와 같이, 서로 일정간격 이격되어 상부 및 하부 기판(10, 30)이 대향하고 있고, 이 상부 및 하부 기판(10, 30) 사이에는 액정층(50)이 개재되어 있다. As shown in the figure, the upper and lower substrates 10 and 30 face each other with a predetermined distance therebetween, and the liquid crystal layer 50 is interposed between the upper and lower substrates 10 and 30.
상기 하부 기판(30) 상부에는 다수 개의 게이트 및 데이터 배선(32, 34)이 서로 교차되어 있고, 이 게이트 및 데이터 배선(32, 34)이 교차되는 지점에 박막트랜지스터(T)가 형성되어 있으며, 게이트 및 데이터 배선(32, 34)이 교차되는 영역으로 정의되는 화소 영역(P)에는 박막트랜지스터(T)와 연결된 화소 전극(46)이 형성되어 있다. A plurality of gates and data lines 32 and 34 cross each other on the lower substrate 30, and a thin film transistor T is formed at a point where the gates and data lines 32 and 34 cross each other. A pixel electrode 46 connected to the thin film transistor T is formed in the pixel area P defined as an area where the gate and the data lines 32 and 34 intersect.
도면으로 상세히 도시하지는 않았지만, 박막트랜지스터(T)는 게이트 전압을 인가받는 게이트 전극과, 데이터 전압을 인가받는 소스 및 드레인 전극과, 게이트 전압과 데이터 전압 차에 의해 전압의 온/오프를 조절하는 채널(ch ; channel)로 구성된다. Although not shown in detail in the drawing, the thin film transistor T is a channel for controlling voltage on / off by a gate electrode receiving a gate voltage, a source and drain electrode receiving a data voltage, and a difference between the gate voltage and the data voltage. (ch; channel).
그리고, 상부 기판(10) 하부에는 컬러필터층(12), 공통 전극(16)이 차례대로 형성되어 있다. The color filter layer 12 and the common electrode 16 are sequentially formed below the upper substrate 10.
도면으로 상세히 도시하지 않았지만, 컬러필터층(12)은 특정한 파장대의 빛만을 투과시키는 컬러필터와, 컬러필터의 경계부에 위치하여 액정의 배열이 제어되지 않는 영역상의 빛을 차단하는 블랙매트릭스로 구성된다. Although not shown in detail in the drawing, the color filter layer 12 is composed of a color filter for transmitting only light of a specific wavelength band and a black matrix positioned at a boundary of the color filter to block light on an area where the arrangement of liquid crystals is not controlled.
그리고, 상부 및 하부 기판(10, 30)의 각 외부면에는 편광축과 평행한 빛만을 투과시키는 상부 및 하부 편광판(52, 54)이 위치하고, 하부 편광판(54) 하부에는 별도의 광원인 백라이트(back light)가 배치되어 있다. In addition, upper and lower polarizers 52 and 54 for transmitting only light parallel to the polarization axis are positioned on each outer surface of the upper and lower substrates 10 and 30, and a backlight, which is a separate light source, is provided below the lower polarizer 54. light) is placed.
상기 하부 기판(30) 상에 형성된 각각의 어레이 패턴들은, 어레이 패턴물질을 증착 또는 코팅하는 단계, 패턴물질층 상부에 감광성 물질인 PR(photo resist)을 도포하는 단계, PR 상부에 얻고자 하는 패턴을 가지는 마스크를 배치한 후 PR 상에 빛을 조사하여 마스크의 패턴을 PR에 전사하는 단계, 전사된 PR을 현상하여 PR패턴을 형성하는 단계, PR패턴을 마스크로 하여 하부층의 패턴물질층을 식각하여 패턴을 형성하는 단계를 포함하는 마스크 공정을 거쳐 완성된다. Each of the array patterns formed on the lower substrate 30 may include depositing or coating an array pattern material, applying a photoresist (PR), a photosensitive material on the pattern material layer, and a pattern to be obtained on the PR. After disposing a mask having a mask and irradiating light on the PR to transfer the pattern of the mask to the PR, developing the transferred PR to form a PR pattern, etching the pattern material layer of the lower layer using the PR pattern as a mask By the mask process including the step of forming a pattern is completed.
이러한 마스크 공정에서는 화학적/물리적 공정이 반복적으로 되풀이 되므로, 마스크 공정수를 최소화하여 어레이 패턴을 형성하는 것이 제조비용을 절감할 수 있고, 기판에 가해지는 손상을 최소화할 수 있으므로, 저마스크 공정에 대한 연구가 활발히 이루어지고 있다. In such a mask process, since the chemical and physical processes are repeatedly repeated, forming an array pattern by minimizing the number of mask processes can reduce manufacturing costs and minimize damage to the substrate. Research is active.
기존에는, 상기 어레이 기판을 제작함에 있어서 게이트 공정, 반도체층 공정, 데이터 공정, 콘택홀 공정, 화소 공정으로 진행되는 5 마스크 공정이 주류를 이루었으나, 최근에는 반도체층 공정과 데이터 공정을 하나의 마스크 공정으로 패턴화하는 4 마스크 공정이 주목받고 있다. Conventionally, in manufacturing the array substrate, five mask processes including a gate process, a semiconductor layer process, a data process, a contact hole process, and a pixel process have become mainstream, but recently, the semiconductor layer process and the data process are one mask. The four mask process which patterns by a process is attracting attention.
도 2는 기존의 4 마스크 어레이 공정에 대한 공정흐름도로서, 액티브 영역내 형성되는 주요 패턴에 대한 어레이 공정을 중심으로 설명한다. FIG. 2 is a process flowchart of a conventional four mask array process, and will be described with reference to an array process for a main pattern formed in an active region.
ST1은 제 1 금속물질을 이용하여 제 1 마스크 공정에 의해 게이트 패턴을 형성하는 단계이다. ST1 is a step of forming a gate pattern by a first mask process using a first metal material.
상기 게이트 패턴은, 게이트 배선과, 게이트 배선에서 분기된 게이트 전극을 포함한다. The gate pattern includes a gate wiring and a gate electrode branched from the gate wiring.
상기 제 1 금속물질은 비저항값이 낮은 금속물질에서 선택된다. The first metal material is selected from a metal material having a low specific resistance value.
ST2에서는, 상기 배선을 덮는 기판 전면에 제 1 절연물질, 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si), 제 2 금속물질을 차례대로 증착한 다음, 제 2 마스크 공정에서 의해 순수 비정질 실리콘, 불순물 비정질 실리콘, 제 2 금속물질을 동시에 패턴화하여, 차례대로 액티브층(active layer), 오믹콘택층(ohmic contact layer) 그리고, 데이터 패턴으로 각각 형성하는 단계이다. 상기 액티브층 및 오믹콘택층은 반도체층을 이루고, 상기 제 1 절연물질은 별도의 패터닝 공정을 거치지 않고 게이트 절연막으로 이용된다.In ST2, a first insulating material, pure amorphous silicon (a-Si), impurity amorphous silicon (n + a-Si), and a second metal material are sequentially deposited on the entire surface of the substrate covering the wiring, and then in the second mask process Pure amorphous silicon, impurity amorphous silicon, and the second metal material are simultaneously patterned to form an active layer, an ohmic contact layer, and a data pattern. The active layer and the ohmic contact layer form a semiconductor layer, and the first insulating material is used as a gate insulating layer without undergoing a separate patterning process.
상기 데이터 패턴은, 전술한 게이트 전극과 대응되는 위치에서 서로 일정간격 이격되게 위치하는 소스 및 드레인 전극과, 드레인 전극과 일체로 구성되는 데이터 배선을 포함한다. The data pattern may include a source and a drain electrode which are spaced apart from each other at a position corresponding to the gate electrode described above, and a data line that is integrally formed with the drain electrode.
이때, 상기 순수 비정질 실리콘, 불순물 비정질 실리콘, 제 2 금속물질을 동일 마스크를 이용하여 동일 패턴으로 형성하는 단계에서, 상기 소스 및 드레인 전극 사이 구간에서는 채널을 구성하기 위하여 불순물 비정질 실리콘층만을 제거해야하기 때문에, 상기 제 2 마스크는 빛의 회절현상을 이용하여 빛의 조사량을 위치별로 조절할 수 있는 회절 마스크가 이용된다. In this case, in the forming of the pure amorphous silicon, the impurity amorphous silicon, and the second metal material in the same pattern using the same mask, only the impurity amorphous silicon layer should be removed to form a channel in the section between the source and drain electrodes. Therefore, the second mask is a diffraction mask that can adjust the amount of light irradiation by position using the diffraction phenomenon of light.
상기 제 1 절연물질은 실리콘 절연물질에서 선택되며, 2 금속물질은 화학적 내식성이 강한 금속물질에서 선택된다. The first insulating material is selected from a silicon insulating material, and the second metal material is selected from a metal material having strong chemical corrosion resistance.
상기 게이트 전극과, 게이트 전극을 덮는 위치의 반도체층과, 소스 및 드레인 전극은 스위칭 소자인 박막트랜지스터를 이룬다. The gate electrode, the semiconductor layer at a position covering the gate electrode, and the source and drain electrodes form a thin film transistor as a switching element.
ST3에서는, 상기 데이터 패턴을 덮는 기판 전면에 제 2 절연물질로 이루어진 보호층을 형성하는 단계와, 제 3 마스크를 이용하여 상기 보호층 상에 전술한 드레인 전극을 일부 노출시키는 드레인 콘택홀을 형성하는 단계이다. In ST3, forming a protective layer made of a second insulating material on the entire surface of the substrate covering the data pattern, and forming a drain contact hole partially exposing the above-described drain electrode on the protective layer using a third mask. Step.
상기 제 2 절연물질은 무기절연물질 또는 유기절연물질 중 어느 하나에서 선택된다. The second insulating material is selected from either an inorganic insulating material or an organic insulating material.
ST4에서는, 상기 보호층 상부에 투명 도전성 물질을 증착하는 단계와, 제 4 마스크 공정에 의해 투명 도전성 물질을 상기 드레인 콘택홀을 통해 드레인 전극과 연결되는 화소 전극으로 형성하는 단계이다. In ST4, the transparent conductive material is deposited on the passivation layer, and the transparent conductive material is formed as a pixel electrode connected to the drain electrode through the drain contact hole by a fourth mask process.
이와 같이, 기존의 4 마스크 공정에서는 반도체 공정과 데이터 공정을 하나의 마스크 공정함으로써 공정수가 감속된 어레이 소자를 제공할 수 있었다. As described above, in the conventional four mask process, the semiconductor device and the data process can be provided in one mask process to provide an array device having a reduced process number.
그러나, 전술한 4 마스크 공정중 제 2 마스크 공정에서 회절 마스크가 이용되었는데, 실질적으로 상기 회절 마스크는 일반적인 어레이 공정용 마스크보다 대략 3배정도 비용이 높고, PR의 균일성이 떨어지게 되어 PR패턴 제작이 용이하지 않으며, 공정적으로 안정화되지 않은 문제점이 있다. However, the diffraction mask was used in the second mask process of the above-described four mask process, substantially the diffraction mask is about three times more expensive than the mask for the general array process, the PR uniformity is inferior and easy to produce a PR pattern It does not, and there is a problem that is not stabilized fairly.
상기 문제점을 해결하기 위하여, 본 발명에서는 회절마스크가 필요치 않는 저마스크 공정에 의해 생산수율이 향상된 액정표시장치를 제공하는 것을 목적으로 한다. In order to solve the above problems, an object of the present invention is to provide a liquid crystal display device having an improved production yield by a low mask process that does not require a diffraction mask.
이를 위하여, 본 발명에서는 다음과 같은 방법에 의해 저마스크 어레이 기판을 제작하고자 한다. To this end, the present invention is to produce a low mask array substrate by the following method.
1) 배향막 물질을 보호층으로 대체하여, 별도의 보호층 공정에 소요되는 마스크 공정을 생략하고, 화소 공정 다음에 배향막 물질로 이루어진 보호층을 형성한다. 1) By replacing the alignment layer material with a protective layer, a mask process required for a separate protective layer process is omitted, and a protective layer made of the alignment layer material is formed after the pixel process.
2) 별도의 회절마스크없이 게이트 패턴을 마스크로 이용하여 액티브층 패턴을 형성하는 배면노광법(rear exposure method)을 이용한다. 2) A rear exposure method is used in which an active layer pattern is formed using a gate pattern as a mask without a separate diffraction mask.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 기판 상에 형성된 게이트 전극 및 게이트 배선과; 상기 게이트 전극 및 게이트 배선을 덮는 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부에 위치하며, 상기 게이트 전극 및 게이트 배선과 대응되는 위치에 형성된 액티브층(active layer)과; 상기 게이트 전극에 대응되는 부분에서 상기 액티브층을 덮는 오믹콘택층(ohmic contact layer)과; 상기 오믹콘택층과 대응되는 위치에 형성되며, 서로 일정간격 이격되게 위치하는 소스 및 드레인 전극과; 상기 소스 및 드레인 전극 사이 구간에서 노출된 액티브층 영역으로 이루어진 채널(channel)과; 상기 드레인 전극과 직접 연결된 화소 전극과; 상기 화소 전극을 덮는 기판 전면에 형성되며, 폴리이미드(poly-imide)로 이루어진 보호층을 포함하는 액정표시장치용 어레이 기판을 제공한다. In order to achieve the above object, in a first aspect of the present invention, there is provided a semiconductor device comprising: a gate electrode and a gate wiring formed on a substrate; A gate insulating film formed on an entire surface of the substrate covering the gate electrode and the gate wiring; An active layer positioned on the gate insulating layer and formed at a position corresponding to the gate electrode and the gate wiring; An ohmic contact layer covering the active layer at a portion corresponding to the gate electrode; Source and drain electrodes formed at positions corresponding to the ohmic contact layers and spaced apart from each other by a predetermined distance; A channel including an active layer region exposed between the source and drain electrodes; A pixel electrode directly connected to the drain electrode; An array substrate for a liquid crystal display device is formed on an entire surface of a substrate covering the pixel electrode and includes a protective layer made of polyimide.
본 발명의 제 2 특징에서는, 기판 상에 형성된 게이트 전극 및 게이트 배선과; 상기 게이트 전극 및 게이트 배선을 덮는 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부에 위치하며, 상기 게이트 전극 및 게이트 배선과 대응되는 위치에 형성된 액티브층을 가지는 반도체층과; 상기 반도체층을 덮으며, 서로 일정간격 이격되게 위치하는 소스 및 드레인 전극과; 상기 소스 및 드레인 전극 사이 구간에서 노출된 액티브층 영역으로 이루어진 채널과; 상기 드레인 전극과 직접 연결된 화소 전극과; 상기 화소 전극을 덮는 기판 전면에 형성되며, 폴리이미드로 이루어진 보호층을 포함하는 액정표시장치용 어레이 기판을 제공한다. According to a second aspect of the present invention, there is provided a semiconductor device comprising: a gate electrode and a gate wiring formed on a substrate; A gate insulating film formed on an entire surface of the substrate covering the gate electrode and the gate wiring; A semiconductor layer on the gate insulating layer and having an active layer formed at a position corresponding to the gate electrode and the gate wiring; Source and drain electrodes covering the semiconductor layer and spaced apart from each other by a predetermined distance; A channel comprising an active layer region exposed between the source and drain electrodes; A pixel electrode directly connected to the drain electrode; An array substrate for a liquid crystal display device is formed on an entire surface of a substrate covering the pixel electrode and includes a protective layer made of polyimide.
상기 반도체층에는, 상기 액티브층 상부에 위치하는 오믹콘택층이 추가로 포함되며, 상기 본 발명의 제 1, 2 특징에 따른 상기 액티브층은 순수 비정질 실리콘(a-Si)으로 이루어지고, 상기 오믹콘택층은 불순물 비정질 실리콘(n+ a-Si)으로 이루어지고, 상기 화소 전극은 투명 도전성 물질에서 선택되는 것을 특징으로 한다. The semiconductor layer further includes an ohmic contact layer disposed on the active layer, wherein the active layer according to the first and second aspects of the present invention is made of pure amorphous silicon (a-Si), and the ohmic The contact layer is made of impurity amorphous silicon (n + a-Si), and the pixel electrode is selected from a transparent conductive material.
본 발명의 제 1 특징에 따른 상기 드레인 전극과 연결되어 데이터 배선이 형성되어 있으며, 상기 오믹콘택층은 상기 데이터 배선과 대응되게 위치하며, 본 발명의 제 2 특징에 따른 상기 드레인 전극과 연결되어 데이터 배선이 형성된 것을 특징으로 한다. A data line is formed to be connected to the drain electrode according to the first aspect of the present invention. The ohmic contact layer is positioned to correspond to the data line, and is connected to the drain electrode according to the second aspect of the present invention. The wiring is formed.
본 발명의 제 3 특징에서는, 사진식각, 식각 공정을 포함하는 마스크 공정에 의해 패턴을 형성하는 액정표시장치용 어레이 기판의 제조 방법에 있어서, 기판 상에, 제 1 금속물질을 제 1 마스크 공정에 의해 게이트 전극을 포함하는 게이트 배선으로 형성하는 단계와; 상기 게이트 배선 상부에 게이트 절연막, 순수 비정질 실리콘층을 형성하는 단계와; 상기 게이트 배선을 마스크로 이용하여, 상기 순수 비정질 실리콘을 배면노광법에 의해 상기 게이트 배선과 대응되는 패턴을 가지는 액티브층으로 형성하는 단계와; 상기 액티브층을 덮는 상부에, 불순물 비정질 실리콘, 제 2 금속물질을 제 2 마스크 공정에 의해, 상기 불순물 비정질 실리콘으로 이루어진 오믹콘택층 및 상기 제 2 금속물질로 이루어지며, 서로 일정간격 이격된 소스 및 드레인 전극 그리고, 상기 소스 및 드레인 전극 사이 구간에 채널을 형성하는 단계와; 상기 드레인 전극과 연접되는 상부에, 투명 도전성 물질을 이용하여 제 3 마스크 공정에 의해 화소 전극을 형성하는 단계와; 상기 화소 전극을 덮는 기판 전면에, 폴리이미드로 이루어진 보호층을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다. According to a third aspect of the present invention, in the method for manufacturing an array substrate for a liquid crystal display device in which a pattern is formed by a mask process including photolithography and etching, a first metal material is applied to the first mask process on the substrate. Forming a gate wiring including a gate electrode by the gate wiring; Forming a gate insulating film and a pure amorphous silicon layer on the gate wiring; Forming the pure amorphous silicon as an active layer having a pattern corresponding to the gate wiring by a back exposure method using the gate wiring as a mask; A source formed of an ohmic contact layer made of the impurity amorphous silicon and the second metal material and spaced apart from each other by an impurity amorphous silicon and a second metal material on the upper portion covering the active layer by a second mask process; Forming a channel between the drain electrode and the source and drain electrodes; Forming a pixel electrode on the upper surface in contact with the drain electrode by a third mask process using a transparent conductive material; Provided is a method of manufacturing an array substrate for a liquid crystal display device, including forming a protective layer made of polyimide on an entire surface of the substrate covering the pixel electrode.
본 발명의 제 4 특징에서는, 증착, 사진식각, 식각 공정을 포함하는 마스크 공정에 의해 패턴을 형성하는 액정표시장치용 어레이 기판의 제조 방법에 있어서, 기판 상에, 제 1 금속물질을 제 1 마스크 공정에 의해 게이트 전극을 포함하는 게이트 배선으로 형성하는 단계와; 상기 게이트 배선 상부에 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층을 형성하는 단계와; 상기 게이트 배선을 마스크로 이용하여, 상기 순수 비정질 실리콘, 불순물 비정질 실리콘을 배면노광법에 의해 상기 게이트 배선과 대응되는 패턴을 가지는 반도체층으로 형성하는 단계와; 상기 반도체층을 덮는 상부에, 제 2 금속물질을 제 2 마스크 공정에 의해, 서로 일정간격 이격되는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극을 마스크로 이용하여, 상기 소스 및 드레인 전극 사이 구간에 채널을 형성하는 단계와; 상기 드레인 전극과 연접되는 상부에, 투명 도전성 물질을 이용하여 제 3 마스크 공정에 의해 화소 전극을 형성하는 단계와; 상기 화소 전극을 덮는 기판 전면에, 폴리이미드로 이루어진 보호층을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다. According to a fourth aspect of the present invention, in the method of manufacturing an array substrate for a liquid crystal display device in which a pattern is formed by a mask process including deposition, photolithography, and etching, a first metal material is formed on the substrate. Forming a gate wiring including a gate electrode by a process; Forming a gate insulating film, a pure amorphous silicon layer, and an impurity amorphous silicon layer on the gate wiring; Forming the pure amorphous silicon and the impurity amorphous silicon into a semiconductor layer having a pattern corresponding to the gate wiring by a back exposure method using the gate wiring as a mask; Forming a source and a drain electrode on the upper portion of the semiconductor layer, the second metal material being spaced apart from each other by a second mask process; Forming a channel in a section between the source and drain electrodes using the source and drain electrodes as a mask; Forming a pixel electrode on the upper surface in contact with the drain electrode by a third mask process using a transparent conductive material; Provided is a method of manufacturing an array substrate for a liquid crystal display device, including forming a protective layer made of polyimide on an entire surface of the substrate covering the pixel electrode.
본 발명의 제 3, 4 특징에 따른 상기 채널을 형성하는 단계는, 상기 오믹콘택층을 제거하고, 그 하부층을 이루는 액티브층을 노출시키는 단계를 포함하는 것을 특징으로 한다. The forming of the channel according to the third and fourth aspects of the present invention may include removing the ohmic contact layer and exposing an active layer constituting the lower layer.
그리고, 본 발명의 제 3 특징에 따른 상기 액티브층을 형성하는 단계는, 상기 순수 비정질 실리콘 상부에 포지티브형(positive type) PR(photo resist)을 도포하는 단계와, 상기 기판의 배면쪽에서 PR층쪽으로 상기 게이트 배선을 마스크로 이용하여 배면노광하는 단계와, 상기 게이트 배선과 대응되는 위치의 순수 비정질 실리콘을 액티브층으로 형성하는 단계를 포함하는 것을 특징으로 한다. The forming of the active layer according to the third aspect of the present invention includes applying a positive type photoresist (PR) on the pure amorphous silicon, and from the back side of the substrate to the PR layer. Back exposing using the gate wiring as a mask, and forming pure amorphous silicon at a position corresponding to the gate wiring as an active layer.
본 발명의 제 4 특징에 따른 상기 반도체층을 형성하는 단계는, 상기 불순물 비정질 실리콘 상부에 포지티브형(positive type) PR(photo resist)을 도포하는 단계와, 상기 기판의 배면쪽에서 PR층쪽으로 상기 게이트 배선을 마스크로 이용하여 배면노광하는 단계와, 상기 게이트 배선과 대응되는 위치의 순수 비정질 실리콘 및 불순물 비정질 실리콘을 을 액티브층 및 오믹콘택층으로 각각 형성하여 반도체층을 구성하는 단계를 포함하는 것을 특징으로 한다. The forming of the semiconductor layer according to the fourth aspect of the present invention may include applying a positive type photoresist (PR) on the impurity amorphous silicon, and forming the gate from the rear surface of the substrate toward the PR layer. Back exposure using a wiring as a mask, and forming a semiconductor layer by forming pure amorphous silicon and impurity amorphous silicon at positions corresponding to the gate wiring as an active layer and an ohmic contact layer, respectively. It is done.
본 발명에서는, 3 마스크 어레이 공정에 의한 액정표시장치용 어레이 기판을 제공하는 것을 특징으로 한다. According to the present invention, there is provided an array substrate for a liquid crystal display device by a three mask array step.
특히, 재료 비용 및 PR패턴 형성에 용이하지 않은 회절 마스크를 사용치 않으면서, 3 마스크 어레이 공정을 진행하기 위하여 본 발명에서는 게이트 공정 다음에, 반도체층을 형성하는 단계에서 게이트 패턴을 마스크로 하여 배면노광법에 의해 액티브 패턴을 형성하는 방법에 의해 제 1차로 마스크 공정수를 줄이고, 제 2차로는 배향막 물질로 이용되는 폴리이미드(polyimide)를 보호층 물질로 선택하여, 드레인 전극과 직접 연결되도록 화소 전극을 형성한 다음, 화소 전극을 덮는 기판 전면에 폴리이미드로 이루어진 보호층을 형성하는 것에 의해 마스크 공정수를 줄이는 것을 특징으로 한다. In particular, in order to proceed with the three mask array process without using a diffraction mask which is not easy for material cost and PR pattern formation, in the present invention, the gate pattern is used as a mask in the step of forming a semiconductor layer after the gate process. By reducing the number of mask processes in the first step by the method of forming an active pattern by the exposure method, and selecting the polyimide used as the alignment layer material as the protective layer material in the second step, the pixel is directly connected to the drain electrode. After forming the electrode, the number of mask processes is reduced by forming a protective layer made of polyimide on the entire surface of the substrate covering the pixel electrode.
특히, 상기 폴리이미드는 화학적, 기계적으로 매우 안정된 고분자 물질로 널리 알려져 있기 때문에, 채널을 보호하는 목적으로 형성되는 보호층으로 이용할 수 있다. In particular, since the polyimide is widely known as a chemically and mechanically stable polymer material, the polyimide may be used as a protective layer formed for protecting a channel.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
- 실시예 1 -Example 1
실시예 1에 의한 어레이 공정에서는, 게이트 패턴(게이트 전극, 게이트 배선)을 이용하여 배면노광법에 의해 액티브 패턴을 형성하는 단계와, 별도의 보호층 공정을 생략하고 화소 공정 다음 폴리이미드를 보호층으로 형성하는 단계를 주요 공정으로 한다. In the array process according to the first embodiment, the active pattern is formed by a back exposure method using a gate pattern (gate electrode, gate wiring), and a separate protective layer process is omitted, and the polyimide following the pixel process is protected. The step of forming as a main process.
도 3은 본 발명의 제 1 실시예에 따른 3 마스크 어레이 공정에 대한 공정흐름도로써, 액티브 영역내 형성되는 주요 패턴에 대한 어레이 공정을 중심으로 설명한다. FIG. 3 is a flowchart illustrating a three-mask array process according to the first embodiment of the present invention, and will be described with reference to an array process for a main pattern formed in an active region.
ST1에서는, 투명 기판 상에 제 1 금속물질을 증착하는 단계와, 제 1 마스크 공정에 의해 제 1 금속물질을 게이트 패턴을 형성하는 단계이다. In ST1, the first metal material is deposited on the transparent substrate, and the first metal material is formed to form a gate pattern by the first mask process.
상기 게이트 패턴은, 게이트 배선과, 게이트 배선에서 분기되어 박막트랜지스터부에 형성되는 게이트 전극을 포함한다. The gate pattern includes a gate wiring and a gate electrode branched from the gate wiring to be formed in the thin film transistor.
이 단계에서는, 상기 게이트 패턴을 덮는 기판 전면에 제 1 절연물질, 순수 비정질 실리콘을 차례대로 증착하는 단계와, 상기 게이트 패턴을 마스크로 이용하여 별도의 마스크 공정없이 배면노광법에 의해 게이트 패턴과 대응되는 패턴을 가지는 액티브층을 형성하는 단계이다. In this step, the first insulating material and pure amorphous silicon are sequentially deposited on the entire surface of the substrate covering the gate pattern, and the gate pattern is used as a mask to correspond to the gate pattern by a back exposure method without a separate mask process. It is a step of forming an active layer having a pattern to be.
상기 배면노광법에 의한 액티브층 형성공정에 대해서 좀 더 상세히 설명하면, 비정질 실리콘층 상부에 빛을 받은 부분이 현상액에 의해 제거되는 포지티브 타입(positive type) PR을 도포하는 단계와, 상기 투명기판의 배면쪽에서 PR층쪽으로 빛을 조사하는 단계와, 상기 게이트 패턴과 대응되는 위치에 PR패턴을 형성하는 단계와, 상기 PR패턴을 마스크로 하여 노출된 비정질 실리콘층을 식각하는 단계를 거쳐 액티브층을 완성하게 된다. The active layer forming process by the back exposure method will be described in detail. The method may further include applying a positive type PR in which a lighted portion is removed by a developer on an amorphous silicon layer. Irradiating light from the back side to the PR layer, forming a PR pattern at a position corresponding to the gate pattern, and etching the exposed amorphous silicon layer using the PR pattern as a mask to complete the active layer. Done.
상기 게이트 패턴을 이루는 금속물질은 불투명 금속물질이고, 제 1 절연물질 및 비정질 실리콘은 빛의 투과율의 높은 물질로 이루어지기 때문에, 게이트 패턴 형성부와, 비형성부간의 빛의 투과율차를 이용하여 배면노광법에 의해 별도의 마스크 공정없이 액티브층 형성이 가능한 것이다. Since the metal material constituting the gate pattern is an opaque metal material, and the first insulating material and the amorphous silicon are made of a material having high light transmittance, the back exposure is performed by using the light transmittance difference between the gate pattern forming part and the non-forming part. By the method, the active layer can be formed without a separate mask process.
상기 제 1 금속물질은 비저항값이 낮은 금속물질에서 선택되며, 바람직하기로는 알루미늄계 합금 또는 알루미늄계 합금을 하부층으로 하고, 상부층에 화학적 내식성이 강한 금속층으로 구성된 이중층 금속에서 선택되는 것이며, 한 예로 알루미늄네오디뮴(AlNd)/몰리브덴(Mo)으로 이루어진 이중층 금속을 들 수 있다. The first metal material is selected from a metal material having a low specific resistance value, preferably an aluminum alloy or an aluminum alloy as a lower layer, and is selected from a double layer metal composed of a metal layer having high chemical corrosion resistance on the upper layer. And bilayer metals made of neodymium (AlNd) / molybdenum (Mo).
그리고, 상기 제 1 절연물질은 실리콘 절연물질에서 선택되며, 바람직하기로는 실리콘 질화막(SiNx)으로 하는 것이다. The first insulating material is selected from a silicon insulating material, and preferably, a silicon nitride film (SiNx).
ST2에서는, 상기 액티브층 상에, 불순물 비정질 실리콘, 제 2 금속물질을 차례대로 증착하는 단계와, 제 2 마스크 공정에 의해 오믹콘택층과, 데이터 패턴을 형성하는 단계이다. In ST2, impurity amorphous silicon and a second metal material are sequentially deposited on the active layer, and an ohmic contact layer and a data pattern are formed by a second mask process.
상기 데이터 패턴은, 데이터 배선과, 데이터 배선에서 분기된 드레인 전극과, 드레인 전극과 일정간격 이격되게 위치하는 소스 전극을 포함한다. The data pattern includes a data line, a drain electrode branched from the data line, and a source electrode positioned at a predetermined distance from the drain electrode.
이때, 박막트랜지스터부에 위치하는 오믹콘택층 상부의 소스 및 드레인 전극 사이 구간에는 오믹콘택층이 제거되어 노출된 액티브층 영역으로 이루어진 채널이 구성된다. In this case, a channel including an active layer region exposed by removing the ohmic contact layer is formed in a section between the source and drain electrodes on the ohmic contact layer positioned in the thin film transistor.
본 발명에서는, 불순물 비정질 실리콘과 제 2 금속물질을 하나의 마스크 공정에서 동일 패턴으로 패터닝하기 위해 식각되는 부분과, 채널부에서 식각되는 부분이 동일하기 때문에, 별도의 회절마스크가 필요치 않게되는 것을 특징으로 한다. In the present invention, since the portions etched to pattern the impurity amorphous silicon and the second metal material in the same pattern in one mask process and the portions etched in the channel portion are the same, a separate diffraction mask is not required. It is done.
상기 제 2 금속물질은 화학적 내식성이 강한 금속물질에서 선택되며, 한 예로 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 크롬(Cr) 중 어느 한 물질에서 선택될 수 있다. The second metal material may be selected from a metal material having strong chemical corrosion resistance, and may be selected from any one of molybdenum (Mo), titanium (Ti), tantalum (Ta), tungsten (W), and chromium (Cr). have.
ST3에서는, 상기 드레인 전극 상부에 투명 도전성 물질을 증착하는 단계와, 제 3 마스크 공정에 의해, 드레인 전극과 연결되어, 액정이 구동되는 영역으로 정의되는 화소 영역에 화소 전극을 형성하는 단계이다. In ST3, a transparent conductive material is deposited on the drain electrode, and a pixel electrode is formed in the pixel region defined as a region where the liquid crystal is driven by being connected to the drain electrode by a third mask process.
다음, 상기 화소 전극을 덮는 기판 전면에는 폴리이미드로 이루어진 보호층을 형성하는 단계이다. 이 단계에서는 별도의 콘택홀 공정이 요구되지 않으므로 마스크 공정이 생략된다. Next, forming a protective layer made of polyimide on the entire surface of the substrate covering the pixel electrode. In this step, a separate contact hole process is not required, so the mask process is omitted.
그리고, 상기 폴리이미드는 보호층 용도로 형성되었기 때문에, 후속 공정인 액정셀 공정에서는 배향막 용도로 제 2차로 도포 및 러빙되는 공정이 기존의 액정셀 공정이 적용될 수 있다. In addition, since the polyimide is formed for a protective layer, a conventional liquid crystal cell process may be applied to a second coating and rubbing process for an alignment layer in a subsequent liquid crystal cell process.
도 4는 상기 도 3에 의한 3 마스크 어레이 공정에 의해 제작된 어레이 기판의 한 화소부에 대한 단면도이다. 4 is a cross-sectional view of one pixel portion of the array substrate fabricated by the three mask array process according to FIG. 3.
도시한 바와 같이, 투명 기판(100) 상에 게이트 전극(102)이 형성되어 있고, 게이트 전극(102)을 덮는 기판 전면에 게이트 절연막(104)이 형성되어 있고, 게이트 절연막(104) 상에 위치하며, 상기 게이트 전극(102)과 대응되는 위치에 액티브층(106a)이 형성되어 있고, 액티브층 상부에는 오믹콘택층(106b)과, 오믹콘택층(106b)과 대응되게 위치하며, 서로 일정간격 이격된 소스 및 드레인 전극(108, 110)이 형성되어 있고, 드레인 전극(110)의 일부 영역과 연결되어 화소 전극(112)이 형성되어 있다. 그리고, 상기 소스 및 드레인 전극(108, 110) 사이 구간에는 노출된 액티브층(106a) 영역으로 이루어진 채널(CH)이 위치한다. 상기 화소 전극(112)을 덮는 기판 전면에는 폴리이미드로 이루어진 보호층(114)이 형성되어 있다. As shown, a gate electrode 102 is formed on the transparent substrate 100, a gate insulating film 104 is formed on the entire surface of the substrate covering the gate electrode 102, and is positioned on the gate insulating film 104. The active layer 106a is formed at a position corresponding to the gate electrode 102. The active layer 106a is disposed on the active layer so as to correspond to the ohmic contact layer 106b and the ohmic contact layer 106b. The source and drain electrodes 108 and 110 are spaced apart from each other, and the pixel electrode 112 is formed by being connected to a portion of the drain electrode 110. In addition, a channel CH including an exposed active layer 106a region is positioned in the section between the source and drain electrodes 108 and 110. A protective layer 114 made of polyimide is formed on the entire surface of the substrate covering the pixel electrode 112.
상기 게이트 전극(102), 반도체층(106), 소스 및 드레인 전극(108, 110)은 박막트랜지스터(T)를 이루고, 화소 전극(112) 형성부 중 빛이 투과되는 영역은 화소부(P)를 이룬다. The gate electrode 102, the semiconductor layer 106, the source and drain electrodes 108 and 110 form a thin film transistor T, and a region through which light is transmitted is formed in the pixel portion P of the pixel electrode 112 forming portion. To achieve.
---- 실시예 2 -------- Example 2 ----
실시예 2에 따른 어레이 공정에서는, 게이트 패턴을 이용한 배면노광법에 의해 반도체(액티브층 + 오믹콘택층) 패턴을 형성하는 단계와, 별도의 보호층 공정을 생략하고 화소 공정 다음 폴리이미드를 보호층으로 형성하는 단계를 주요 공정으로 한다. In the array process according to the second embodiment, a semiconductor (active layer + ohmic contact layer) pattern is formed by a back exposure method using a gate pattern, a separate protective layer process is omitted, and a polyimide following the pixel process is a protective layer. The step of forming as a main process.
도 5는 본 발명의 제 2 실시예에 따른 3 마스크 어레이 공정에 대한 공정흐름도로써, 액티브 영역내 형성되는 주요 패턴에 대한 어레이 공정을 중심으로 설명하며, 전술한 도 3에서의 어레이 공정과 중복되는 부분에 대해서는 간략히 설명한다. FIG. 5 is a flowchart illustrating a three-mask array process according to a second exemplary embodiment of the present invention, which will be described with reference to an array process for a main pattern formed in an active region. The part is briefly described.
ST1에서는, 투명 기판 상에 제 1 금속물질을 증착하는 단계와, 제 1 마스크 공정에 의해 제 1 금속물질을 게이트 패턴을 형성하는 단계이다. In ST1, the first metal material is deposited on the transparent substrate, and the first metal material is formed to form a gate pattern by the first mask process.
상기 게이트 패턴은, 게이트 배선과, 게이트 배선에서 분기되어 박막트랜지스터부에 형성되는 게이트 전극을 포함한다. The gate pattern includes a gate wiring and a gate electrode branched from the gate wiring to be formed in the thin film transistor.
이 단계에서는, 상기 게이트 패턴을 덮는 기판 전면에 제 1 절연물질, 순수 비정질 실리콘, 불순물 비정질 실리콘을 차례대로 증착하는 단계와, 상기 게이트 패턴을 마스크로 이용하여 별도의 마스크 공정없이 배면노광법에 의해 게이트 패턴과 대응되는 패턴을 가지는 반도체층을 형성하는 단계이다. In this step, the first insulating material, pure amorphous silicon, impurity amorphous silicon is sequentially deposited on the entire surface of the substrate covering the gate pattern, and using the gate pattern as a mask, the back exposure method without a separate mask process is performed. A step of forming a semiconductor layer having a pattern corresponding to the gate pattern.
상기 배면노광법을 이용한 공정은 전술한 실시예 1과 동일하게 적용되며, 본 실시예에서는 불순물 비정질 실리콘까지 증착한 다음, 불순물 비정질 실리콘과 순수 비정질 실리콘을 동일 패턴으로 패터닝하는 것을 특징으로 한다. The process using the back exposure method is applied in the same manner as in Example 1, and in the present embodiment, after the impurity amorphous silicon is deposited, the impurity amorphous silicon and the pure amorphous silicon are patterned in the same pattern.
상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹콘택층으로 구성된다. The semiconductor layer is composed of an active layer made of pure amorphous silicon and an ohmic contact layer made of impurity amorphous silicon.
ST2에서는, 상기 보호층층 상에, 제 2 금속물질을 증착하는 단계와, 제 2 마스크 공정에 의해 데이터 패턴을 형성하는 단계이다. In ST2, the second metal material is deposited on the protective layer layer, and a data pattern is formed by a second mask process.
상기 데이터 패턴은, 데이터 배선과, 데이터 배선에서 분기된 드레인 전극과, 드레인 전극과 일정간격 이격되는 소스 전극을 포함한다. The data pattern includes a data line, a drain electrode branched from the data line, and a source electrode spaced apart from the drain electrode at a predetermined interval.
이 단계에서는, 상기 소스 및 드레인 전극을 마스크로 이용하여, 소스 및 드레인 전극 사이 구간에 위치하는 오믹콘택층을 제거하여, 그 하부층을 이루는 액티브층을 노출하여 채널을 구성하는 단계를 포함한다. In this step, using the source and drain electrodes as a mask, removing the ohmic contact layer located in the interval between the source and drain electrodes, and exposing the active layer forming the lower layer to form a channel.
상기 채널을 형성하는 공정은, 기존의 5 마스크 공정에 의한 채널 형성단계와 동일하게 적용할 수 있다. The process of forming the channel may be applied in the same manner as the channel forming step by the existing five mask process.
즉, 본 실시예에서도 소스 및 드레인 전극을 마스로 이용하여 채널을 형성하기 때문에 별도의 회절마스크가 필요치 않게 된다. That is, in this embodiment, since the channel is formed using the source and drain electrodes as a mask, a separate diffraction mask is not necessary.
ST3에서는, 제 3 마스크 공정에 의해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계이다. In ST3, the pixel electrode connected to the drain electrode is formed by a third mask process.
상기 화소 전극을 덮는 기판 전면에는 폴리이미드로 이루어진 보호층을 형성하는 단계이다. 이 단계에서는 별도의 콘택홀 공정이 요구되지 않으므로 마스크 공정이 생략된다. A protective layer made of polyimide is formed on the entire surface of the substrate covering the pixel electrode. In this step, a separate contact hole process is not required, so the mask process is omitted.
이와 같이, 본 발명의 실시예들에 따른 3 마스크 액정표시장치용 어레이 기판에서는, 별도의 콘택홀없이 박막트랜지스터에 화소 전극을 직접 연결시킴에 따라, 투과율을 증가시킬 수 있고, 개구율을 높일 수 있으며, 전극체간의 절연체의 두께를 줄일 수 있어 스토리지 캐피시터를 높일 수 있다. As described above, in the array substrate for the three mask liquid crystal display according to the exemplary embodiments of the present invention, as the pixel electrode is directly connected to the thin film transistor without a separate contact hole, the transmittance can be increased and the aperture ratio can be increased. In addition, the thickness of the insulator between the electrode bodies can be reduced, thereby increasing the storage capacitor.
도 6은 상기 도 5에 의한 3 마스크 어레이 공정에 의해 제작된 어레이 기판의 한 화소부에 대한 단면도이다. FIG. 6 is a cross-sectional view of one pixel portion of the array substrate manufactured by the three mask array process shown in FIG.
도시한 바와 같이, 투명 기판(200) 상에 게이트 전극(202)이 형성되어 있고, 게이트 전극(202)을 덮는 기판 전면에 게이트 절연막(204)이 형성되어 있고, 게이트 절연막(206) 상에 위치하며, 상기 게이트 전극(202)과 대응되는 위치에 반도체층(206)이 형성되어 있고, 반도체층(206) 상부에는 서로 일정간격 이격된 소스 및 드레인 전극(208, 210)이 형성되어 있고, 드레인 전극(210)의 일부 영역과 연결되어 화소 전극(212)이 형성되어 있다. 그리고, 상기 소스 및 드레인 전극(208, 210) 사이 구간에는 노출된 액티브층(206a) 영역으로 이루어진 채널(CH)이 위치한다. 그리고, 상기 화소 전극(212)을 덮는 기판 전면에는 폴리이미드로 이루어진 보호층(214)이 형성되어 있다. As shown, a gate electrode 202 is formed on the transparent substrate 200, a gate insulating film 204 is formed on the entire surface of the substrate covering the gate electrode 202, and is positioned on the gate insulating film 206. The semiconductor layer 206 is formed at a position corresponding to the gate electrode 202, and source and drain electrodes 208 and 210 spaced apart from each other are formed on the semiconductor layer 206. The pixel electrode 212 is formed in connection with a portion of the electrode 210. In addition, a channel CH including an exposed active layer 206a region is positioned between the source and drain electrodes 208 and 210. A protective layer 214 made of polyimide is formed on the entire surface of the substrate covering the pixel electrode 212.
상기 게이트 전극(202), 반도체층(206), 소스 및 드레인 전극(208, 210)은 박막트랜지스터(T)를 이루고, 화소 전극(212) 형성부 중 빛이 투과되는 영역은 화소부(P)를 이룬다. The gate electrode 202, the semiconductor layer 206, the source and drain electrodes 208 and 210 form a thin film transistor T, and a region of the pixel electrode 212 forming portion through which light is transmitted is the pixel portion P. To achieve.
그러나, 본 발명은 상기 실시예들로 한정되지 않고, 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention.
이와 같이, 본 발명에 따른 3 마스크 액정표시장치용 어레이 기판 및 그의 제조방법에 의하면, 회절 마스크없이도 저마스크 공정을 진행할 수 있으므로, 다음과 같은 효과를 가진다. As described above, according to the array substrate for a three-mask liquid crystal display device and the manufacturing method thereof according to the present invention, since the low mask process can be performed without the diffraction mask, the following effects are obtained.
첫째, 마스크 공정수의 감소에 따라 제조비용을 현저히 낮출 수 있다. First, the manufacturing cost can be significantly lowered as the number of mask processes is reduced.
둘째, PR패턴을 용이하게 제작할 수 있다. Second, the PR pattern can be easily produced.
셋째, 마스크 공정을 안정화시킬 수 있다. Third, the mask process can be stabilized.
넷째, 별도의 콘택홀없이 박막트랜지스터에 화소 전극을 직접 연결시킴에 따라, 투과율을 증가시킬 수 있고, 개구율 및 스토리지 캐패시터를 증가시킬 수 있다. Fourth, by directly connecting the pixel electrode to the thin film transistor without a separate contact hole, the transmittance can be increased, and the aperture ratio and the storage capacitor can be increased.
도 1은 일반적인 액정표시장치의 일부영역에 대한 입체도. 1 is a three-dimensional view of a portion of a general liquid crystal display device.
도 2는 기존의 4 마스크 어레이 공정에 대한 공정흐름도. 2 is a process flow diagram for a conventional four mask array process.
도 3은 본 발명의 제 1 실시예에 따른 3 마스크 어레이 공정에 대한 공정흐름도. 3 is a process flow diagram for a three mask array process according to a first embodiment of the present invention.
도 4는 상기 도 3에 의한 3 마스크 어레이 공정에 의해 제작된 어레이 기판의 한 화소부에 대한 단면도. Fig. 4 is a sectional view of one pixel portion of the array substrate produced by the three mask array process according to Fig. 3 above.
도 5는 본 발명의 제 2 실시예에 따른 3 마스크 어레이 공정에 대한 공정흐름도. 5 is a process flow diagram for a three mask array process in accordance with a second embodiment of the present invention.
도 6은 상기 도 5에 의한 3 마스크 어레이 공정에 의해 제작된 어레이 기판의 한 화소부에 대한 단면도. Fig. 6 is a sectional view of one pixel portion of the array substrate fabricated by the three mask array process according to Fig. 5 above.
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