KR100476740B1 - Method for testing rlc parallel circuit on the printed circuit board - Google Patents

Method for testing rlc parallel circuit on the printed circuit board Download PDF

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KR100476740B1 KR10-2001-0032381A KR20010032381A KR100476740B1 KR 100476740 B1 KR100476740 B1 KR 100476740B1 KR 20010032381 A KR20010032381 A KR 20010032381A KR 100476740 B1 KR100476740 B1 KR 100476740B1
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Abstract

여기에 RLC 병렬 회로의 검사를 위한 PCB 검사 시스템 및 방법이 개시된다.Disclosed herein is a PCB inspection system and method for inspection of an RLC parallel circuit.

PCB 검사 시스템은 신호발생부로부터 서로다른 주파수의 검사 신호들을 순차적으로 발생시켜 스캐너부를 통해 검사를 위한 PCB의 RLC 회로에 인가하고 각각의 주파수 검사신호에 응답하여 RLC 회로로부터 출력되는 신호를 스캐너부를 통해 신호 측정부로 받아들여 먼저 RLC 회로의 합성 임피던스를 구하고 다음 전류와 전압의 위상차를 측정한다. 그리고 이와 같이 구해진 합성 임피던스와 전압/전류의 위상차를 이용하여 RLC 분리 알고리즘을 통해 R, L, C 각각의 성분 값을 구한다.The PCB inspection system sequentially generates test signals of different frequencies from the signal generator and applies them to the RLC circuit of the PCB for inspection through the scanner unit, and outputs signals from the RLC circuit in response to each frequency test signal through the scanner unit. The signal is measured by the signal measuring section, and the first, the composite impedance of the RLC circuit is obtained. The component values of R, L, and C are obtained through the RLC separation algorithm by using the obtained phase impedance of the synthesized impedance and the voltage / current.

Description

인쇄회로기판상의 RLC 병렬 회로 검사 방법 {METHOD FOR TESTING RLC PARALLEL CIRCUIT ON THE PRINTED CIRCUIT BOARD}RLC parallel circuit test method on printed circuit board {METHOD FOR TESTING RLC PARALLEL CIRCUIT ON THE PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판(Print Circuit Board; PCB)의 검사 방법에 관한 것으로, 구체적으로는 인쇄회로기판상의 RLC 병렬 회로를 검사하기 위한 방법에 관한 것이다.The present invention relates to a method for inspecting a printed circuit board (PCB), and more particularly, to a method for inspecting an RLC parallel circuit on a printed circuit board.

전자 산업의 발전에 따라 전자 장치에 탑재되는 소자들은 경박단소화 되어 가고있으며 하나의 PCB에 많은 수의 소자들이 고밀도로 탑재되고 있다. 컴퓨터 장치나 이동통신단말기 등에 장착되는 PCB들은 소형화된 SMD(surface-mounted device) 타입의 저항(register), 커패시터(capacitor), 트랜지스터(transistor)등의 아날로그 소자들과 TTL(Transistor-Transistor Logic), CMOS IC(Complementary Metal Oxide Semiconductor Integrated Circuit), RAM(Random Access Memory), ROM(Read Only Memory)등 디지털 소자들이 고밀도로 탑재되고 있다.With the development of the electronics industry, devices mounted in electronic devices are becoming thin and thin, and a large number of devices are mounted at a high density on a single PCB. PCBs mounted in computer devices or mobile communication terminals are analog devices such as miniaturized surface-mounted device (SMD) type resistors, capacitors, transistors, transistor-transistor logic (TTL), Digital devices such as a complementary metal oxide semiconductor integrated circuit (CMOS), a random access memory (RAM), and a read only memory (ROM) are mounted at high density.

과거, PCB에 전자 부품의 실장작업은 대부분이 수작업으로 이루어져 왔으나, 점차적으로 회로가 고집적화 되면서 대부분의 경우 자동화 공정에 의해 처리되고 있다. 전자 부품들이 고집적화된 PCB는 부품의 실장 과정에서 각 부품들의 미삽, 역삽, 오삽 및 납땜 불량 등의 문제들이 발생할 수 있다. 이러한 문제들은 실장된 트랜지스터의 증폭률이나 파형의 왜곡문제를 야기할 수 있으며, RAM, ROM등의 고착 고장(stuck fault)을 발생할 수 있다. 셋 메이커(set maker)들은 제품의 생산과정에서 부품이 실장된 PCB를 검사하여 문제가 발생할 수 있는 소자나 회로의 결함을 미리 검출하여 그 원인을 분석할 수 있는 PCB 검사 시스템을 도입하여 생산제품의 고품질화와 생산성을 향상시키려는 노력을 기울이고 있다.In the past, the mounting of electronic components on PCBs has been mostly done by hand, but as the circuits are increasingly integrated, most of them are processed by automated processes. PCBs with highly integrated electronic components may have problems such as misinsertion, inverse insertion, misplacement, and poor soldering of components. These problems may cause amplification factor or waveform distortion problem of the mounted transistor, and may cause a stuck fault such as RAM or ROM. Set makers introduce PCB inspection systems that can detect the defects of devices or circuits that may cause problems in advance by analyzing PCBs mounted with components in the production process and analyze the cause of the products. Efforts are being made to improve quality and productivity.

첨부도면 도 1에는 일반적인 PCB 검사 시스템의 개략적인 구성을 보여주는 도면이 도시되어 있다.1 is a view showing a schematic configuration of a general PCB inspection system.

도면을 참조하여, 일반적인 PCB 검사 시스템은 개략적으로 신호발생부(10), 스캐너부(12), 치구부(14) 그리고 신호 측정부(16)로 구성된다. 신호 발생부(10)는 DC 전압원(10a), DC 전류원(10b), AC 전압원(10c) 등으로 구성된다. 신호 측정부(16)는 DC 전압계(16a), AC 전압계(16b), AC 피크 측정기(16C)등으로 구성된다.Referring to the drawings, a general PCB inspection system is schematically composed of a signal generator 10, a scanner unit 12, jig 14 and a signal measuring unit 16. The signal generator 10 is composed of a DC voltage source 10a, a DC current source 10b, an AC voltage source 10c, and the like. The signal measuring unit 16 is composed of a DC voltmeter 16a, an AC voltmeter 16b, an AC peak meter 16C, and the like.

스캐너부(12)는 신호발생부(10), PCB(20) 및, 신호 측정부(16)가 상호 전기적으로 연결되도록 하는 다수개의 릴레이들로 구성된다.The scanner unit 12 is composed of a plurality of relays such that the signal generator 10, the PCB 20, and the signal measuring unit 16 are electrically connected to each other.

PCB 검사 시스템의 검사 과정은 먼저, 검사하고자 하는 PCB(20)를 치구부(14)에 장착시킨다. 치구부(14)는 케이블에 연결된 접촉 프로브(18)를 PCB(20)의 해당 회로의 연결 부분(납땜부분)에 접촉시켜 스캐너부(12)와 전기적으로 연결되도록 한다. 그리고 측정하고자 하는 부품을 결정한 후 스캐너부(12)의 릴레이들을 선택적으로 동작시켜 신호발생부(10), PCB(20) 및, 신호 측정부(16)가 상호 전기적으로 연결되도록 한다. 끝으로, 신호발생부(10)를 동작시켜 측정하고자 하는 부품에 대해 검사 신호를 가한 후, 발생되는 PCB(20)의 출력 값을 측정하여 저항이나 임피던스 값을 측정하고 이를 정상 값과 비교함으로써 PCB(20)의 결함을 확인한다.In the inspection process of the PCB inspection system, first, the PCB 20 to be inspected is mounted on the jig 14. The jig portion 14 contacts the contact probe 18 connected to the cable to the connection portion (solder portion) of the corresponding circuit of the PCB 20 so as to be electrically connected to the scanner portion 12. After determining the component to be measured, the relays of the scanner unit 12 are selectively operated so that the signal generation unit 10, the PCB 20, and the signal measurement unit 16 are electrically connected to each other. Finally, after the test signal is applied to the component to be measured by operating the signal generator 10, the output value of the generated PCB 20 is measured to measure the resistance or impedance value and compare the PCB with the normal value. Check the defect of (20).

이와 같은 PCB 검사 시스템의 성능은 생산되는 제품 품질에 중대한 영향을 미친다. 그러나 PCB는 미세한 회로 패턴들에 의해 상호 전기적인 연결 관계를 갖기 때문에 부품이 실장된 회로 소자들의 양부를 정확하게 검사하는 것은 매우 어려운 것으로 알려지고 있다.The performance of such PCB inspection systems has a significant impact on the product quality produced. However, since PCBs are electrically connected to each other by fine circuit patterns, it is known that it is very difficult to accurately check the quality of circuit elements in which components are mounted.

초기 연구들에서는 주로 PCB 단위로 검사 패턴을 입력하여 출력되는 패턴을 검사하는 전자회로 전 기능 검사 기법(full functional test)이 제안되었다. 그런데, 점차 회로가 복잡해지고 고집적화 됨으로써 검사 패턴의 수가 기하급수적으로 증가하게 되었다. 결함이 검출된 PCB의 경우 불량 원인을 분석하기 위해서는 다시 PCB에 실장된 각 소자들을 검사하여야 함으로 이에 따른 시간과 비용이 많이 소요되었다.Early studies have suggested a full functional test of electronic circuits that checks the output pattern by inputting the test pattern on a PCB basis. However, as the circuits become more complex and highly integrated, the number of test patterns increases exponentially. In the case of a PCB where a defect is detected, each element mounted on the PCB needs to be inspected again to analyze the cause of the defect, which required a lot of time and cost.

이러한 문제점을 극복하기 위해 고장 패턴 지식 데이터 베이스를 이용한 검사 기법이 제안되었다. 이 기법은 발생 가능한 모는 고장 발생 경우의 출력 패턴에 대하여 데이터 베이스를 구축하고 이를 이용하여 에러 발생 원인을 추적하는 방식이다. 그러나, 이 방법은 모든 고장 경우들에 대한 출력패턴을 데이터 베이스로 구축하는데 높은 프로그래밍 비용을 요구되는 문제점이 있어왔다.In order to overcome this problem, an inspection method using a failure pattern knowledge database has been proposed. This technique establishes a database of output patterns in case of all possible failures and traces the causes of errors using them. However, this method has a problem of requiring a high programming cost to build a database with output patterns for all failure cases.

이러한 문제점들을 극복하기 위한 또 다른 방법으로, PCB에 실장된 각 소자에 대한 개별적 검사를 하는 소자 검사 기법(In-Circuit Test)이 제안되었다. 이 방법은 최소의 프로그래밍 검사비용으로 신속하게 고장 소자를 확인할 수 있는 이점을 제공한다. 이를 위해서는 무엇보다도 측정 대상의 저항이나 임피던스 값을 정확히 측정할 수 있어야 한다.As another method for overcoming these problems, an in-circuit test has been proposed to individually inspect each device mounted on a PCB. This method offers the advantage of quickly identifying failed devices with minimal programming inspection cost. To do this, above all, it must be possible to accurately measure the resistance or impedance of the object to be measured.

PCB상의 모든 부품들은 상호 전기적으로 연결되어 병렬저항 성분이나 임피던스 성분을 가지게 됨으로써 회로에서 개별소자의 저항이나 임피던스 값을 정확하게 측정하기가 어렵다. 이러한 문제는 측정하고자 하는 디바이스를 주변회로부터 분리하는 가딩원리에 의해 해결될 수 있다. 가딩(guarding)기법은 이러한 조건하에서 회로소자의 측정을 위해 제안된 검사 방법이다.All components on the PCB are electrically connected to each other and have a parallel resistance component or an impedance component, making it difficult to accurately measure the resistance or impedance of an individual element in a circuit. This problem can be solved by the guarding principle that separates the device to be measured from the peripheral circuit. Guarding technique is a proposed inspection method for the measurement of circuit elements under these conditions.

가딩기법은 PCB 검사시 검사하고자 하는 소자를 주변 회로로부터 전기적으로 분리하여 측정시 주변 소자의 영향을 배제시키는 방법이다. 하기 표 1은 다양한 가딩 기법들에 대한 측정범위를 보여준다.The guarding method is a method of excluding the influence of the peripheral device during measurement by electrically separating the device to be inspected from the peripheral circuit during PCB inspection. Table 1 below shows measurement ranges for various guarding techniques.

[표 1]TABLE 1

상기 표 1에서 Rx 는 측정하고자 하는 저항 성분을 의미하며, R1, R2 는 측정하고자 하는 저항 성분에 병렬 저항 성분을 의미한다. 그리고 가아드 비는 R1/Rx 또는 R2/Rx로서 측정하고자 하는 저항 성분에 대한 병렬저항의 비를 의미한다.In Table 1, R x denotes a resistance component to be measured, and R 1 and R 2 denote parallel resistance components to the resistance component to be measured. And the guard ratio means the ratio of the parallel resistance to the resistance component to be measured as R 1 / R x or R 2 / R x .

상기한 바와 같은 다양한 가딩 기법들은 측정 대상의 특성에 따라 접합한 방법들이 사용되고 있다. 예를 들어, 2단자법, 4단자법 및 개선된 4단자법은 병렬저항성분이 포함되지 않은 디바이스의 저항이나 임피던스를 측정하기에 적합한 방법으로 알려져 있다. 그러나, 이 방법들은 측정 디바이스가 병렬저항성분을 포함하는 경우에 심각한 오차를 포함하기 때문에 적용이 부적절하다. 측정 디바이스에 병렬저항성분이 존재하는 경우, 나머지 측정법들 중에서 측정의 정확도에 따라, 적절한 기법이 선택되어 사용되고 있다.As described above, various guarding techniques are used in which bonding methods are used according to characteristics of a measurement target. For example, the two-terminal method, four-terminal method, and the improved four-terminal method are known to be suitable methods for measuring the resistance or impedance of devices that do not include parallel resistance components. However, these methods are inadequate because they involve serious errors when the measuring device contains parallel resistance components. When the parallel resistance component exists in the measurement device, an appropriate technique is selected and used according to the accuracy of the measurement among the remaining measurement methods.

그러나 다수의 소자들이 장착된 PCB는 미세한 회로 패턴들에 의해서 각 소자들이 전기적으로 연결되므로 다수의 소자가 실장된 상태에서 각 회로 소자들의 양부를 정확히 판정하는 것은 매우 어렵다. 특히, RLC 병렬회로의 경우 단지 병렬회로에 대한 합성 임피던스의 크기만을 측정할 수 있기 때문에 임피던스 측정값이 허용 범위 내에 있는 경우 병렬회로의 정확한 불량여부의 검사가 불가능하다. 다시 말하면, 임피던스 측정값이 허용범위내에 있는 경우 R, L, C 개별 임피던스 크기의 측정이 불가능하기 때문에 병렬회로의 정확한 불량여부의 검사가 불가능하다.However, in a PCB equipped with a plurality of devices, each device is electrically connected by fine circuit patterns, so it is very difficult to accurately determine the goodness of each circuit device in a state where a plurality of devices are mounted. In particular, since the RLC parallel circuit can measure only the magnitude of the synthesized impedance of the parallel circuit, it is impossible to check whether the parallel circuit is correct or not when the impedance measurement value is within the allowable range. In other words, if the impedance measurement is within the allowable range, it is impossible to measure the R, L, and C individual impedances, and thus it is impossible to check the accuracy of the parallel circuit.

RLC 병렬회로의 전체적인 불량이 확인된 경우에도 어느 구성요소의 불량인지를 확인하기가 어렵다.Even when the overall failure of the RLC parallel circuit is confirmed, it is difficult to determine which component is defective.

따라서 PCB 검사의 정확성과 검사 생산성 향상을 위해서는 PCB에 실장 되는 RLC 병렬회로로부터 R, L, C 값을 정확하게 분리, 측정할 수 있는 방법이 요구되고 있다.Therefore, in order to improve PCB inspection accuracy and inspection productivity, a method for accurately separating and measuring R, L, and C values from an RLC parallel circuit mounted on a PCB is required.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 PCB에 실장된 RLC 병렬회로로부터 각각의 R, L ,C 값을 정확하게 분리, 측정하여 PCB 검사를 수행할 수 있는 방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide a method for accurately testing and separating each R, L, and C value from an RLC parallel circuit mounted on a PCB. It is.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 인쇄회로기판에 실장된 RLC 병렬 회로의 이상 유무를 검사하기 위한 인쇄회로기판의 RLC 병렬 회로 검사 방법은: 검사를 위한 인쇄회로기판상의 RLC 병렬 회로를 가딩하는 단계; 상기 RLC 병렬 회로로 주파수 f1을 가지는 제 1측정 신호를 인가하여 합성 임피던스(Zx)를 측정하는 단계; 상기 RLC 병렬 회로의 양단 전압(Vz)과 입력 전류(I)의 위상차를 구하는 단계; 상기 RLC 병렬 회로로 주파수 f2를 가지는 제 2측정 신호를 인가하여 합성 임피던스(Zx)를 측정하는 단계; 상기 RLC 병렬 회로의 양단 전압(Vz)과 입력 전류(I)의 위상차를 구하는 단계; 그리고 상기 측정된 합성 임피던스와 구해진 위상차를 이용하여 상기 RLC 병렬 회로의 각 R, L, C의 성분값을 연산하는 단계를 포함하여, 상기 구해진 RLC 병렬 회로의 각 R, L 및, C 성분값을 소정의 기준값과 비교하여 이상 유·무를 판정한다.According to a feature of the present invention for achieving the object of the present invention as described above, the RLC parallel circuit inspection method of the printed circuit board for inspecting the abnormality of the RLC parallel circuit mounted on the printed circuit board is: printing for inspection Guarding the RLC parallel circuit on the circuit board; Measuring a composite impedance (Z x ) by applying a first measurement signal having a frequency f 1 to the RLC parallel circuit; Obtaining a phase difference between the voltage V z of the RLC parallel circuit and the input current I; Measuring a composite impedance (Z x ) by applying a second measurement signal having a frequency f 2 to the RLC parallel circuit; Obtaining a phase difference between the voltage V z of the RLC parallel circuit and the input current I; And calculating the component values of each R, L, and C of the RLC parallel circuit by using the measured composite impedance and the obtained phase difference, and calculating the respective R, L, and C component values of the obtained RLC parallel circuit. The presence or absence of abnormality is determined by comparing with a predetermined reference value.

본 발명의 바람직한 실시예에 있어서, RLC 병렬 회로의 가딩은 3단자 정전류 가딩, 3단자 정전압 가딩, 확장된 4단자 가딩 및, 6단자 가딩중 어느 하나를 선택적으로 사용한다.In a preferred embodiment of the present invention, the guarding of the RLC parallel circuit selectively uses any one of three-terminal constant current guarding, three-terminal constant voltage guarding, extended four-terminal guarding, and six-terminal guarding.

본 발명의 바람직한 실시예 있어서, 상기 RLC 병렬 회로의 양단 전압(Vz)과 입력 전류(I)의 위상차를 구하는 단계는 상기 RLC 병렬 회로의 일단에 위상차 검출용 저항(Rp)을 접속하고, 서로 다른 주파수(f1, f2)를 갖는 제2 및 제3 측정 신호를 상기 RLC 병렬 회로로 제공하여 측정되는 상기 RLC 병렬 회로의 양단 전압(Vz)과 상기 위상차 검출용 저항(Rp)의 양단 전압(Vp)을 이용하여 입력 전류(I)의 위상차를 구한다.In a preferred embodiment of the present invention, the step of determining the phase difference between the voltage (V z ) and the input current (I) of both ends of the RLC parallel circuit is connected to the phase difference detection resistor (R p ) at one end of the RLC parallel circuit, The voltage V z between both ends of the RLC parallel circuit measured by providing second and third measurement signals having different frequencies f 1 and f 2 to the RLC parallel circuit and the resistance R p for detecting the phase difference The phase difference of the input current I is obtained by using the voltage V p at both ends of.

본 발명의 실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어 지는 것으로 해석되어져서는 안 된다.The embodiments of the present invention may be modified in various forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 명확하게 설명하기 위해서 제공되어지는 것이다.This embodiment is provided to explain more clearly the present invention to those skilled in the art.

(실시예)(Example)

이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 PCB 검사 시스템의 개략적인 구성을 보여주는 블록도이다.2 is a block diagram showing a schematic configuration of a PCB inspection system of the present invention.

도면을 참조하여, 본 발명의 PCB 검사 시스템은 전반적인 시스템 제어를 수행하는 제어부(30), 테스트 관련 데이터를 저장하기 위한 메모리(32), 테스트 신호를 발생하기 위한 신호 발생부(34), 테스트 결과 출력 신호를 측정하기 위한 신호 측정부(36), 신호 발생부(34)와 신호 측정부(36) 및 PCB(40)를 전기적으로 연결하기 위한 스캐너부(38) 및, PCB(40)를 탑재하기 위한 치구부(39)를 포함하여 구성된다. 치구부(39)에는 PCB(40)의 측정 부분에 전기적으로 접속되는 다수의 접촉 프로브(미도시)를 구비한다. 신호 방생부(34)는 DC 전압원, DC 전류원, AC 전압원 등으로 구성될 수 있고, 신호 측정부는 DC 전압계, AC 전압계, AC 피크 측정기 등으로 구성될 수 있다. 메모리(32)에는 PCB 검사시 비교될 소정의 기준값들에 저장되어 있으며, 후에 구해지는 각종 측정값들이 저장된다.Referring to the drawings, the PCB inspection system of the present invention is a control unit 30 for performing overall system control, a memory 32 for storing test-related data, a signal generator 34 for generating a test signal, test results It is equipped with a signal measuring unit 36 for measuring the output signal, a scanner unit 38 for electrically connecting the signal generator 34 and the signal measuring unit 36 and the PCB 40, and the PCB 40 It is comprised including the jig | tool part 39 for making it. The jig 39 has a plurality of contact probes (not shown) that are electrically connected to the measurement portion of the PCB 40. The signal generator 34 may include a DC voltage source, a DC current source, an AC voltage source, and the like, and the signal measurer may include a DC voltmeter, an AC voltmeter, an AC peak meter, or the like. The memory 32 is stored in predetermined reference values to be compared during PCB inspection, and various measured values obtained later are stored.

후에 구체적으로 설명하겠지만, 이와 같이 구성된 PCB 검사 시스템은 신호발생부(34)로부터 검사 신호를 발생시켜 스캐너부(38)를 통해 PCB의 RLC 회로(미도시)에 인가하고 이에 응답하여 RLC 회로로부터 출력되는 신호를 스캐너부(38)를 통해 신호측정부(36)로 받아들이게 되는 데 먼저 제 1 신호 주파수를 인가하여 RLC 회로의 합성 임피던스를 구하고 전압과 전류의 위상차를 구한 다음, 제 1 주파수와는 다른 제 2 신호 주파수를 인가하여 RLC 회로의 합성 임피던스를 구하고 전류와 전압의 위상차를 측정한다. 그리고 이와 같이 구해진 합성 임피던스와 전압/전류의 위상차를 이용하여 RLC 분리 알고리즘을 통해 R, L, C 각각의 성분 값을 구한다.As will be described later in detail, the PCB inspection system configured as described above generates an inspection signal from the signal generator 34 and applies it to the RLC circuit (not shown) of the PCB through the scanner 38 and in response to the output from the RLC circuit. The first signal frequency is applied to the signal measuring unit 36 through the scanner unit 38 to obtain a synthesized impedance of the RLC circuit, and a phase difference between voltage and current is obtained. The second signal frequency is applied to obtain the synthesized impedance of the RLC circuit, and the phase difference between the current and the voltage is measured. The component values of R, L, and C are obtained through the RLC separation algorithm by using the obtained phase impedance of the synthesized impedance and the voltage / current.

도 3은 본 발명의 RLC 병렬 회로의 검사 방법을 순차적으로 보여주는 플로우 챠트이다. 본 발명의 RLC 병렬회로의 검사 방법은 상기 제어부(30)에 의해 수행되며 그 검사 단계들은 다음과 같다.3 is a flow chart sequentially showing the inspection method of the RLC parallel circuit of the present invention. The inspection method of the RLC parallel circuit of the present invention is performed by the controller 30 and the inspection steps are as follows.

도면을 참조하여, 단계 S10에서 회로의 특성에 따라 적합한 가딩 회로를 구성한다. 단계 S20에서 제 1 신호 주파수를 인가하여 PCB 상의 RLC 병렬회로의 합성 임피던스를 측정하고 전압과 전류의 위상차를 측정한다. 단계 S30에서는 제 1 주파수와는 다른 제 2 신호 주파수를 인가하여 RLC 병렬회로의 합성 임피던스를 측정하고 전압과 전류의 위상차를 측정한다. 그리고 단계 S40에서는 상기 구해진 합성 임피던스와 위상차를 이용하여 본 발명의 RLC 분리 알고리즘에 따라 각각 RLC 병렬회로의 R, L, C 성분 값을 구한다.Referring to the drawing, in step S10 a suitable guarding circuit is constructed according to the characteristics of the circuit. In step S20, the first signal frequency is applied to measure the composite impedance of the RLC parallel circuit on the PCB, and the phase difference between the voltage and the current is measured. In step S30, a second signal frequency different from the first frequency is applied to measure the synthesized impedance of the RLC parallel circuit, and the phase difference between the voltage and the current is measured. In step S40, the R, L, and C component values of the RLC parallel circuit are calculated according to the RLC separation algorithm of the present invention using the obtained synthesized impedance and the phase difference.

좀더 구체적으로, 첨부도면 도 4 및 도 10을 참조하여 본 발명의 PCB 검사시스템의 RLC 병렬 회로 검사 방법을 설명한다. 먼저, 도 4 및 도 5를 참조하여 전형적인 가딩 회로에 대하여 설명하고, 이어 이러한 가딩 원리를 이용한 본 발명의 PCB 검사 시스템의 RLC 병렬 회로의 검사 방법을 설명한다.More specifically, the RLC parallel circuit test method of the PCB test system of the present invention will be described with reference to FIGS. 4 and 10. First, a typical guarding circuit will be described with reference to FIGS. 4 and 5, and then a method of inspecting an RLC parallel circuit of the PCB inspection system of the present invention using this guarding principle will be described.

가딩 원리는 전자회로상의 하나의 디바이스를 정확하게 측정하기 위해서 측정하고자 하는 디바이스를 등전위 원리를 이용하여 주변회로와 전기적으로 완전히 분리하는 것이다. 저항, 인덕터, 커패시터와 같은 수동 소자를 측정하는 방법 중에서 가장 일반적으로 이용되는 방법은 정전압법과 정전류법이 있다.The guarding principle is to completely separate the device to be measured from the peripheral circuit using the equipotential principle in order to accurately measure one device on the electronic circuit. Among the methods for measuring passive elements such as resistors, inductors and capacitors, the most commonly used methods are the constant voltage method and the constant current method.

도 4는 전형적인 정전류 가딩 회로의 구성을 보여주는 회로도이다.4 is a circuit diagram showing the configuration of a typical constant current guarding circuit.

정전류 가딩법은 이미 알고 있거나 측정할 수 있는 전류를 측정하고자 하는 디바이스에 가한 다음 그 디바이스에 걸리는 전압을 측정하여 미지의 임피던스 값을 결정하는 방법이다. 도면에서, 참조번호 50은 신호 발생부로서 정전류원(constant current source)이고, 참조번호 52는 신호 측정부로서 전압계이다.The constant current guarding method is a method of determining an unknown impedance value by applying a known or measurable current to a device to be measured and then measuring the voltage across the device. In the figure, reference numeral 50 denotes a constant current source as a signal generator, and reference numeral 52 denotes a voltmeter as a signal measuring unit.

도면을 참조하여, 일반적으로, 전자회로에서 측정하고자 하는 저항 Rx에는 병렬저항 성분이 존재하는데, 저항 R1, R2는 이 병렬저항 성분을 의미한다. 노드 I는 정전류원(50)에, 노드 I, S 양단은 전압계(52)에 연결되며, 병렬저항성분 R1, R2는 노드 G에 연결된다. 그리고 이상적인 단위이득증폭기(OP)의 출력단자 노드 G에는 저항 R1, R2의 다른 노드가 연결된다.Referring to the drawings, in general, a parallel resistance component exists in the resistor R x to be measured in the electronic circuit, and the resistors R 1 and R 2 refer to the parallel resistance component. The node I is connected to the constant current source 50, the nodes I and S are connected to the voltmeter 52, and the parallel resistance components R 1 and R 2 are connected to the node G. The other node of the resistors R 1 and R 2 is connected to the output terminal node G of the ideal unit gain amplifier OP.

정전류원(50)으로부터 노드 I에 직/교류 신호가 인가되면, 단위이득증폭기 OP의 출력전압은 입력전압을 추종하기 때문에 노드 G의 전압이 노드 I의 전압과 같아진다. 그러므로, 정전류원(50)의 전류가 저항 R1의 경로를 통해 흐르지 않게 되고 측정하고자 하는 저항 Rx를 따라 흐르게 된다. 이때, 저항 R2에도 전류가 흐를 수 있지만, 이 전류는 접지된 곳으로 흐르게 되기 때문에 저항 Rx에는 영향을 미치지 않는다. 따라서, 모든 전류가 저항 Rx를 따라 흐르기 때문에, 저항 Rx에 걸리는 전압강하를 측정하면 저항 Rx의 임피던스를 측정할 수 있다.When a direct / AC signal is applied to the node I from the constant current source 50, the voltage of the node G becomes equal to the voltage of the node I because the output voltage of the unity gain amplifier OP follows the input voltage. Therefore, the current of the constant current source 50 does not flow through the path of the resistor R 1 and flows along the resistor R x to be measured. At this time, a current may also flow in the resistor R 2 , but since the current flows to the ground, the resistor R x is not affected. Thus, all the current and measuring the voltage drop across, the resistance R x due to flow along the resistance R x can measure the impedance of the resistor R x.

도 5는 전형적인 정전압 가딩 회로의 구성을 보여주는 회로도이다.5 is a circuit diagram showing the configuration of a typical constant voltage guarding circuit.

정전압 가딩법은 알고있거나 측정할 수 있는 전압을 측정하고자 하는 저항에 가한 다음 그 저항에 흐르는 전류를 확인함으로써 저항 값을 결정할 수 있다. 도면에서 참조번호 54는 신호 발생부로서 정전압원(constant voltage source)이고, 참조번호 56은 신호 측정부로서 전류계이다.The constant voltage guarding method can determine the resistance value by applying a known or measurable voltage to the resistor to be measured and then checking the current flowing through the resistor. In the drawing, reference numeral 54 denotes a constant voltage source as a signal generator, and reference numeral 56 denotes an ammeter as a signal measurement unit.

도면을 참조하여, 정전압원(54)을 노드 I에 가하면 전류는 일반적으로 노드 G의 경로로 분류하려는 성질을 가지게 되는데, 단위이득증폭기 OP가 노드 G의 전압을 노드 I에서의 전압과 등전위가 되게 하여 주므로 저항 R1에는 전류가 흐르지 않게 된다. 물론, 상술한 정전류 가딩법에서 설명된 경우와 같이 저항 R2에는 전류가 흐를 수 있으나, 이 전류는 접지 되어 있는 곳으로 흐르게 되어 측정하고자 하는 저항 Rx에는 흐르지 않게 되므로 측정 오차에는 영향을 미치지 않는다. 따라서, 노드 I에 정전압을 가한 상태에서 정전압원(50)에 흐르는 전류가 모두 노드 I로 흘러 들어가기 때문에 측정하고자 하는 저항 Rx의 값을 정확히 측정할 수 있다.Referring to the figure, when the constant voltage source 54 is applied to the node I, the current generally has a property of classifying the path of the node G. The unit gain amplifier OP causes the voltage of the node G to be equal to the voltage at the node I. Therefore, no current flows through the resistor R 1 . Of course, as described in the constant current guarding method described above, a current may flow in the resistor R 2 , but this current flows to a grounded place so that it does not flow in the resistor R x to be measured, and thus does not affect the measurement error. . Therefore, since the current flowing through the constant voltage source 50 flows into the node I while the constant voltage is applied to the node I, the value of the resistor R x to be measured can be accurately measured.

본 발명에서는 이와 같은 정전류/정전압 가딩법을 응용하여 RLC 병렬 회로에서 각각의 R, L, C의 성분 값을 측정한다. 상술한 바와 같이, PCB 상의 RLC 병렬회로로부터 R, L, C 값을 분리하여 정확하게 측정하기 위한 측정 방법은 먼저, RLC 병렬 회로의 합성 임피던스 크기를 측정하고, 이어 RLC 병력회로의 전압과 전류의 위상차를 검출한다. 그리고 검출된 위상차와 임피던스 크기로부터 R, L, C 값을 분리 계산해낸다. 이하, 상술한 각 단계들을 구체적으로 도면을 참조하여 설명한다.In the present invention, the constant current / constant voltage guarding method is applied to measure component values of R, L, and C in an RLC parallel circuit. As described above, the measurement method for accurately measuring the R, L, and C values separately from the RLC parallel circuit on the PCB first measures the magnitude of the synthesized impedance of the RLC parallel circuit, and then the phase difference between the voltage and current of the RLC parallel circuit. Detect. Then, R, L, and C values are separately calculated from the detected phase difference and impedance magnitude. Hereinafter, each step will be described in detail with reference to the accompanying drawings.

PCB상의 RLC 병렬회로의 함성 임피던스를 측정하기 위해서는 주변회로를 고려하여 적합한 가딩회로를 구성한다. PCB 상의 RLC 병렬회로의 합성 임피던스 크기를 정확하게 측정하기 위해서는 측정하고자 하는 RLC 병렬회로를 주변회로로부터 분리해서 측정해야만 한다. 본 발명의 실시예에서는 신호선과 측정선 그리고 주변 회로의 영향을 최소화할 수 있는 3단자 가딩법/확장된 4단자 가딩법/6단자 가딩법을 각각 채용하였다. 그러나 이는 본 발명의 하나의 실시예일 뿐이며, 다른 종류의 가딩법을 적용할 수 있음은 이 분야의 통상적인 기술자들은 잘 알 수 있을 것이다.To measure the impedance of the RLC parallel circuits on the PCB, a suitable guard circuit is constructed by considering the peripheral circuits. In order to accurately measure the synthesized impedance of the RLC parallel circuit on the PCB, the RLC parallel circuit to be measured must be separated from the peripheral circuit. In the embodiment of the present invention, the three-terminal guarding method / extended four-terminal guarding method / six-terminal guarding method is adopted to minimize the influence of the signal line, the measuring line and the peripheral circuit. However, this is only one embodiment of the present invention, it will be appreciated by those skilled in the art that other kinds of guarding methods can be applied.

도 6은 본 발명의 검사 방법에 사용된 3단자 정전류 가딩회로의 구성을 보여주는 회로도이다. 도면에서 참조부호 Zx는 측정하고자 하는 RLC 병렬회로의 합성 임피던스를 표시하고, Za 및 Zb는 각각 병렬 임피던스 성분을 표시한다. 참조부호 R i는 입력 저항 성분을 표시하고 Vin은 신호 발생부의 입력 전원을 표시한다. 그리고 참조부호 OP는 단위이득증폭기를 표시한다.6 is a circuit diagram showing the configuration of a three-terminal constant current guarding circuit used in the inspection method of the present invention. In the drawings, reference numeral Z x denotes a composite impedance of the RLC parallel circuit to be measured, and Z a and Z b denote parallel impedance components, respectively. Reference numeral R i denotes an input resistance component and V in denotes an input power supply of the signal generator. And reference OP denotes a unit gain amplifier.

도면을 참조하여, PCB상의 RLC 병렬회로에 대한 임피던스 크기를 측정하기 위한 방법으로서 회로구성의 복잡성과 정밀도 측면에서 비교적 적합한 방법이 3단자 가딩법이다. 3단자 가딩법 중 정전류 가딩법은 측정소자가 저저항이나 다이오우드, 트랜지스터인 경우 적절하다.Referring to the drawings, a three-terminal guarding method is a method suitable for measuring the impedance magnitude of an RLC parallel circuit on a PCB in terms of the complexity and precision of the circuit configuration. Among the three-terminal guarding methods, the constant current guarding method is suitable when the measuring device is low resistance, diode, or transistor.

3단자 가딩 회로 구성은 단위이득증폭기 OP의 궤환회로 구성시, 부궤환 입력이 정의 입력과 동일한 전압으로 제어되는 가상단락 특성을 이용한다. 하기 수학식 1에 보인바와 같이, 측정전압이 Zx에 비례하기 때문에 저저항이나 저임피던스를 가지는 소자등을 측정하기에 적합하다.The three-terminal guarding circuit configuration uses a virtual short circuit characteristic in which the negative feedback input is controlled to the same voltage as the positive input when configuring the feedback circuit of the unit gain amplifier OP. As shown in Equation 1 below, since the measured voltage is proportional to Z x , it is suitable for measuring a device having low resistance or low impedance.

[수학식 1][Equation 1]

그러나, 단위이득증폭기 OP의 궤환회로가 측정 소자를 포함하기 때문에 가드 하고자 하는 소자가 커패시턴스 성분과 결합되는 경우 궤환 신호가 정전압법의 최대 90°위상천이에 비해 최대 180°의 위상천이를 보이게 된다. 그럼으로 단위 이득증폭기 OP가 불안정해져, 커패시턴스 성분이 결합되어 있는 소자를 측정하기에는 바람직하지 않다.However, since the feedback circuit of the unit gain amplifier OP includes a measurement element, when the element to be guarded is coupled with the capacitance component, the feedback signal shows a phase shift of up to 180 ° compared to the maximum 90 ° phase shift of the constant voltage method. As a result, the unity gain amplifier OP becomes unstable, which is undesirable for measuring a device having a coupled capacitance component.

또한, 측정 저항값보다 큰 배수의 저항값을 갖는 디바이스가 오삽되는 경우 저항 측정시 노드 I에 연결된 반도체 소자의 파괴를 가져올 수 있는데, 반도체 소자가 먼저 측정된다면 반도체 소자의 결함을 확인할 수 없다. 그리고, 측정하고자 하는 저항이 커패시터와 병렬로 연결되는 경우 정전류에 의해서 커패시터가 충전됨으로써, 상당한 측정 대기시간이 요구되는 단점을 가진다. 이러한 경우에는 다음에서 설명될 3단자 정전압 가딩회로를 이용한다.In addition, if a device having a resistance value multiple of the measured resistance value is misinterpreted, the semiconductor device connected to the node I may be destroyed during resistance measurement. If the semiconductor device is measured first, the defect of the semiconductor device may not be confirmed. In addition, when the resistance to be measured is connected in parallel with the capacitor, the capacitor is charged by the constant current, which has a disadvantage of requiring a considerable measurement latency. In this case, a three-terminal constant voltage guarding circuit to be described later is used.

도 7은 본 발명의 검사 방법에 사용된 3단자 정전압 가딩회로의 구성을 보여주는 회로도이다. 도면에서 참조부호 Zx는 측정하고자 하는 RLC 병렬회로의 합성 임피던스를 표시하고, Za 및 Zb는 각각 병렬 임피던스 성분을 표시한다. 참조부호 R f는 피드백 저항 성분을 표시하고 Vin은 신호 발생부의 입력 전원을 표시한다. 그리고 참조부호 OP는 단위이득증폭기를 표시한다.7 is a circuit diagram showing the configuration of a three-terminal constant voltage guarding circuit used in the inspection method of the present invention. In the drawings, reference numeral Z x denotes a composite impedance of the RLC parallel circuit to be measured, and Z a and Z b denote parallel impedance components, respectively. Reference symbol R f denotes a feedback resistance component and V in denotes an input power supply of the signal generator. And reference OP denotes a unit gain amplifier.

도면을 참조하여, 측정소자가 저저항이나 다이오우드, 트랜지스터가 아닌 경우 정전압 가딩법을 채택한다. 하기 수학식 2에서 Vout은 단위이득증폭기 OP의 출력을 표시한다.Referring to the drawings, the constant voltage guarding method is adopted when the measuring element is not low resistance, diode, or transistor. In Equation 2 below, V out represents the output of the unity gain amplifier OP.

[수학식 2][Equation 2]

단위이득증폭기 OP의 궤환회로가 노드 I만을 포함함으로써 궤환신호가 최대 90°위상천이를 보여 상술한 3단자 정전류 가딩법에 비해 측정회로가 보다 안정적이기 때문에 커패시터와 결합된 소자를 검사하기에 적합하다. 또한, 상기 수학식 2에 알 수 있는 바와 같이, 측정 전압이 Zx(Rx 또는 Lx)에 반비례하기 때문에 높은 저항값이나 임피던스를 포함하는 소자등을 측정하기에 바람직하다. 특히, 커패시터 성분이 충전되는 동안 노드 I를 가상 그라운드 상태로 유지하기 의해서 단위이득증폭기 OP의 출력이 그것의 안정 상태 값을 초과하게 되어 훨씬 큰 전류를 허용함으로써 극히 작은 측정 대기시간이 요구된다.Since the feedback circuit of the unit gain amplifier OP contains only node I, the feedback signal shows a maximum 90 ° phase shift, which makes the measurement circuit more stable than the three-terminal constant current guarding method described above, and thus is suitable for inspecting a device coupled with a capacitor. . In addition, as can be seen in Equation 2, since the measured voltage is inversely proportional to Z x (R x or L x ), it is preferable to measure a device having a high resistance value or an impedance. In particular, by keeping node I in a virtual ground state while the capacitor component is charging, the output of the unit gain amplifier OP will exceed its steady state value, allowing for much larger currents, thus requiring extremely small measurement latency.

도 8은 본 발명의 검사 방법에 사용된 확장된 4단자 가딩회로의 구성을 보여주는 회로도이다. 도면에서 참조부호 Zx는 측정하고자 하는 RLC 병렬회로의 합성 임피던스를 표시하고, Za 및 Zb는 각각 병렬 임피던스 성분을 표시한다. 참조부호 Z s 및 Zi는 각각 신호 입력선의 임피던스 성분과 신호 출력선의 임피던스 성분을 표시한다. 참조부호 Zg는 가드선의 임피던스 성분을 표시한다. 참조부호 Rf는 피드백 저항 성분을 표시하고 Vin은 신호 발생부의 입력 전원을 표시한다. 그리고 참조부호 OP는 단위이득증폭기를 표시한다.8 is a circuit diagram showing the configuration of an extended four-terminal guarding circuit used in the inspection method of the present invention. In the drawings, reference numeral Z x denotes a composite impedance of the RLC parallel circuit to be measured, and Z a and Z b denote parallel impedance components, respectively. Reference numerals Z s and Z i denote impedance components of the signal input line and impedance components of the signal output line, respectively. Reference numeral Z g denotes the impedance component of the guard line. Reference symbol R f denotes a feedback resistance component and V in denotes an input power supply of the signal generator. And reference OP denotes a unit gain amplifier.

도면을 참조하여, 상술한 3단자 가딩법은 신호 입력선의 임피던스 Zs, 신호 출력선의 임피던스 Zi는 물론 가드선의 임피던스 Zg를 무시하는 가딩법이다. 확장된 4단자 가딩법은 가드선의 임피던스를 보상하기 위한 가딩법이다. 하기 수학식 3은 가드 에러를 표시한다.Referring to the drawings, the above-described three-terminal guarding method is a guarding method that ignores the impedance Z s of the signal input line, the impedance Z i of the signal output line, as well as the impedance Z g of the guard line. The extended 4-terminal guarding method is a guarding method for compensating for the impedance of the guard wire. Equation 3 below represents a guard error.

[수학식 3][Equation 3]

그런데, 가드 에러가 큰 경우 측정결과가 상당한 오차를 포함하여 부정확한 측정결과를 가져올 수 있기 때문에, 이 경우에는 신호주입선, 출력선, 가드선에 의한 에러를 배제할 수 있는 6단자 가딩회로를 사용한다.However, if the guard error is large, the measurement result may include inaccurate measurement results, including significant errors. In this case, use a six-terminal guarding circuit to eliminate errors caused by signal injection lines, output lines, and guard lines. use.

도 9는 본 발명의 검사 방법에 사용된 6단자 가딩회로의 구성을 보여주는 회로도이다. 도면에서 참조부호 Zx는 측정하고자 하는 RLC 병렬회로의 합성 임피던스를 표시하고, Za 및 Zb는 각각 병렬 임피던스 성분을 표시한다. 참조부호 Zs 및 Zi는 각각 신호 입력선의 임피던스 성분과 신호 출력선의 임피던스 성분을 표시한다.9 is a circuit diagram showing the configuration of a six-terminal guarding circuit used in the inspection method of the present invention. In the drawings, reference numeral Z x denotes a composite impedance of the RLC parallel circuit to be measured, and Z a and Z b denote parallel impedance components, respectively. Reference numerals Z s and Z i denote impedance components of the signal input line and impedance components of the signal output line, respectively.

참조부호 Zg는 가드선의 임피던스 성분을 표시한다. 참조부호 Rf는 피드백 저항 성분을 표시하고 Vin은 신호 발생부의 입력 전원을 표시한다. 그리고 참조부호 OP는 단위이득증폭기를 표시한다.Reference numeral Z g denotes the impedance component of the guard line. Reference symbol R f denotes a feedback resistance component and V in denotes an input power supply of the signal generator. And reference OP denotes a unit gain amplifier.

이 6단자 가딩회로는 '가딩비 >1000' 또는 '병렬 저항 성분 < 250Ω'인 경우 사용하여 소자를 검사하는 것이 바람직하다. 하기 수학식 4는 6단자 가딩법으로부터 병렬저항의 합성 임피던스를 구하기 위한 식이다.This six-terminal guarding circuit is preferably used when the guarding ratio is> 1000 or the parallel resistance component <250 mA. Equation 4 below is a formula for obtaining the composite impedance of the parallel resistance from the six-terminal guarding method.

[수학식 4][Equation 4]

상술한 바와 같이, RLC 병렬 회로의 합성 임피던스의 측정은 정전압/정전류 3단자 가딩 회로, 확장된 4단자 가딩 회로, 또는 6단자 가딩 회로 중 측정 대상에 적합한 가딩 회로를 선택하여 측정할 수 있다.As described above, the measurement of the composite impedance of the RLC parallel circuit may be performed by selecting a guarding circuit suitable for the measurement target from a constant voltage / constant current three-terminal guarding circuit, an extended four-terminal guarding circuit, or a six-terminal guarding circuit.

계속해서, 첨부 도면 도 10을 참조하여 RLC 병렬 회로의 전압/전류의 위상차를 검출하기 위한 방법을 설명한다.Subsequently, a method for detecting the phase difference of the voltage / current of the RLC parallel circuit will be described with reference to FIG. 10.

도 10은 본 발명의 검사 방법에 따른 위상 검출 방법을 설명하기 위한 전형적인 RLC 병렬회로의 회로도이다. 도면에서 참조부호 R, L, C는 각각 RLC 병렬 회로의 저항, 인덕터, 캐패시터 성분이고, Rp는 위상 측정용 저항이다. 전류는 I로 표시되며, Vz는 RLC 병렬 회로의 양단 전압이고, Vp는 위상 측정용 저항 Rp의 양단 전압이다. 그리고 V는 주파수를 가변 할 수 있는 전원이다.10 is a circuit diagram of an exemplary RLC parallel circuit for explaining a phase detection method according to the inspection method of the present invention. In the drawings, reference numerals R, L, and C are resistors, inductors, and capacitor components of an RLC parallel circuit, respectively, and R p is a resistor for phase measurement. The current is denoted by I, V z is the voltage across the RLC parallel circuit, and V p is the voltage across the phase measurement resistor R p . And V is a power supply with a variable frequency.

도면을 참조하여, RLC 병렬회로에 주파수를 가지는 교류신호를 인가하는 경우, 위상측정용 저항 Rp의 양단에 걸리는 전압 Vp는 전류 I와 동상이다. 그러나 RLC 병렬회로 양단간에 걸리는 전압 Vz는 커패시턴스 C나 인덕턴스 L의 크기에 따라서 전류에 비해 위상각 θ만큼 앞서거나 뒤진다. 따라서 전류를 기준으로 Vz과 Vp의 위상을 비교하면 RLC 병렬회로 양단의 전압 Vz와 전류 I간의 위상차를 구할 수 있다.Referring to the drawings, when an AC signal having a frequency is applied to the RLC parallel circuit, the voltage V p across the phase measurement resistor R p is in phase with the current I. However, the voltage V z across the RLC parallel circuit is ahead or behind the current by the phase angle θ, depending on the capacitance C or the inductance L. Therefore, by comparing the phases of V z and V p based on the current, the phase difference between the voltage V z and the current I across the RLC parallel circuit can be obtained.

구체적으로, RLC 병렬회로에 주파수 f1의 신호를 인가한 경우, 상술한 가딩기법에 의해서 측정되는 임피던스를 Z1, 위상각을 θ1이라 하면 임피던스와 위상 관계식은 하기 수학식 5로 표시될 수 있다. 하기 수학식 5의 좌변항을 유리화하여 실수와 허수부로 표시하면 하기 수학식 6으로 표시될 수 있다.Specifically, when a signal having a frequency f 1 is applied to the RLC parallel circuit, the impedance measured by the above-described guarding method is Z 1 and the phase angle is θ 1 , and the impedance and phase relation can be expressed by Equation 5 below. have. When the left side term of Equation 5 is vitrified and represented by a real number and an imaginary part, Equation 6 may be represented.

[수학식 5][Equation 5]

[수학식 6][Equation 6]

다음, 주파수 f2의 신호를 인가한 경우, 측정된 임피던스를 Z2, 위상각을 θ2라 하면 임피던스와 위상 관계식은 하기 수학식 7로 표시될 수 있다. 그리고 하기 수학식 7의 좌변항을 유리화하여 실수부와 허수부로 표시하면 하기 수학식 8을 얻을 수 있다.Next, when a signal of frequency f 2 is applied, impedance and phase relation can be expressed by Equation 7 below when the measured impedance is Z 2 and the phase angle is θ 2 . Equation (8) can be obtained by vitrifying the left side term in Equation 7 and displaying the real and imaginary parts.

[수학식 7][Equation 7]

[수학식 8][Equation 8]

상기 수학식 6과 수학식 8로부터 실수부간의 등가관계를 이용하면 RLC 병렬 회로의 저항 R은 하기 수학식 9와 같이 얻어질 수 있다.Using the equivalent relationship between the real parts from Equations 6 and 8, the resistance R of the RLC parallel circuit can be obtained as shown in Equation 9 below.

[수학식 9][Equation 9]

상기 수학식 6과 수학식 8의 허수부간의 등가관계를 이용하면 하기 수학식 10a 및 수학식 10b를 얻을 수 있다.By using the equivalent relationship between the imaginary parts of Equations 6 and 8, Equations 10a and 10b can be obtained.

[수학식 10a]Equation 10a

[수학식 10b][Equation 10b]

그리고 상기 수학식 10a에서 C를 구하면 하기 수학식 11이 얻어진다.When C is obtained from Equation 10a, Equation 11 is obtained.

[수학식 11][Equation 11]

상기 수학식 11을 상기 수학식 10b에 대입하여 L에 관해 정리하면 RLC 병렬회로 인덕턴스 L에 관한 하기 수학식 12를 얻는다.By substituting Equation 11 into Equation 10b and arranging it in terms of L, the following Equation 12 regarding the RLC parallel circuit inductance L is obtained.

[수학식 12][Equation 12]

그리고 상기 수학식 12로부터 계산된 L값을 상기 수학식 11이나 13에 대입함으로써 RLC 병렬 회로의 C값을 계산할 수 있다.The C value of the RLC parallel circuit can be calculated by substituting the L value calculated from Equation 12 into Equations 11 and 13.

[수학식 13][Equation 13]

다시 도 2를 참조하여, 이상과 같은 RLC 병렬 회로의 합성 임피던스의 측정, 전압/전류의 위상차 검출, 구해진 합성 임피던스 및 위상차를 이용하여 RLC 분리계산은 제어부(30)에 의해 전반적으로 제어되며, 각 과정에서 발생되는 데이터는 메모리(32)에 저장되면서 처리된다. 이와 같은 과정을 통해 구해지는 합성 임피던스, 전압/전류 위상차, R, L 및, C의 각 성분 값들은 메모리(32)에 저장되며 이들은 소정의 기준값들과 비교되어 RLC 병렬회로의 이상 유무를 판단한다.Referring back to FIG. 2, the RLC separation calculation is generally controlled by the control unit 30 using the measurement of the synthesized impedance of the RLC parallel circuit as described above, the phase difference detection of the voltage / current, and the obtained synthesized impedance and the phase difference. Data generated in the process is processed while being stored in the memory (32). The components of the synthesized impedance, voltage / current phase difference, R, L, and C obtained through the above process are stored in the memory 32, and they are compared with predetermined reference values to determine whether an RLC parallel circuit is abnormal. .

상술한 바와 같은, 본 발명의 바람직한 실시예에 따른 인쇄회로기판상의 RLC 병렬 회로의 검사를 위한 방법 및 시스템의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다는 것을 이 분야의 통상적인 기술자들은 잘 이해할 수 있을 것이다.As described above, the configuration and operation of the method and system for the inspection of the RLC parallel circuit on the printed circuit board according to the preferred embodiment of the present invention are shown in accordance with the above description and drawings, but this is merely described as an example. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

이상과 같은 본 발명에 의하면, PCB에 실장된 RLC 병렬회로에 서로 다른 주파수 신호를 인가함으로써 합성 임피던스를 구하는 것뿐만 아니라, 전압/전류의 위상차를 구하여 R, L ,C 값을 정확하게 분리, 측정할 수 있다. 그러므로 PCB 검사시 실장된 RLC 병렬회로에서 각 R. L. C 소자들의 이상 유무를 보다 정확히 검사할 수 있어 PCB의 이상 유무를 보다 정확히 판단할 수 있고, 이상이 발생된 부분의 각 소자들에 대한 이상 여부를 보다 구체적으로 검사 할 수 있다.According to the present invention as described above, not only the composite impedance is obtained by applying different frequency signals to the RLC parallel circuit mounted on the PCB, but also the voltage / current phase difference can be obtained to accurately separate and measure R, L, and C values. Can be. Therefore, the RLC parallel circuit mounted at the time of PCB inspection can check each RL C elements abnormally more accurately, so that it is possible to judge PCB abnormality more accurately, and to check the abnormality of each element in the part where the abnormality occurs. More specifically, it can be examined.

도 1은 일반적인 PCB 검사 시스템의 개략적인 구성을 보여주는 도면;1 shows a schematic configuration of a typical PCB inspection system;

도 2는 본 발명의 PCB 검사 시스템의 개략적인 구성을 보여주는 블록도;2 is a block diagram showing a schematic configuration of a PCB inspection system of the present invention;

도 3은 본 발명의 RLC 병렬 회로의 검사 방법을 순차적으로 보여주는 플로우챠트;3 is a flowchart sequentially showing a method of inspecting an RLC parallel circuit of the present invention;

도 4는 전형적인 정전류 가딩 회로의 구성을 보여주는 회로도;4 is a circuit diagram showing the configuration of a typical constant current guarding circuit;

도 5는 전형적인 정전압 가딩 회로의 구성을 보여주는 회로도;5 is a circuit diagram showing the configuration of a typical constant voltage guarding circuit;

도 6은 본 발명의 검사 방법에 사용된 3단자 정전류 가딩회로의 구성을 보여주는 회로도;6 is a circuit diagram showing the configuration of a three-terminal constant current guarding circuit used in the inspection method of the present invention;

도 7은 본 발명의 검사 방법에 사용된 3단자 정전압 가딩회로의 구성을 보여주는 회로도;7 is a circuit diagram showing the configuration of a three-terminal constant voltage guarding circuit used in the inspection method of the present invention;

도 8은 본 발명의 검사 방법에 사용된 확장된 4단자 가딩회로의 구성을 보여주는 회로도;8 is a circuit diagram showing the configuration of an extended four-terminal guarding circuit used in the inspection method of the present invention;

도 9는 본 발명의 검사 방법에 사용된 6단자 가딩회로의 구성을 보여주는 회로도; 그리고9 is a circuit diagram showing the configuration of a six-terminal guarding circuit used in the inspection method of the present invention; And

도 10은 본 발명의 검사 방법에 따른 위상 검출 방법을 설명하기 위한 전형적인 RLC 병렬회로의 회로도이다.10 is a circuit diagram of an exemplary RLC parallel circuit for explaining a phase detection method according to the inspection method of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10, 34: 신호 발생부 12, 38: 스캐너부10, 34: signal generator 12, 38: scanner

14, 39: 치구부 16, 36: 신호 측정부14, 39: jig 16, 36: signal measuring unit

18: 접촉 프로브 20, 40: PCB18: contact probe 20, 40: PCB

32: 메모리32: memory

Claims (3)

인쇄회로기판에 실장된 RLC 병렬 회로의 이상 유무를 검사하기 위한 인쇄회로기판의 RLC 병렬 회로 검사 방법에 있어서:In the RLC parallel circuit inspection method of a printed circuit board for checking the abnormality of the RLC parallel circuit mounted on the printed circuit board: 검사를 위한 인쇄회로기판상의 RLC 병렬 회로를 가딩하는 단계;Guarding the RLC parallel circuit on the printed circuit board for inspection; 상기 RLC 병렬 회로로 서로 다른 주파수를 가지는 제1 및 제2 측정 신호를 인가하여 합성 임피던스(Zx)를 측정하는 단계;Measuring a composite impedance (Z x ) by applying first and second measurement signals having different frequencies to the RLC parallel circuit; 상기 RLC 병렬 회로의 일단에 위상차 검출용 저항(Rp)을 접속하고, 서로 다른 주파수를 가지는 제2 및 제3 측정 신호를 상기 RLC 병렬 회로로 제공하여 측정되는 상기 RLC 병렬 회로의 양단 전압(Vz)과 상기 위상차 검출용 저항(Rp)의 양단 전압(Vp)을 이용하여 입력 전류(I)의 위상차를 구하는 단계; 그리고A voltage V between both ends of the RLC parallel circuit measured by connecting a phase difference detecting resistor R p to one end of the RLC parallel circuit and providing second and third measurement signals having different frequencies to the RLC parallel circuit. z ) obtaining a phase difference between the input current I by using the voltage V p between both ends of the phase difference detecting resistor R p ; And 상기 측정된 합성 임피던스와 구해진 위상차의 크기로부터 상기 RLC 병렬 회로의 각 R, L, C의 성분 값을 연산하는 단계를 포함하여,Calculating a component value of each R, L, C of the RLC parallel circuit from the measured synthetic impedance and the magnitude of the obtained phase difference, 상기 구해진 RLC 병렬 회로의 각 R, L 및, C 성분 값을 소정의 기준값과 비교하여 이상 유·무를 판정하는 것을 특징으로 하는 인쇄회로기판상의 RLC 병렬 회로 검사 방법.The RLC parallel circuit inspection method on a printed circuit board characterized by comparing each R, L, and C component value of the said obtained RLC parallel circuit with a predetermined reference value, and determining abnormality. 제1 항에 있어서,According to claim 1, 상기 RLC 병렬 회로의 가딩은Guarding of the RLC parallel circuit 3단자 정전류 가딩, 3단자 정전압 가딩, 확장된 4단자 가딩 및, 6당자 가딩중 어느 하나를 선택적으로 사용하는 것을 특징으로 하는 인쇄회로기판상의 RLC 병렬 회로 검사 방법.3. A method for inspecting an RLC parallel circuit on a printed circuit board, using any one of three-terminal constant current guarding, three-terminal constant voltage guarding, extended four-terminal guarding, and six-party guarding. (삭 제)(delete)
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