KR100476380B1 - Method for fabricating cylindrical capacitor in semiconductor device - Google Patents
Method for fabricating cylindrical capacitor in semiconductor device Download PDFInfo
- Publication number
- KR100476380B1 KR100476380B1 KR10-2002-0037224A KR20020037224A KR100476380B1 KR 100476380 B1 KR100476380 B1 KR 100476380B1 KR 20020037224 A KR20020037224 A KR 20020037224A KR 100476380 B1 KR100476380 B1 KR 100476380B1
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- film
- lower electrode
- polysilicon film
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 고집적 3차원 반도체 장치의 캐패시터에서 하부전극의 형태로 인한 누설전류가 생기는 것을 방지한 캐패시터제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판 상에 캐패시터절연막을 형성하는단계; 캐패시터가 형성된 영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계; 상기 캐패시터홀 패턴을 따라 제1 하부전극용 전도막을 형성하는 단계; 상기 전도막상에 도핑되지 않은 제2 하부전극용 폴리실리콘막을 형성하는 단계; 상기 캐패시터절연막이 노출되도록 상기 제1 하부전극용 전도막 및 제2 하부전극용 전도막을 제거하여 제1 하부전극용 전도막 및 제2 하부전극용 폴리실리콘막을 패터닝하는 단계; 패터닝된 상기 제2 하부전극용 폴리실리콘막을 도핑하는 단계; 패터닝된 상기 제2 하부전극용 폴리실리콘막을 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다. The present invention provides a method for manufacturing a capacitor which prevents leakage current due to the shape of a lower electrode in a capacitor of a highly integrated three-dimensional semiconductor device. Selectively removing the capacitor insulating layer in the region where the capacitor is formed to form a capacitor hole; Forming a conductive film for a first lower electrode along the capacitor hole pattern; Forming a polysilicon film for the second lower electrode that is not doped on the conductive film; Patterning the first lower electrode conductive film and the second lower electrode polysilicon film by removing the first lower electrode conductive film and the second lower electrode conductive film so that the capacitor insulating film is exposed; Doping the patterned polysilicon film for the second lower electrode; Forming a dielectric thin film on the patterned polysilicon film for the second lower electrode; And it provides a method of manufacturing a capacitor of a semiconductor device comprising the step of forming an upper electrode on the dielectric thin film.
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor devices, in particular DRAM (Dynamic Random Access Memory) semiconductor memories, increases, the area of memory cells, which are basic units for information storage, is rapidly being reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, multilayer fin structures, and the like, are all proposed to increase the effective surface area of the electrode in a limited layout area. However, this method has a limitation in increasing the effective surface area of the electrode as the semiconductor device is very high integration.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.In addition, the method of reducing the thickness of the dielectric thin film to minimize the distance between the electrodes (d) also faces the limitation because of the problem that the leakage current increases as the thickness of the dielectric thin film is reduced.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLa xTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.Therefore, in recent years, research and development have been focused on securing capacitance of a capacitor mainly by increasing the dielectric constant of a dielectric thin film. Traditionally, so-called NO (Nitride-Oxide) capacitors using silicon oxide or silicon nitride as the dielectric thin film have become mainstream, but recently, Ta 2 O 5 , (Ba, Sr) TiO 3 (hereinafter referred to as BST) High dielectric materials such as (Pb, Zr) TiO 3 (hereinafter referred to as PZT), (Pb, La) (Zr, Ti) O 3 (hereinafter referred to as PLZT), SrBi2Ta2O 9 (hereinafter referred to as SBT), Bi Ferroelectric materials such as 4-x La x Ti 3 O 12 (hereinafter referred to as BLT) are applied as the dielectric thin film material.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.In the manufacture of high dielectric capacitors or ferroelectric capacitors using such high dielectric materials or ferroelectric materials as dielectric thin film materials, proper control of dielectric surrounding materials and processes must be accompanied to realize dielectric properties specific to the high dielectric materials or ferroelectric materials. do.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로는 전통적으로 폴리실리콘막을 이용하거나, 고유전체나 강유전체의 유전율특성향상을 위한 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하기도 한다.In general, as the upper and lower electrode materials of a high dielectric capacitor or a ferroelectric capacitor, a polysilicon film is traditionally used, or a noble metal or a compound thereof, such as Pt and Ir, for improving the dielectric constant of the high dielectric or ferroelectric. , Ru, RuO 2 , IrO 2, etc. may be used.
도1a 내지 도1c는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to the prior art.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다. 이어서 콘택플러그가 노출되도록 캐패시터 절연막(14)를 선택적으로 제거하여 캐패시터홀(15)을 형성한다. 여기서 캐패시터 절연막(14)은 하부전극을 형성하도록 하는 거푸집역할을 한다.First, as shown in FIG. 1A, the interlayer insulating film 12 is formed on the semiconductor substrate 10 on which the active region 11 is formed, and then penetrates the interlayer insulating film 12 to form an active region ( A contact hole connected to 11) is formed. A contact plug 13 is formed by filling the contact hole with a conductive material. Subsequently, the capacitor insulating film 14 is formed as large as the capacitor is formed. Subsequently, the capacitor insulating layer 14 is selectively removed to expose the contact plug, thereby forming the capacitor hole 15. Here, the capacitor insulating film 14 serves as a form for forming the lower electrode.
이어서 도1b에 도시된 바와 같이, 캐패시터홀(15)의 측벽과 바닥에 도핑된 폴리실리콘막을 이용하여 하부전극(16)을 형성한다. Subsequently, as shown in FIG. 1B, the lower electrode 16 is formed using the polysilicon film doped on the sidewall and the bottom of the capacitor hole 15.
이어서 도1c에 도시된 바와 같이, 캐패시터절연막(14)을 제거한다. 그러나 이 때 형성된 하부전극(16)은 도핑된 폴리실리콘막의 건식 식각 과정에서 그 상부가 첨점(도1c의 'A')을 형성하게 되고, 여기서 발생한 하부전극 상단의 첨점은 캐패시터가 완성되었을 때 누설 전류의 소스로 작용하여 캐패시터 특성 저하를 유발하게 되고, 심각한 경우 반도체 장치의 동작상의 에러로 이어진다. 여기서 생기는 첨점은 반도체 장치가 점점더 고집적화 될수록 캐패시터홀의 깊이는 깊어지고 너비는 좁아져 더욱 심각한 문제점을 유발한다.Subsequently, as shown in FIG. 1C, the capacitor insulating film 14 is removed. However, the lower electrode 16 formed at this time forms an upper point ('A' in FIG. 1C) in the dry etching process of the doped polysilicon film, and the upper point of the lower electrode generated here leaks when the capacitor is completed. It acts as a source of current, causing capacitor deterioration, and in serious cases, leads to operational errors in the semiconductor device. As a result of this, as the semiconductor device becomes more and more integrated, the capacitor hole becomes deeper and the width becomes narrower, which causes more serious problems.
삭제delete
삭제delete
도2는 종래기술에 의한 실린더형 캐패시터를 제조할 때의 문제점을 보여주는 전자현미경사진으로, 캐패시터 절연막(14)을 제거하고 난 후의 도핑된 폴리실리콘막(Doped Si)으로 이루어진 하부전극을 나타내고 있다.FIG. 2 is an electron micrograph showing a problem in manufacturing a cylindrical capacitor according to the prior art, and shows a lower electrode made of a doped polysilicon film (Doped Si) after the capacitor insulating film 14 is removed.
본 발명은 실린더 구조의 상단 첨점 형성을 방지할 수 있는 반도체 장치의 실린더형 캐패시터 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a method of manufacturing a cylindrical capacitor of a semiconductor device capable of preventing the formation of the upper peak of the cylinder structure.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 기판 상에 캐패시터절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계; 상기 캐패시터홀이 형성된 전체구조 표면을 따라 도핑된 폴리실리콘막 및 도핑되지 않은 폴리실리콘막을 차례로 형성하는 단계; 상기 캐패시터홀 내에 보호막을 매립하는 단계; 상기 도핑되지 않은 폴리실리콘막 및 상기 도핑된 폴리실리콘막을 상기 캐패시터절연막이 노출되도록 에치백하는 단계; 상기 보호막을 제거하는 단계; 패터닝된 상기 도핑되지 않은 폴리실리콘막에 대한 도핑을 수행하는 단계; 상기 캐패시터절연막을 제거하는 단계; 및 유전체 박막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.According to an aspect of the present invention for achieving the above object, forming a capacitor insulating film on a substrate on which a predetermined lower layer is formed; Selectively removing the capacitor insulating layer in the region where the capacitor is to be formed to form a capacitor hole; Sequentially forming a doped polysilicon film and an undoped polysilicon film along the entire structure surface on which the capacitor hole is formed; Embedding a protective film in the capacitor hole; Etching back the undoped polysilicon film and the doped polysilicon film to expose the capacitor insulating film; Removing the protective film; Doping the patterned undoped polysilicon film; Removing the capacitor insulating film; And forming a dielectric thin film and an upper electrode.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3e는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.3A to 3E are diagrams illustrating a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention.
먼저 도3a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)을 노출시키는 콘택홀을 형성한다.First, as shown in FIG. 3A, the interlayer insulating film 22 is formed on the semiconductor substrate 20 on which the active region 21 is formed, and then penetrates the interlayer insulating film 22 to form the active region of the semiconductor substrate 20 ( A contact hole exposing 21) is formed.
이어서 티타늄막을 증착하고 열처리를 실시하여 기판의 단결정 실리콘과 반응하게 하여 티타늄실리사이드(도시되지 않음)를 형성하고 미반응의 티타늄을 제거한다. 이어서 티타늄실리사이드 상부의 콘택홀을 도전성물질로 매립하여 콘택플러그(23)을 형성하게 된다.Subsequently, a titanium film is deposited and heat treated to react with the single crystal silicon of the substrate to form titanium silicide (not shown) to remove unreacted titanium. Subsequently, a contact plug 23 is formed by filling a contact hole in the upper portion of the titanium silicide with a conductive material.
이어서 캐패시터가 형성될 높이만큼 캐패시터 절연막(24)을 증착하고, 콘택플러그(25)가 노출되도록 캐패시터절연막(25)을 선택적으로 제거하여 캐패시터 홀(25)을 형성한다. 후속공정에서 캐패시터 절연막(25)은 캐패시터 하부전극의 거푸집으로 사용된다. 여기서 캐패시터절연막(24)으로는 6000 ~ 20000Å 범위의 두께로 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), TEOS(tetraethylorthosilicate), SOG(Spin on glass)등의 산화막을 사용하는 것이 바람직하다.Subsequently, the capacitor insulating film 24 is deposited to a height at which the capacitor is to be formed, and the capacitor insulating film 25 is selectively removed to expose the contact plug 25 to form the capacitor hole 25. In a subsequent process, the capacitor insulating film 25 is used as a formwork for the capacitor lower electrode. Here, the capacitor insulating film 24 has a thickness in the range of 6000 to 20000 Å, USG (Undoped-Silicate Glass), PSG (Phospho-Silicate Glass), BPSG (Boro-Phospho-Silicate Glass), TEOS (tetraethylorthosilicate), and SOG (Spin on). It is preferable to use an oxide film such as glass).
여기서 통상적으로는 캐패시터 절연막(24)을 형성하기 전에 후속 캐패시터홀 식각공정시 식각멈춤막으로, SiON 또는 Si3N4등을 이용하여 절연성 질화막을 화학기상증착법으로 300~1000Å 범위로 형성하게 된다.In general, before the capacitor insulating film 24 is formed, an insulating nitride film is formed in the range of 300 to 1000 kW by chemical vapor deposition using SiON, Si 3 N 4 , or the like as an etch stop film during the subsequent capacitor hole etching process.
이어서 도3b에 도시된 바와 같이, 전체구조 표면을 따라 도핑된 폴리실리콘막(26)을 증착하고, 이어서 도핑되지 않은 폴리실리콘막(27)을 증착한다. 이때 도핑된 폴리실리콘막(26)이 90 ~ 900Å범위의 두께로 형성되도록 하고, 전체 하부전극 두께는 100~1000Å 범위의 두께로 형성하는 것이 바람직하다.Then, as shown in Fig. 3B, a doped polysilicon film 26 is deposited along the entire structure surface, followed by a undoped polysilicon film 27 is deposited. At this time, the doped polysilicon film 26 is formed to a thickness of 90 ~ 900 90 range, the entire bottom electrode thickness is preferably formed to a thickness of 100 ~ 1000Å range.
삭제delete
이어서 도3c에 도시된 바와 같이, 캐패시터 홀(25)이 매립되고 도핑되지 않은 폴리실리콘막(27)이 덮일 수 있도록 감광막(28)을 1000 ~ 20000Å 범위의 두께로 도포한 다음, 에치백 또는 화학적기계적연마 공정을 이용해서 도핑되지 않은 폴리실리콘막(27)이 노출되도록 감광막(28)을 제거하여 캐패시터홀 내부에만 잔류되도록 한다. 여기서 감광막(28) 대신에 CVD 산화막을 1000~ 10000Å범위의 두께로 증착하여 공정을 진행할 수 있다.Subsequently, as shown in FIG. 3C, the photosensitive film 28 is applied to a thickness in the range of 1000 to 20000 kPa so that the capacitor hole 25 is embedded and the undoped polysilicon film 27 is covered. By using a mechanical polishing process, the photosensitive film 28 is removed to expose the undoped polysilicon film 27 so as to remain only in the capacitor hole. In this case, instead of the photosensitive film 28, a CVD oxide film may be deposited to a thickness in a range of 1000 to 10000 Pa.
삭제delete
이어서 도3d에 도시된 바와 같이, 캐패시터별 분리를 위해 캐패시터 절연막(24)이 노출되도록 폴리실리콘막(26, 27)에 대한 에치백(건식 식각) 공정을 실시하고, 이어서 캐패시터 홀 내부에 잔류하는 감광막(28)을 제거한다. 이때 건식식각공정시 도핑된 폴리실리콘막(26)에 비해 도핑되지 않은 폴리실리콘막(27)의 식각선택비가 현저하게 낮기 때문에 하부전극 상부의 첨점 현상을 크게 완화시킬 수 있다.Next, as shown in FIG. 3D, an etch back (dry etching) process is performed on the polysilicon films 26 and 27 so that the capacitor insulating film 24 is exposed to separate the capacitors, and then remaining in the capacitor holes. The photosensitive film 28 is removed. In this case, the etching selectivity of the undoped polysilicon layer 27 is significantly lower than that of the doped polysilicon layer 26 during the dry etching process, thereby greatly reducing the peaking phenomenon on the lower electrode.
이어서 도핑되지 않은 폴리실리콘막(27)을 도체화하기 위해서 P또는 As를 사용하여 로공정(furnace process)나 챔버공정(chamber process)을 통해 도핑을 실시한다.Subsequently, in order to conductor the undoped polysilicon film 27, doping is performed using a furnace process or a chamber process using P or As.
이어서 도3e에 도시된 바와 같이, 캐패시터절연막(24)을 HF 계열의 용액을 이용하여 4 ~ 80℃의 온도에서 10~ 300초간 습식식각 공정을 진행하여 제거하고, 하부전극 상에 유전체박막(29)을 형성한다. 이어서 유전체박막(29) 상에 상부전극(30)을 형성한다. 유전체 박막은 SiO2, SiO2/Si3N4혼합막, TaON, Ta2O5, TiO2, STO, BST, PST등을 50 ~ 300Å 두께로 형성하고, 상부전극은 TiN막, Ru막, 폴리실리콘막등을 이용하여 500~3000Å 두께로 형성한다.Subsequently, as shown in FIG. 3E, the capacitor insulating film 24 is removed by performing a wet etching process for 10 to 300 seconds at a temperature of 4 to 80 ° C. using an HF-based solution, and then removing the dielectric thin film 29 on the lower electrode. ). Subsequently, the upper electrode 30 is formed on the dielectric thin film 29. The dielectric thin film is formed of SiO 2 , SiO 2 / Si 3 N 4 mixed film, TaON, Ta 2 O 5 , TiO 2 , STO, BST, PST, etc. to 50 ~ 300Å thick, and the upper electrode is TiN film, Ru film, Polysilicon film is used to form a thickness of 500 ~ 3000 실.
도4는 본 발명에 의해 제조된 캐패시터의 단면을 보여주는 전자현미경 사진으로서, 본 발명에 의해 실린더 구조의 하부전극 상단의 첨점 형성을 방지됨을 확인할 수 있다.본 발명을 적용하면, 첨점 형성 방지를 통해 누설전류를 감소시킴으로서, 이전 하부전극을 단일한 폴리실리콘막으로 형성한 경우보다 약 10% 이상의 축전기 면적을 확보한 효과를 얻을 수 있다.Figure 4 is an electron micrograph showing the cross section of the capacitor produced by the present invention, it can be seen that the present invention prevents the formation of the peak of the lower electrode of the cylinder structure by the present invention. By reducing the leakage current, it is possible to obtain an effect of securing a capacitor area of about 10% or more than when the previous lower electrode is formed of a single polysilicon film.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의해서 추가비용없이 누설전류 특성이 뛰어난 고집적 반도체 장치의 실린더형 캐패시터 제조를 제조할 수 있다.According to the present invention, it is possible to manufacture a cylindrical capacitor of a highly integrated semiconductor device having excellent leakage current characteristics at no additional cost.
삭제delete
도1a 내지 도1c는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도.1A to 1C are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the prior art.
도2는 종래기술에 의한 실린더형 캐패시터를 제조할 때의 문제점을 보여주는 전자현미경사진.Figure 2 is an electron micrograph showing a problem when manufacturing a cylindrical capacitor according to the prior art.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor capacitor according to a preferred embodiment of the present invention.
도4는 본 발명에 의해 제조된 캐패시터의 단면을 보여주는 전자현미경 사진.Figure 4 is an electron micrograph showing a cross section of the capacitor produced by the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
20 : 기판20: substrate
21 : 활성영역21: active area
22: 층간절연막22: interlayer insulating film
23: 콘택플러그23: Contact Plug
24 : 캐패시터절연막24: capacitor insulating film
25 : 캐패시터홀25: capacitor hole
26 : 제1 하부전극26: first lower electrode
27 : 제2 하부전극27: second lower electrode
28 : 유전체박막28: dielectric thin film
29 : 상부전극29: upper electrode
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037224A KR100476380B1 (en) | 2002-06-29 | 2002-06-29 | Method for fabricating cylindrical capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037224A KR100476380B1 (en) | 2002-06-29 | 2002-06-29 | Method for fabricating cylindrical capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001890A KR20040001890A (en) | 2004-01-07 |
| KR100476380B1 true KR100476380B1 (en) | 2005-03-16 |
Family
ID=37313622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0037224A KR100476380B1 (en) | 2002-06-29 | 2002-06-29 | Method for fabricating cylindrical capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100476380B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101915590B1 (en) * | 2012-10-18 | 2018-11-06 | 이노 인스트루먼트 (차이나). 인코퍼레이션 | Full-automatic fiber cleaver |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202029A (en) * | 1993-12-28 | 1995-08-04 | Hyundai Electron Ind Co Ltd | Manufacture of capacitor for semiconductor element |
| KR19990003179A (en) * | 1997-06-24 | 1999-01-15 | 김영환 | How to Form a Cylindrical Storage Node |
| JP2000036575A (en) * | 1998-07-17 | 2000-02-02 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| KR20010081211A (en) * | 2000-02-11 | 2001-08-29 | 윤종용 | Method for manufacturing capacitor of semiconductor device |
| KR20020017923A (en) * | 2000-08-31 | 2002-03-07 | 윤종용 | Method to improve density and uniformity of hemispherical grain silicon layers |
| KR20020030481A (en) * | 2000-10-18 | 2002-04-25 | 박종섭 | Method of fabricating a capacitor in semiconductor device |
-
2002
- 2002-06-29 KR KR10-2002-0037224A patent/KR100476380B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202029A (en) * | 1993-12-28 | 1995-08-04 | Hyundai Electron Ind Co Ltd | Manufacture of capacitor for semiconductor element |
| KR19990003179A (en) * | 1997-06-24 | 1999-01-15 | 김영환 | How to Form a Cylindrical Storage Node |
| JP2000036575A (en) * | 1998-07-17 | 2000-02-02 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| KR20010081211A (en) * | 2000-02-11 | 2001-08-29 | 윤종용 | Method for manufacturing capacitor of semiconductor device |
| KR20020017923A (en) * | 2000-08-31 | 2002-03-07 | 윤종용 | Method to improve density and uniformity of hemispherical grain silicon layers |
| KR20020030481A (en) * | 2000-10-18 | 2002-04-25 | 박종섭 | Method of fabricating a capacitor in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040001890A (en) | 2004-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6777305B2 (en) | Method for fabricating semiconductor device | |
| KR100189982B1 (en) | High dielectric capacitor fabrication method of semiconductor device | |
| KR20020060333A (en) | Method for fabricating cylinder-type capacitor of semiconductor device | |
| KR100418586B1 (en) | Method of forming memory device | |
| KR100753122B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100476380B1 (en) | Method for fabricating cylindrical capacitor in semiconductor device | |
| KR100550644B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100744038B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100479606B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100624695B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100875663B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR100612941B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100582352B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR100881751B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040001948A (en) | Method for fabricating capacitor in semiconductor device | |
| KR100640781B1 (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040001953A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20030042874A (en) | Method of forming memory device | |
| KR20040059966A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040003967A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040059848A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040008697A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20040059973A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20060000921A (en) | Capacitor in semiconductor device and method for fabricating the same | |
| KR20050002044A (en) | Method fabricating capacitor in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |