KR100475086B1 - Split gate SONOS EEPROM and method for fabricating the same - Google Patents
Split gate SONOS EEPROM and method for fabricating the same Download PDFInfo
- Publication number
- KR100475086B1 KR100475086B1 KR10-2002-0047242A KR20020047242A KR100475086B1 KR 100475086 B1 KR100475086 B1 KR 100475086B1 KR 20020047242 A KR20020047242 A KR 20020047242A KR 100475086 B1 KR100475086 B1 KR 100475086B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- source
- drain
- substrate
- control gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
Abstract
SONOS EEPROM 및 그 제조방법을 개시한다. 본 발명에서 제안하는 EEPROM은 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트가 순차로 적층된 스택들, 스택들 사이의 기판 내에 형성된 소스/드레인, 소스/드레인을 노출시키면서 스택들 측벽과 상부를 피복하는 절연산화막, 및 절연산화막을 따라 형성되어 플로팅 게이트를 감싸는 컨트롤 게이트를 포함하여 스플릿 게이트(split gate) 구조를 취하는 것이 특징이다. 본 발명에 의하면, 컨트롤 게이트 팁에 집중된 전계를 얻을 수 있으므로, 컨트롤 게이트에 낮은 전압을 인가하여도 턴-온시킬 수 있고 프로그램 전류가 감소되며 프로그램 효율을 향상시킬 수 있다. A SONOS EEPROM and a method of manufacturing the same are disclosed. The EEPROM proposed in the present invention is a stack in which a lower oxide film, a nitride film, an upper oxide film, and a floating gate are sequentially stacked on a substrate, the stack sidewalls and the top of the stack while exposing the source / drain and the source / drain formed in the substrate between the stacks. And a split gate structure including an insulating oxide film covering the insulating oxide film and a control gate formed along the insulating oxide film to surround the floating gate. According to the present invention, since an electric field concentrated on the control gate tip can be obtained, even when a low voltage is applied to the control gate tip, it can be turned on, the program current can be reduced, and the program efficiency can be improved.
Description
본 발명은 전원이 공급되지 않아도 데이터가 지워지지 않는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이고, 보다 상세하게는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀을 가진 EEPROM(Electrically Erasable Programmable ROM)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device in which data is not erased even when power is not supplied, and a method of manufacturing the same, and more particularly to an electrically erasable programmable ROM (EEPROM) having a silicon-oxide-nitride-oxide-silicon (SONOS) cell. It is about.
전기적 고쳐 쓰기 가능한 비휘발성 메모리를 EEPROM으로 부르고 있는데, 플로팅 게이트(floating gate)형 셀을 사용하는 구조가 널리 사용되고 있다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 플로팅 게이트형 셀의 경우 프로그램/소거시 높은 전압을 요구하며, 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다. 이러한 이유로 플로팅 게이트형 셀을 대체할 비휘발성 소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행 중에 있으며, 그 중 SONOS 셀은 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다. An electrically rewritable nonvolatile memory is called EEPROM, and a structure using a floating gate cell is widely used. Recently, as the high integration is rapidly progressed, the reduction of the conventional floating gate type cell is very urgently needed, but the floating gate type cell requires a high voltage when programming / erasing, and it is difficult to secure process margin such as tunnel definition. Because of this, further reduction is almost impossible. For this reason, various researches such as SONOS, FeRAM, SET, and NROM are being conducted as nonvolatile devices to replace floating gate cells. Among them, SONOS cells are attracting the most attention as next generation cells to replace floating gate cells.
전형적인 SONOS 셀은 도 1에 도시한 바와 같으며, 도 1은 SONOS 셀 EEPROM의 비트라인 방향으로 자른 단면도이다. 도 1을 참조하면, 기판(10) 위에 하부산화막(15), 질화막(20)과 상부산화막(25)으로 구성되는 ONO막(30), 및 게이트(50)의 적층체가 형성되어 있다. 이 적층체 양옆의 기판(10) 내에는 소스(90)/드레인(95)이 형성되어 있다. A typical SONOS cell is as shown in FIG. 1, which is a cross-sectional view taken in the bit line direction of the SONOS cell EEPROM. Referring to FIG. 1, a stack of a lower oxide film 15, an ONO film 30 composed of a nitride film 20 and an upper oxide film 25, and a gate 50 are formed on a substrate 10. The source 90 / drain 95 is formed in the board | substrate 10 on both sides of this laminated body.
여기서, 질화막(20)은 메모리(스토리지)층으로서 트랩 사이트 내에 전하를 충전한다. 상부산화막(25)은 충전 전하의 손실을 막는 블록킹막(blocking layer)이고, 하부산화막(15)은 터널링산화막이다. 프로그래밍은 파울러-노드하임 터널링(이하, F-N 터널링) 또는 채널 핫 일렉트론 주입(channel hot electron injection : CHEI)을 이용하게 되는데, 일반적으로 높은 전압이 요구되는 F-N 터널링 방식보다 CHEI를 이용한 방식을 채택하고 있다. Here, the nitride film 20 charges a charge in the trap site as a memory (storage) layer. The upper oxide layer 25 is a blocking layer that prevents loss of charge charges, and the lower oxide layer 15 is a tunneling oxide layer. Programming uses Fowler-Nordheim tunneling (FN tunneling) or channel hot electron injection (CHEI), which generally uses CHEI rather than FN tunneling, which requires high voltage. .
이와 같이 게이트(50) 하부의 절연막이 ONO막(30)의 편평(flat)한 적층구조로 되어 있는 종래의 구조에서는 ONO막(30) 두께가 소스(90)에서 드레인(95)까지 동일하기 때문에, 전체 셀 자체의 초기 문턱전압이 높아 동일한 프로그램 조건에서 상대적으로 낮은 셀 윈도우를 갖게 된다. 또한 프로그램시 넓은 영역의 질화막(20)에 전자가 충전되기 때문에 그 효율이 떨어지고, 핫 홀 주입(hot hole injection)에 의한 소거시에도 프로그램된 영역을 효율적으로 소거하기 어렵기 때문에 프로그램/소거 내구성(endurance)이 열화된다.As described above, in the conventional structure in which the insulating film under the gate 50 has a flat lamination structure of the ONO film 30, the thickness of the ONO film 30 is the same from the source 90 to the drain 95. As a result, the initial threshold voltage of the entire cell itself is high, resulting in a relatively low cell window under the same program conditions. In addition, since the electrons are charged in the large area of the nitride film 20 during programming, the efficiency is reduced, and even when erasing by hot hole injection, the programmed area is difficult to be erased efficiently. endurance) deteriorates.
도 1과 같은 SONOS 셀 구조에서 프로그래밍 효율을 상향시키기 위해서는 게이트(50)에 인가하는 전압을 상향시켜야만 한다. 게이트 인가 전압을 상향시키지 않고 프로그래밍 효율을 상향시키려면 ONO막(30)을 더욱 박막화해야 한다. 이 경우 전하 보전(charge retention)의 열화로 인한 낮은 프로그래밍 효율성과 낮은 신뢰성이 기존 SONOS 셀의 응용에 가장 큰 한계로 작용하고 있다. In order to increase the programming efficiency in the SONOS cell structure shown in FIG. 1, the voltage applied to the gate 50 must be increased. To increase the programming efficiency without increasing the gate applied voltage, the ONO film 30 must be further thinned. In this case, low programming efficiency and low reliability due to deterioration of charge retention are the biggest limitations in the application of existing SONOS cells.
본 발명이 이루고자 하는 기술적 과제는 종래에 비해 프로그램 효율이 향상되고 플로팅 게이트 인가전압이 감소되는 EEPROM을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an EEPROM in which program efficiency is improved and floating gate applied voltage is reduced as compared with the conventional art.
본 발명이 이루고자 하는 다른 기술적 과제는 고속, 저전압, 저전류의 프로그래밍과 고집적이 가능한 EEPROM 제조방법을 제공하는 것이다. Another technical problem to be achieved by the present invention is to provide a high speed, low voltage, low current programming and highly integrated EEPROM manufacturing method.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 SONOS형 EEPROM은 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트가 순차로 적층된 스택들, 상기 스택들 사이의 기판 내에 형성된 소스/드레인, 상기 소스/드레인을 노출시키면서 상기 스택들 측벽과 상부를 피복하는 절연산화막, 및 상기 절연산화막을 따라 형성되어 상기 플로팅 게이트를 감싸는 컨트롤 게이트를 포함하게 하여 스플릿 게이트(split gate) 구조를 취하는 것이 특징이다.In order to achieve the above technical problem, the SONOS EEPROM according to the present invention is a stack of a lower oxide film, a nitride film, an upper oxide film and a floating gate sequentially stacked on a substrate, the source / drain formed in the substrate between the stack, the A split gate structure may be formed by including an insulating oxide layer covering the sidewalls and the top of the stacks while exposing a source / drain, and a control gate formed along the insulating oxide layer to surround the floating gate.
상기 소스/드레인은 그 내부에 고농도 도핑 영역을 가지고 있을 수 있으며, 상기 절연산화막과 컨트롤 게이트는 상기 스택들 사이의 공간을 채우지 않는 두께로 형성되며 상기 소스/드레인 위에서 상기 기판에 수직하게 종단되어 있을 수 있다. 이 경우, 상기 절연산화막과 컨트롤 게이트가 상기 기판에 수직하게 종단된 면에 스페이서를 더 구비하고, 상기 스페이서로 드러난 소스/드레인 내부에 고농도 도핑 영역을 더 포함한다. 상기 스페이서는 산화막과 질화막의 이중 스페이서일 수 있다.The source / drain may have a heavily doped region therein, wherein the insulating oxide film and the control gate are formed to a thickness that does not fill the space between the stacks and may be terminated perpendicular to the substrate above the source / drain. Can be. In this case, the insulating oxide film and the control gate further includes a spacer on a surface vertically terminated to the substrate, and further includes a highly doped region in the source / drain exposed by the spacer. The spacer may be a double spacer of an oxide film and a nitride film.
본 발명에 따른 EEPROM에서는 하부산화막, 질화막, 상부산화막 즉, ONO막 위에 플로팅 게이트 및 컨트롤 게이트가 차례로 형성되되, 컨트롤 게이트가 플로팅 게이트를 감싼 구조이다. 컨트롤 게이트에 1∼2V의 낮은 전압을 인가하여도 턴-온(turn-on)이 가능해지고, 프로그램시 플로팅 게이트에 인가된 전압에 의한 수직 전계(vertical field)에 추가적으로 컨트롤 게이트 팁(tip)에 집중된 전계를 얻을 수 있으므로, 종래에 비해 프로그램 효율 향상, 플로팅 게이트 인가전압 감소 및 프로그램 전류 감소가 가능하다. In the EEPROM according to the present invention, a floating gate and a control gate are sequentially formed on the lower oxide layer, the nitride layer, and the upper oxide layer, that is, the ONO layer, and the control gate surrounds the floating gate. Turn-on is possible even when a low voltage of 1-2V is applied to the control gate, and in addition to the vertical field due to the voltage applied to the floating gate during programming, Since a concentrated electric field can be obtained, the program efficiency can be improved, the floating gate applied voltage can be reduced, and the program current can be reduced compared with the conventional art.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 EEPROM 제조방법에서는 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트를 순차 형성한 다음, 상기 하부산화막, 질화막, 상부산화막 및 플로팅 게이트를 패터닝하여 상기 기판의 소스 예정 영역을 오픈시킨다. 상기 소스 예정 영역에 이온주입을 실시하여 소스를 형성하고 나서, 패터닝된 상기 하부산화막, 질화막, 상부산화막 및 플로팅 게이트를 다시 패터닝하여 상기 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트가 순차로 적층된 스택들을 형성하면서 상기 기판의 드레인 예정 영역을 오픈시킨다. 상기 스택들 사이의 공간을 채우지 않는 두께로 상기 스택들 측벽과 상부를 피복하는 절연산화막과 컨트롤 게이트를 순차 형성한다. 상기 드레인 예정 영역 상에 형성된 상기 절연산화막과 컨트롤 게이트 부분을 제거하여 상기 드레인 예정 영역을 오픈시키고 나서, 상기 드레인 예정 영역에 이온주입을 실시하여 드레인을 형성한다. 상기 소스 상에 형성된 상기 절연산화막과 컨트롤 게이트 부분을 제거하여 상기 소스를 오픈시킨다. In order to achieve the above technical problem, in the method of manufacturing an EEPROM according to the present invention, a lower oxide film, a nitride film, an upper oxide film, and a floating gate are sequentially formed on a substrate, and then the lower oxide film, the nitride film, the upper oxide film, and the floating gate are patterned. The source predetermined area of the substrate is opened. After implanting ions into the source region to form a source, the patterned lower oxide layer, nitride layer, upper oxide layer, and floating gate are patterned again so that the lower oxide layer, nitride layer, upper oxide layer, and floating gate are sequentially formed on the substrate. The drain predetermined region of the substrate is opened while forming stacked stacks. An insulating oxide film covering the sidewalls and the top of the stacks and a control gate are sequentially formed to a thickness not filling the space between the stacks. The insulating oxide film and the control gate portion formed on the drain region are removed to open the drain region and then ion implanted into the drain region to form a drain. The insulating oxide film and the control gate portion formed on the source are removed to open the source.
본 발명에 따른 다른 EEPROM 제조방법에서는 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트를 순차 형성한 다음, 상기 하부산화막, 질화막, 상부산화막 및 플로팅 게이트를 패터닝하여 상기 기판의 소스 예정 영역과 드레인 예정 영역을 오픈시키면서 상기 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트가 순차로 적층된 스택들을 형성한다. 상기 스택들 사이의 공간을 채우지 않는 두께로 상기 스택들 측벽과 상부를 피복하는 절연산화막과 컨트롤 게이트를 순차 형성하고 나서, 상기 소스 예정 영역 상에 형성된 상기 절연산화막과 컨트롤 게이트 부분을 제거하여 상기 소스 예정 영역을 오픈시킨다. 상기 소스 예정 영역에 이온주입을 실시하여 소스를 형성한 다음, 상기 드레인 예정 영역 상에 형성된 상기 절연산화막과 컨트롤 게이트 부분을 제거하여 상기 드레인 예정 영역을 오픈시킨다. 상기 드레인 예정 영역에 이온주입을 실시하여 드레인을 형성한다.In another method of manufacturing an EEPROM according to the present invention, a lower oxide film, a nitride film, an upper oxide film, and a floating gate are sequentially formed on a substrate, and then the lower oxide film, the nitride film, the upper oxide film, and the floating gate are patterned to form a source planar region and a drain of the substrate. While the predetermined region is opened, stacks of a lower oxide film, a nitride film, an upper oxide film, and a floating gate are sequentially stacked on the substrate. Forming an insulating oxide film and a control gate covering the sidewalls and the top of the stack to a thickness that does not fill the space between the stack, and then removing the insulating oxide film and the control gate portion formed on the source predetermined region to remove the source Open the scheduled area. After implanting ions into the source region to form a source, the drain region is opened by removing the insulating oxide film and the control gate portion formed on the drain region. Ion implantation is performed in the drain region to form a drain.
상기 하부산화막을 형성하는 단계는 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 중온산화막을 증착한 다음에, 상기 산화막을 어닐링하는 단계를 수행하여 형성할 수 있는데, 여기서 상기 어닐링하는 단계의 가스 분위기는 N2O, NO 또는 둘 다를 포함하는 것이 바람직하다.The forming of the lower oxide layer may be performed by depositing a medium temperature oxide layer by a low pressure chemical vapor deposition (LPCVD) method and then annealing the oxide layer, wherein the gas atmosphere of the annealing step is It is preferred to include N 2 O, NO or both.
상기 질화막은 상기 하부산화막을 질화처리(nitridation)하여 형성하거나 LPCVD법에 의해 질화물을 증착하여 형성할 수 있으며, 상기 상부산화막을 형성하는 단계는 LPCVD법에 의해 중온산화막을 증착할 수 있다. The nitride layer may be formed by nitriding the lower oxide layer or by depositing nitride by LPCVD. The forming of the upper oxide layer may be performed by depositing a medium temperature oxide layer by LPCVD.
상기 컨트롤 게이트는 폴리실리콘 게이트 도전층을 형성한 다음에 코발트 실리사이드, 텅스텐 실리사이드 또는 티타늄 실리사이드를 더 형성하여 형성할 수 있고, 상기 절연산화막과 컨트롤 게이트가 상기 소스/드레인을 오픈하는 면에 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 스페이서는 산화막과 질화막의 이중 스페이서로 형성할 수 있다. 이 때에, 상기 스페이서로 드러난 소스/드레인 내부에 고농도 이온주입을 실시하는 단계를 더 포함하는 것이 바람직하다.The control gate may be formed by forming a polysilicon gate conductive layer and then further forming cobalt silicide, tungsten silicide, or titanium silicide, and forming a spacer on a surface where the insulating oxide layer and the control gate open the source / drain. It may further comprise the step. The spacer may be formed as a double spacer of an oxide film and a nitride film. At this time, it is preferable to further include the step of performing a high concentration ion implantation inside the source / drain exposed by the spacer.
본 발명에서 제안하는 방법으로 제조되는 EEPROM은 컨트롤 게이트가 플로팅 게이트를 감싸는 구조이므로, 컨트롤 게이트의 팁에 인접한 질화막의 에지(edge)에 전계를 집중시켜 고속, 저전압, 저전류의 프로그래밍과 고집적이 가능해진다.Since the control gate surrounds the floating gate, the EEPROM manufactured by the method proposed in the present invention concentrates an electric field on the edge of the nitride film adjacent to the tip of the control gate, thereby enabling high speed, low voltage, and low current programming and high integration. Become.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.
(제1 실시예)(First embodiment)
도 2는 본 발명의 제1 실시예에 따른 SONOS형 EEPROM의 단면도이다. 도 2를 참조하면, SONOS형 EEPROM은 기판(100) 상에 하부산화막(115b), 질화막(120b), 상부산화막(125b) 및 플로팅 게이트(135b)가 순차로 적층된 스택(139)들을 포함한다. 스택(139)들 사이의 기판(100) 내에는 소스(190)/드레인(195)이 형성되어 있다. 절연산화막(140b)은 소스(190)/드레인(195)을 노출시키면서 스택(139)들 측벽과 상부를 피복한다. 컨트롤 게이트(150b)는 절연산화막(140b)을 따라 형성되어 플로팅 게이트(135b)를 감싸는 모양이 되면서 스플릿 게이트(split gate) 구조를 취한다. 도 2에서는 절연산화막(140b)과 컨트롤 게이트(150b)가 스택(139)들 사이의 공간을 채우지 않는 두께로 형성되며 소스(190)/드레인(195) 위에서 기판(100)에 수직하게 종단된 모양의 예를 들었다. Fig. 2 is a sectional view of a SONOS type EEPROM according to the first embodiment of the present invention. Referring to FIG. 2, the SONOS type EEPROM includes a stack 139 in which a lower oxide film 115b, a nitride film 120b, an upper oxide film 125b, and a floating gate 135b are sequentially stacked on the substrate 100. . A source 190 / drain 195 is formed in the substrate 100 between the stacks 139. The insulating oxide film 140b covers the sidewalls and the top of the stacks 139 while exposing the source 190 / drain 195. The control gate 150b is formed along the insulating oxide layer 140b to surround the floating gate 135b and has a split gate structure. In FIG. 2, the insulating oxide layer 140b and the control gate 150b are formed to have a thickness that does not fill the space between the stacks 139, and are vertically terminated on the source 190 / drain 195 to the substrate 100. I gave an example.
하부산화막(115b)은 터널링산화막이고, 질화막(120b)은 메모리층으로서 트랩 사이트 내에 전하를 충전한다. 상부산화막(125b)은 충전 전하의 손실을 막는 블록킹막이다. 컨트롤 게이트(150b)가 플로팅 게이트(135b)를 감싸도록 한 구조이므로, 턴-온(turn-on)시 컨트롤 게이트(150b)에 1∼2V의 낮은 전압을 인가시켜 이를 가능하게 하고, 프로그램시 플로팅 게이트(135b)에 인가된 전압에 의한 수직 전계(vertical field)에 추가적으로 컨트롤 게이트 팁(T)에 집중된 전계를 얻을 수 있다. 이 컨트롤 게이트 팁(T)에 인접한 질화막(120)의 에지(edge)에 전계를 집중시킬 수 있으므로, 프로그램 전류를 감소시키고 프로그램 효율을 향상시킬 수 있다. 따라서, 종래에 비해 게이트 인가전압이 감소하여도 된다.The lower oxide film 115b is a tunneling oxide film and the nitride film 120b charges a charge in the trap site as a memory layer. The upper oxide film 125b is a blocking film that prevents loss of charge charge. Since the control gate 150b is structured to surround the floating gate 135b, a low voltage of 1 to 2 V is applied to the control gate 150b at turn-on to enable this, and floating during programming. In addition to the vertical field due to the voltage applied to the gate 135b, an electric field concentrated at the control gate tip T may be obtained. Since the electric field can be concentrated at the edge of the nitride film 120 adjacent to the control gate tip T, the program current can be reduced and the program efficiency can be improved. Therefore, the gate applied voltage may be reduced as compared with the prior art.
(제2 실시예)(2nd Example)
도 3은 본 발명의 제2 실시예에 따른 SONOS형 EEPROM의 단면도이다. 본 실시예에서는 도 2의 EEPROM에 LDD(Lightly Doped Drain) 구조를 구현한 예를 설명한다. 3 is a cross-sectional view of a SONOS type EEPROM according to a second embodiment of the present invention. In this embodiment, an example of implementing a lightly doped drain (LDD) structure in the EEPROM of FIG. 2 will be described.
도 3을 참조하면, 절연산화막(140b)과 컨트롤 게이트(150b)가 기판(100)에 수직하게 종단된 면에 스페이서(160)를 더 구비하고 있다. 스페이서(160)는 산화막과 질화막의 이중 스페이서일 수 있다. 스페이서(160)로 드러난 소스(190)/드레인(195)에 고농도 이온주입을 실시한 결과로써 그 내부에는 고농도 도핑 영역(197)이 형성되며 이로써 LDD 구조가 구현된다. Referring to FIG. 3, the spacer 160 may be further disposed on a surface of the insulating oxide film 140b and the control gate 150b vertically terminated with respect to the substrate 100. The spacer 160 may be a double spacer of an oxide film and a nitride film. As a result of the high concentration ion implantation into the source 190 / drain 195 exposed by the spacer 160, a high concentration doped region 197 is formed therein, thereby implementing an LDD structure.
본 실시예에 의하면, 컨트롤 게이트 팁(T)에 집중된 전계를 얻을 수 있으므로, 여기에 인접한 질화막(120)의 에지에 전계를 집중시켜 프로그램 전류를 감소시키고 프로그램 효율을 향상시키는 효과 이외에도 LDD 구조로 인하여 고전계 특성이 개선되는 효과가 있다.According to this embodiment, since the electric field concentrated on the control gate tip T can be obtained, in addition to the effect of concentrating the electric field on the edge of the nitride film 120 adjacent thereto, reducing the program current and improving the program efficiency, the LDD structure There is an effect that the high field characteristics are improved.
(제3 실시예)(Third Embodiment)
도 4a 내지 도 4g는 도 2의 SONOS형 EEPROM을 제조하는 제1의 방법을 공정 순서에 따라 도시한 단면도들이다. 4A to 4G are cross-sectional views showing, according to a process sequence, a first method of manufacturing the SONOS type EEPROM of FIG.
먼저 도 4a를 참조하면, 기판(100) 상에 터널링산화막인 하부산화막(115)을 형성한다. 하부산화막(115)은 기판(100)을 열산화시켜 형성할 수도 있지만, LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 중온산화막(Middle Temperature Oxide : MTO)을 증착한 다음에, 그 MTO를 어닐링하는 단계를 수행하여 형성하는 것이 바람직하다. 이 때의 어닐링은 가스 분위기로서 N2O, NO 또는 둘 다를 포함하는 것을 사용하는 것이 선호된다. 바로 증착된 상태의(as-deposited) MTO는 그 표면에 실리콘 댕글링 본드(dangling bond) 등의 결함을 가지고 있기 쉽지만, N2O 또는 NO 분위기에서의 어닐링은 이러한 결함을 치유하여 MTO의 누설전류 특성과 신뢰성 등을 향상시킨다.First, referring to FIG. 4A, a lower oxide film 115 that is a tunneling oxide film is formed on the substrate 100. The lower oxide film 115 may be formed by thermally oxidizing the substrate 100, but after depositing a middle temperature oxide (MTO) by LPCVD (Low Pressure Chemical Vapor Deposition), the annealing of the MTO is performed. It is preferable to form by performing the steps. The annealing at this time is preferably to use N 2 O, NO or both containing as a gas atmosphere. As-deposited MTO is susceptible to defects such as silicon dangling bonds on its surface, but annealing in N 2 O or NO atmospheres heals these defects, resulting in leakage currents of the MTO. Improve the characteristics and reliability.
이어서, 하부산화막(115) 상에 메모리층인 질화막(120)을 형성한다. 질화막(120)은 이미 형성한 하부산화막(115)을 질화처리(nitridation)하여 형성하거나 LPCVD법에 의해 질화물을 별도로 증착하여 형성한다. 다음에, 질화막(120) 위로 LPCVD법에 의해 중온산화막을 증착하는 등의 방법으로, 충전 전하의 손실을 막는 블록킹층인 상부산화막(125)을 형성한다. Subsequently, a nitride film 120 as a memory layer is formed on the lower oxide film 115. The nitride film 120 is formed by nitriding the already formed lower oxide film 115 or by depositing nitride separately by LPCVD. Next, an upper oxide film 125, which is a blocking layer that prevents loss of charge charge, is formed by depositing a mesophilic oxide film on the nitride film 120 by LPCVD.
상부산화막(125)까지 형성한 후 도프트 폴리실리콘을 증착하여 플로팅 게이트(135)를 형성한다. 폴리실리콘은 LPCVD법으로 500℃ 내지 700℃의 온도에서 증착할 수 있으며, 불순물이 도핑되지 않은 상태로 증착한 후 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑할 수도 있다. After forming the upper oxide layer 125, doped polysilicon is deposited to form a floating gate 135. Polysilicon may be deposited at a temperature of 500 ° C. to 700 ° C. by LPCVD, and may be deposited without impurities and doped with arsenic (As) or phosphorus (P) by ion implantation to have conductivity. In the deposition, the impurities may be doped in-situ.
다음으로, 도 4a의 결과물 상에 도 4b에서와 같은 제1 감광막 패턴(136)을 형성한 다음 이를 식각마스크로 하여, 노출된 부분의 플로팅 게이트(135), 상부산화막(125), 질화막(120) 및 하부산화막(115)을 패터닝하여 기판(100)을 노출시킨다. 이로써, 기판(100)의 소스 예정 영역(A)이 오픈된다. 참조번호 135a, 125a, 120a 및 115a는 각각 패터닝된 플로팅 게이트, 상부산화막, 질화막 및 하부산화막을 가리킨다. Next, the first photoresist layer pattern 136 as shown in FIG. 4B is formed on the resultant of FIG. 4A, and then, as an etching mask, the floating gate 135, the upper oxide layer 125, and the nitride layer 120 of the exposed portion. ) And the lower oxide film 115 are exposed to expose the substrate 100. As a result, the source plan area A of the substrate 100 is opened. Reference numerals 135a, 125a, 120a, and 115a denote patterned floating gates, upper oxide films, nitride films, and lower oxide films, respectively.
계속하여, 제1 감광막 패턴(136)을 이온주입마스크로 하여 소스 이온주입(137)을 실시하면 소스 예정 영역(A)에 소스(190)가 형성된다. 이 때의 소스 이온주입(137)은 문턱전압 조절 및 핫 홀 주입 효율 향상을 위한 것이다. Subsequently, when the source ion implantation 137 is performed using the first photoresist pattern 136 as an ion implantation mask, the source 190 is formed in the source planar region A. FIG. The source ion implantation 137 at this time is for adjusting the threshold voltage and improving the hot hole implantation efficiency.
다음에 도 4c를 참조하면, 제1 감광막 패턴(136)을 제거하고 나서, 포토리소그래피 공정을 진행하여 기판(100)의 드레인 예정 영역(B)을 오픈시킨다. 먼저, 제1 감광막 패턴(136)이 제거된 도 4b의 결과물 상에 제2 감광막 패턴(138)을 형성한 다음 이를 식각마스크로 하여, 한번 패터닝된 플로팅 게이트(135a), 상부산화막(125a), 질화막(120a) 및 하부산화막(115a)의 노출된 부분을 다시 패터닝하여 기판(100)이 드러나게 한다. 참조번호 135b, 125b, 120b 및 115b는 각각 한번 더 패터닝된 플로팅 게이트, 상부산화막, 질화막 및 하부산화막을 가리킨다. 이로써, 드레인 예정 영역(B)이 오픈됨과 동시에 플로팅 게이트(135b), 상부산화막(125b), 질화막(120b) 및 하부산화막(115b)이 순차로 적층된 스택(139)들이 얻어진다.Next, referring to FIG. 4C, after the first photoresist layer pattern 136 is removed, a photolithography process is performed to open the drain plan region B of the substrate 100. First, the second photoresist pattern 138 is formed on the resultant of FIG. 4B from which the first photoresist pattern 136 is removed, and then the floating gate 135a, the upper oxide layer 125a, The exposed portions of the nitride film 120a and the lower oxide film 115a are again patterned to expose the substrate 100. Reference numerals 135b, 125b, 120b, and 115b denote floating gates, upper oxide films, nitride films, and lower oxide films patterned once more, respectively. As a result, a stack 139 in which the drain predetermined region B is opened and the floating gate 135b, the upper oxide film 125b, the nitride film 120b, and the lower oxide film 115b are sequentially stacked is obtained.
도 4d는 도 4c에서 제2 감광막 패턴(138)을 제거한 상태를 도시한 것이다. 이후의 도면에서는 도 4d의 점선 부분(C)을 확대하여 도시하기로 한다.FIG. 4D illustrates a state in which the second photosensitive layer pattern 138 is removed in FIG. 4C. In the following drawings, the dotted line portion C of FIG. 4D will be enlarged.
도 4e에는 스택들(139) 사이의 공간을 채우지 않는 두께로 스택들(139) 측벽과 상부를 피복하는 절연산화막(140)과 컨트롤 게이트(150)를 순차 형성한 상태를 도시하였다. 절연산화막(140)은 MTO로 형성할 수 있고, 컨트롤 게이트(150)는 게이트 도전층으로서 도프트 폴리실리콘을 증착하여 형성할 수 있다. 도프트 폴리실리콘을 증착한 경우라면 그 위에 실리사이드를 더 형성할 수도 있다. 예를 들어, 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix) 또는 티타늄 실리사이드(TiSix) 등을 더 형성할 수 있다. 이러한 실리사이드는 폴리실리콘 위에 코발트, 텅스텐 또는 티타늄 등의 금속을 적층한 후 RTA(Rapid Thermal Annealing)과 같은 열처리를 수행하여 폴리실리콘에서 공급된 실리콘과 적층된 금속을 반응시킴으로써 자기정렬적으로 얻어진다(이른바, 샐리사이드). 이렇게 형성하는 실리사이드는 폴리실리콘에 비하여 저항이 낮으므로 소자의 구동 속도를 개선할 수 있다. 실리사이드 하부의 폴리실리콘을 미반응된 상태로 일부 남겨두면 폴리실리콘과 실리사이드의 이중막인 폴리사이드 구조로 이용할 수도 있다. FIG. 4E illustrates a state in which the insulating oxide layer 140 and the control gate 150 are sequentially formed to cover the sidewalls and the upper side of the stacks 139 to a thickness not filling the space between the stacks 139. The insulating oxide film 140 may be formed of MTO, and the control gate 150 may be formed by depositing doped polysilicon as a gate conductive layer. If doped polysilicon is deposited, silicide may be further formed thereon. For example, cobalt silicide (CoSix), tungsten silicide (WSix), or titanium silicide (TiSix) may be further formed. Such silicide is obtained by self-aligning the polysilicon by laminating a metal such as cobalt, tungsten or titanium and then performing a heat treatment such as rapid thermal annealing (RTA) to react the silicon and the laminated metal supplied from the polysilicon ( So-called salicide). The silicide formed in this way has a lower resistance than polysilicon, thereby improving the driving speed of the device. If polysilicon under the silicide is left partially unreacted, it may be used as a polyside structure that is a double layer of polysilicon and silicide.
계속하여 도 4f를 참조하면, 드레인 예정 영역(B)을 오픈시키는 제3 감광막 패턴(151)을 컨트롤 게이트(150) 상에 형성한 다음, 제3 감광막 패턴(151)을 식각마스크로 하여 노출된 부분의 컨트롤 게이트(150)와 절연산화막(140)을 식각한다. 그러면, 드레인 예정 영역(B) 상에 형성된 절연산화막(140)과 컨트롤 게이트(150) 부분이 제거되면서 드레인 예정 영역(B)이 오픈된다. 참조번호 150a와 140a는 각각 한번 식각되어 모양이 변한 컨트롤 게이트와 절연산화막을 가리킨다. Referring to FIG. 4F, a third photoresist pattern 151 for opening the drain predetermined region B is formed on the control gate 150 and then exposed using the third photoresist pattern 151 as an etch mask. The control gate 150 and the insulating oxide film 140 in the portion are etched. As a result, the portion of the insulating oxide film 140 and the control gate 150 formed on the drain predetermined region B are removed, and the drain predetermined region B is opened. Reference numerals 150a and 140a denote control gates and insulating oxide films which are etched once and changed in shape, respectively.
다음에 제3 감광막 패턴(151)을 이온주입마스크로 하여 드레인 이온주입(152)을 실시하면, 오픈되어 있는 드레인 예정 영역(B)에 드레인(195)이 형성된다.Next, when the drain ion implantation 152 is performed using the third photoresist pattern 151 as an ion implantation mask, a drain 195 is formed in the open drain scheduled region B. FIG.
제3 감광막 패턴(151)을 제거한 다음, 도 4g에 도시한 바와 같이 컨트롤 게이트(150a) 상에 소스(190)를 오픈시키는 제4 감광막 패턴(153)을 형성한다. 이것을 식각마스크로 하여 컨트롤 게이트(150a)와 절연산화막(140a)을 식각한다. 그러면, 소스(190) 상에 형성된 절연산화막(140a)과 컨트롤 게이트(150a) 부분이 제거되면서 소스(190)가 오픈된다. 참조번호 150b와 140b는 최종적인 모양의 컨트롤 게이트와 절연산화막을 가리킨다. 이제 제4 감광막 패턴(153)을 제거하고 나면 도 2에서와 같은 EEPROM을 얻을 수 있다. After removing the third photoresist pattern 151, a fourth photoresist pattern 153 is formed on the control gate 150a to open the source 190 as shown in FIG. 4G. Using this as an etching mask, the control gate 150a and the insulating oxide film 140a are etched. Then, the source 190 is opened while the portions of the insulating oxide layer 140a and the control gate 150a formed on the source 190 are removed. Reference numerals 150b and 140b denote control gates and insulating oxide films of the final shape. After removing the fourth photoresist pattern 153, an EEPROM as shown in FIG. 2 may be obtained.
(제4 실시예)(Example 4)
도 4h는 도 4a 내지 도 4g의 공정에 후속하는 단계를 나타낸 것으로 도 3의 SONOS형 EEPROM을 제조하는 방법을 도시한다. 도 4h에 도시한 대로, 도 4g의 제4 감광막 패턴(153)을 제거한 다음, 산화막 및 질화막을 증착하고 에치백(etch back)을 실시하여 절연산화막(140b)과 컨트롤 게이트(150b)가 소스(190)/드레인(195)을 오픈하고 있는 면에 이중 스페이서(160)를 형성한다. 이 상태에서 소스(190) 및 드레인(195)에 고농도 이온주입(161)을 실시하면 스페이서(160)로 드러난 소스(190) 및 드레인(195) 내부에 고농도 도핑 영역(197)이 형성되어 LDD 구조가 구현되므로, 고전계 특성이 개선된다.FIG. 4H shows a step following the process of FIGS. 4A-4G and shows a method of manufacturing the SONOS type EEPROM of FIG. 3. As shown in FIG. 4H, after removing the fourth photoresist pattern 153 of FIG. 4G, an oxide film and a nitride film are deposited and etched back to form an insulating oxide film 140b and a control gate 150b as a source ( The double spacer 160 is formed on the surface where the 190 / drain 195 is opened. In this state, when the high concentration ion implantation 161 is applied to the source 190 and the drain 195, the high concentration doped region 197 is formed inside the source 190 and the drain 195 exposed by the spacer 160 to form an LDD structure. Since is implemented, the high field characteristic is improved.
(제5 실시예)(Example 5)
도 5a 내지 도 5e는 도 2의 SONOS형 EEPROM을 제조하는 제2의 방법을 공정 순서에 따라 도시한 단면도들이다. 앞의 제3 실시예에서와 반복되는 설명은 생략하기로 한다. 5A through 5E are cross-sectional views illustrating a second method of manufacturing the SONOS type EEPROM of FIG. 2 according to a process sequence. Repeated description as in the third embodiment will be omitted.
먼저 도 5a에 도시한 대로, 기판(200) 상에 하부산화막(215), 질화막(220), 및 상부산화막(225)을 형성한 후 플로팅 게이트(235)를 형성한다. First, as shown in FIG. 5A, the lower oxide film 215, the nitride film 220, and the upper oxide film 225 are formed on the substrate 200, and then the floating gate 235 is formed.
다음에 도 5b를 참조하면, 플로팅 게이트(235) 위에 제1 감광막 패턴(236)을 형성한 다음, 이를 식각마스크로 하여 노출된 부분의 플로팅 게이트(235), 상부산화막(225), 질화막(220) 및 하부산화막(215)을 패터닝하여 기판(100)의 소스 예정 영역(A)과 드레인 예정 영역(B)을 동시에 오픈시킨다. 이로써, 기판(100) 상에 패터닝된 하부산화막(215a), 질화막(220a), 상부산화막(225a) 및 플로팅 게이트(235a)가 순차로 적층된 스택(239)들이 형성된다. Next, referring to FIG. 5B, the first photoresist layer pattern 236 is formed on the floating gate 235, and then the floating gate 235, the upper oxide layer 225, and the nitride layer 220 of the exposed portion are formed using the etching mask as an etching mask. ) And the lower oxide film 215 are patterned to simultaneously open the source planar region A and the drain planar region B of the substrate 100. As a result, the stack 239 in which the lower oxide film 215a, the nitride film 220a, the upper oxide film 225a, and the floating gate 235a are sequentially stacked on the substrate 100 are formed.
도 5c에서와 같이 제1 감광막 패턴(236)을 제거한 다음, 스택(239)들 사이의 공간을 채우지 않는 두께로 스택들(239) 측벽과 상부를 피복하는 절연산화막(240)을 형성하고, 절연산화막(240)을 따라 컨트롤 게이트(250)를 순차 형성한다. After removing the first photoresist pattern 236 as shown in FIG. 5C, an insulating oxide film 240 covering the sidewalls and the top of the stacks 239 is formed to a thickness that does not fill the space between the stacks 239, and the insulation is formed. The control gate 250 is sequentially formed along the oxide film 240.
도 5d를 참조하면, 소스 예정 영역(A)을 오픈시키는 제2 감광막 패턴(251)을 형성한 다음 소스 예정 영역(A) 상에 형성된 절연산화막(240)과 컨트롤 게이트(250) 부분을 제거하여 소스 예정 영역(A)을 오픈시킨다. 참조번호 250a와 240a는 각각 한번 식각되어 모양이 변한 컨트롤 게이트와 절연산화막을 가리킨다. 계속하여, 제2 감광막 패턴(251)을 이온주입마스크로 사용하여 소스 이온주입(252)을 실시, 소스 예정 영역(A)에 소스(290)를 형성한다. Referring to FIG. 5D, the second photoresist layer pattern 251 for opening the source region A is formed, and then, the insulating oxide layer 240 and the control gate 250 formed on the source region A are removed. Open the source scheduled area A. Reference numerals 250a and 240a denote control gates and insulating oxide films which have been etched once and changed in shape, respectively. Subsequently, the source ion implantation 252 is performed using the second photosensitive film pattern 251 as an ion implantation mask to form a source 290 in the source planar region A. FIG.
도 5e를 참조하면, 제2 감광막 패턴(251)을 제거한 다음 드레인 예정 영역(B)을 오픈시키는 제3 감광막 패턴(253)을 형성한다. 이를 식각마스크로 하여 드레인 예정 영역(B) 상에 형성된 절연산화막(240a)과 컨트롤 게이트(250a) 부분을 제거하여 드레인 예정 영역(B)을 오픈시킨다. 참조번호 250b와 240b는 최종적인 모양의 컨트롤 게이트와 절연산화막을 가리킨다. 오픈된 드레인 예정 영역(B)에 이온주입(254)을 실시하여 드레인(295)을 형성한다. 이제 제3 감광막 패턴(253)을 제거하고 나면 도 2에서와 같은 EEPROM을 얻을 수 있다. 계속하여 도 4h에서 설명한 공정을 진행한다면 도 3의 SONOS형 EEPROM을 얻을 수 있다.Referring to FIG. 5E, a third photoresist pattern 253 is formed to remove the second photoresist pattern 251 and then open the drain predetermined region B. Referring to FIG. Using this as an etching mask, the insulating oxide film 240a and the control gate 250a formed on the drain predetermined region B are removed to open the drain predetermined region B. FIG. Reference numerals 250b and 240b indicate the final shape of the control gate and insulating oxide. Ion implantation 254 is performed in the open drain scheduled region B to form a drain 295. After removing the third photoresist pattern 253, an EEPROM as shown in FIG. 2 may be obtained. Subsequently, if the process described in FIG. 4H is performed, the SONOS type EEPROM of FIG. 3 may be obtained.
본 실시예는 제3 실시예에 비하여 포토리소그래피 공정이 한 번 줄어들므로 비교적 간단한 방법에 의하여 도 2의 EEPROM을 제조할 수 있는 효과가 있다. In this embodiment, since the photolithography process is reduced once compared with the third embodiment, the EEPROM of FIG. 2 can be manufactured by a relatively simple method.
이상에서는 본 발명의 실시예들에 대하여 설명하였으나, 본 발명은 상기한 실시예들에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various changes and modifications are possible. The invention includes alternatives, modifications and equivalents that may be included within the spirit and scope of the invention as defined by the appended claims.
본 발명에서 제안하는 SONOS형 EEPROM은 컨트롤 게이트가 플로팅 게이트를 감싸는 구조를 채택하여 컨트롤 게이트의 팁에 인접한 질화막의 에지에 전계를 집중시킨다. The SONOS type EEPROM proposed by the present invention adopts a structure in which the control gate surrounds the floating gate, thereby concentrating the electric field on the edge of the nitride film adjacent to the tip of the control gate.
이로써, 프로그램시 좁은 영역의 질화막에 전자가 충전되기 때문에 그 효율이 향상되고, 핫 홀 주입에 의한 소거시에도 프로그램된 영역을 효율적으로 소거할 수 있으므로, 프로그램/소거 내구성이 높게 유지된다. 게이트 인가전압을 낮출 수 있으므로 고전압에 의한 하부산화막의 특성저하를 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다. This improves the efficiency because electrons are filled in the nitride film of a narrow region during programming, and the programmed region can be efficiently erased even during erasing by hot hole injection, thereby maintaining high program / erase durability. Since the gate applied voltage can be lowered, the deterioration of the characteristics of the lower oxide film due to the high voltage can be prevented, and the reliability of the device can be improved.
따라서, 본 발명에 의하면 고속, 저전압, 저전류의 프로그래밍, 고집적이 가능한 EEPROM을 얻을 수 있다. Therefore, according to the present invention, an EEPROM capable of high speed, low voltage, low current programming and high integration can be obtained.
도 1은 종래의 SONOS 셀을 설명하기 위한 도면이다.1 is a view for explaining a conventional SONOS cell.
도 2는 본 발명의 제1 실시예에 따른 SONOS형 EEPROM의 단면도이다.Fig. 2 is a sectional view of a SONOS type EEPROM according to the first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따른 SONOS형 EEPROM의 단면도이다.3 is a cross-sectional view of a SONOS type EEPROM according to a second embodiment of the present invention.
도 4a 내지 도 4g는 본 발명의 실시예에 따라 도 2의 SONOS형 EEPROM을 제조하는 제1의 방법을 공정 순서에 따라 도시한 단면도들이다. 4A through 4G are cross-sectional views illustrating, according to a process sequence, a first method of manufacturing the SONOS type EEPROM of FIG. 2 according to an embodiment of the present invention.
도 4h는 도 4a 내지 도 4g의 공정에 후속하는 단계를 나타낸 것으로 도 3의 SONOS형 EEPROM을 제조하는 방법을 도시한다.FIG. 4H shows a step following the process of FIGS. 4A-4G and shows a method of manufacturing the SONOS type EEPROM of FIG. 3.
도 5a 내지 도 5e는 본 발명의 실시예에 따라 도 2의 SONOS형 EEPROM을 제조하는 제2의 방법을 공정 순서에 따라 도시한 단면도들이다. 5A through 5E are cross-sectional views illustrating a second method of manufacturing the SONOS-type EEPROM of FIG. 2 according to an embodiment of the present invention in a process sequence.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200...기판 115, 215...하부산화막100, 200 ... substrate 115, 215 ... substrate
120, 220...질화막 125, 225...상부산화막120, 220 Nitride 125, 225 Upper oxide
135, 235...플로팅 게이트 139, 239...스택135, 235 ... floating gates 139, 239 ... stack
140, 240...절연산화막 150, 250...컨트롤 게이트140, 240 ... insulated oxide 150, 250 ... control gate
T...컨트롤 게이트 팁 190, 290...소스T ... control gate tips 190, 290 ... sources
195, 295...드레인195, 295 ... drain
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0047242A KR100475086B1 (en) | 2002-08-09 | 2002-08-09 | Split gate SONOS EEPROM and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0047242A KR100475086B1 (en) | 2002-08-09 | 2002-08-09 | Split gate SONOS EEPROM and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040014073A KR20040014073A (en) | 2004-02-14 |
| KR100475086B1 true KR100475086B1 (en) | 2005-03-10 |
Family
ID=37321313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0047242A KR100475086B1 (en) | 2002-08-09 | 2002-08-09 | Split gate SONOS EEPROM and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100475086B1 (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| US5677213A (en) * | 1995-02-24 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming a semiconductor device having a shallow junction and a low sheet resistance |
| JPH10173076A (en) * | 1996-12-11 | 1998-06-26 | Toshiba Corp | Nonvolatile semiconductor storage device and its manufacturing method |
| JPH10178114A (en) * | 1996-12-19 | 1998-06-30 | Sony Corp | Manufacture of semiconductor non-volatile storage device |
| KR20010088306A (en) * | 2000-03-10 | 2001-09-26 | 아끼구사 나오유끼 | Method for manufacturing non-volatile semiconductor memory and non-volatile semiconductor memory manufatured threrby |
| KR20020046684A (en) * | 2000-12-15 | 2002-06-21 | 박종섭 | Structure of EEPROM and method for manufacturing the same |
| KR20020064016A (en) * | 2001-01-31 | 2002-08-07 | 삼성전자 주식회사 | Semiconductor device having a flash memory cell and fabrication method thereof |
-
2002
- 2002-08-09 KR KR10-2002-0047242A patent/KR100475086B1/en not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| US5677213A (en) * | 1995-02-24 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming a semiconductor device having a shallow junction and a low sheet resistance |
| JPH10173076A (en) * | 1996-12-11 | 1998-06-26 | Toshiba Corp | Nonvolatile semiconductor storage device and its manufacturing method |
| JPH10178114A (en) * | 1996-12-19 | 1998-06-30 | Sony Corp | Manufacture of semiconductor non-volatile storage device |
| KR20010088306A (en) * | 2000-03-10 | 2001-09-26 | 아끼구사 나오유끼 | Method for manufacturing non-volatile semiconductor memory and non-volatile semiconductor memory manufatured threrby |
| KR20020046684A (en) * | 2000-12-15 | 2002-06-21 | 박종섭 | Structure of EEPROM and method for manufacturing the same |
| KR20020064016A (en) * | 2001-01-31 | 2002-08-07 | 삼성전자 주식회사 | Semiconductor device having a flash memory cell and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040014073A (en) | 2004-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3079357B2 (en) | Semiconductor device having recess channel structure and method of manufacturing the same | |
| US6252276B1 (en) | Non-volatile semiconductor memory device including assymetrically nitrogen doped gate oxide | |
| JP5781733B2 (en) | Nonvolatile memory cell and manufacturing method thereof | |
| US7250337B2 (en) | Method for fabricating a nonvolatile sonos memory device | |
| KR100480619B1 (en) | SONOS EEPROM having improved programming and erasing performance characteristics and method for fabricating the same | |
| JP2004522312A (en) | Source / drain injection during ONO formation to improve SONOS-type device isolation | |
| US7214588B2 (en) | Methods of forming memory cells with nonuniform floating gate structures | |
| US6844589B2 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
| US20050164457A1 (en) | Non-volatile memory devices and methods of fabricating the same | |
| US7271080B2 (en) | Electrically erasable programmable read only memory (EEPROM) cells and methods of fabricating the same | |
| JP3544308B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| US6770920B2 (en) | Nonvolatile memory devices | |
| KR100442883B1 (en) | Method for fabricating non-volatile memory device having a sidewall gate and SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) cell structure | |
| US5643812A (en) | Method of making EEPROM flash memory cell with erase gate | |
| US6828199B2 (en) | Monos device having buried metal silicide bit line | |
| KR100898440B1 (en) | Method for fabricating flash memory device | |
| KR100475086B1 (en) | Split gate SONOS EEPROM and method for fabricating the same | |
| US7541639B2 (en) | Memory device and method of fabricating the same | |
| KR100262002B1 (en) | Method of fabricating a flash memory | |
| JPH0992737A (en) | Nonvolatile memory | |
| KR20100080182A (en) | Semiconductor device and fabricating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100216 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |