KR100474982B1 - Internal Signal Generation Circuit of Synchronous Semiconductor Device - Google Patents
Internal Signal Generation Circuit of Synchronous Semiconductor DeviceInfo
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Abstract
싱크로너스 반도체 장치의 내부 신호 발생 회로를 개시한다.An internal signal generation circuit of a synchronous semiconductor device is disclosed.
외부 신호를 내부 신호로 바꾸어 주는 내부 신호 발생 회로에 있어서, 상기 내부 신호 발생 회로는 전송게이트와, 속도향상클록 발생회로와, 상기 전송 게이트를 제어하는 제어수단, 및 지연 수단을 구비한다.An internal signal generation circuit for converting an external signal into an internal signal, wherein the internal signal generation circuit includes a transmission gate, a speed increasing clock generation circuit, control means for controlling the transmission gate, and a delay means.
상기 속도향상클록 발생회로는, 지연 클록 발생회로와 합성 클록 발생회로 및 속도향상 클록 출력회로를 구비한다.The speed increase clock generation circuit includes a delay clock generation circuit, a synthesized clock generation circuit and a speed improvement clock output circuit.
상기 지연 클록 발생회로는 외부 클록에 동기되는 클록 신호를 입력으로하여 동작 주파수에 따라 별개의 지연을 갖는 클록 신호를 발생시킨다.The delay clock generation circuit inputs a clock signal synchronized with an external clock to generate a clock signal having a separate delay according to an operating frequency.
상기 합성 클록 발생회로는 외부 클록에 동기되는 클록 신호와 주파수에 따라 지연되는 클록 신호를 합성하여 클록 신호를 발생시킨다.The synthesized clock generation circuit generates a clock signal by combining a clock signal synchronized with an external clock and a clock signal delayed according to a frequency.
상기 속도향상 클록 출력회로는 외부 클록에 동기되는 클록의 지연 신호와 합성된 클록 신호를 랫치하여 속도향상 클록 신호를 출력한다.The speed increase clock output circuit latches a clock signal synthesized with a delay signal of a clock synchronized with an external clock to output a speed increase clock signal.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 싱크로너스 반도체 장치의 내부 신호 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to an internal signal generating circuit of a synchronous semiconductor device.
싱크로너스 디램, 싱그로너스 그래픽 디램등 싱크로너스 계열의 반도체 장치의 동작은 외부 마스터 신호인 클록 신호에 동기되어 내부 신호가 발생됨으로써 소정의 동작을 개시하게 된다.Operation of a synchronous series semiconductor device such as a synchronous DRAM or a synchronous graphics DRAM starts a predetermined operation by generating an internal signal in synchronization with a clock signal which is an external master signal.
그런데 이 내부신호들 중 일부는 소자 내부의 기생 로딩이 매우 커서 신호의 속도가 현저히 떨어지고, 결국 이것이 밴드폭 등의 소자 동작 특성에 결정적인 영향을 미치게 된다. 더 나아가서는 고 주파수 싱크로너스 소자의 구현에 한계로 작용할 것으로 예상되기도 한다.However, some of these internal signals are very parasitic loading inside the device, so the speed of the signal decreases significantly, which ultimately affects device operation characteristics such as bandwidth. Furthermore, it is expected to limit the implementation of high frequency synchronous devices.
도 1은 외부 신호를 내부 신호로 바꾸어 주는 종래의 내부 신호 발생 회로도이다.1 is a conventional internal signal generation circuit diagram for converting an external signal into an internal signal.
도 1을 참조하면, 상기 내부 신호 발생 회로는, 제1 전송 게이트(101), 랫치 수단(102), 제2 전송 게이트(103), 제1, 제2 전송 게이트 제어 수단(104) 및 지연 수단(105)을 구비한다.Referring to FIG. 1, the internal signal generation circuit includes a first transmission gate 101, a latch means 102, a second transmission gate 103, first and second transmission gate control means 104, and a delay means. 105 is provided.
상기 제1, 제2 전송 게이트(101, 103)는 외부 WEBTTL신호를 외부 클록에 동기되는 PCLK 신호를 입력으로하는 상기 제1, 제2 전송 게이트의 제어수단(104)에 의해 전송한다.The first and second transmission gates 101 and 103 transmit an external WEBTTL signal by the control means 104 of the first and second transmission gates as inputs of a PCLK signal synchronized with an external clock.
상기 제1, 제2 전송 게이트의 제어수단(104)은 인버터를 구비하여 외부 클록에 동기되는 PCLK 클록 신호를 입력으로 하여 PCLK 신호와 그 반전신호로써 상기 제1, 제2 전송 게이트를 제어한다.The control means 104 of the first and second transmission gates is provided with an inverter to control the first and second transmission gates by inputting a PCLK clock signal synchronized with an external clock and a PCLK signal and an inverted signal thereof.
상기 지연 수단(105)은 홀수 개의 인버터를 직렬 연결하여 구성한다.The delay means 105 is configured by connecting an odd number of inverters in series.
상기 내부 신호 발생 회로의 출력인 PWPB 신호는 회로 내부에서 한 비트 플레인을 마스킹하는 라이트 퍼 비트 마스킹(write per bit masking)동작을 수행하라는 외부 WEBTTL 신호의 내부 신호이다. 이 PWPB 신호는 일반적으로 매우 큰 기생 로딩을 가지고 있으므로 여러단의 버퍼단을 거쳐야 하며 이것은 바로 신호의 지연으로 이어진다. 또한, 이 신호는 같은 싸이클내의 다른 신호 예컨대, 컬럼 어드레스 셀렉트 게이트(CSL)가 열리기전에 동작을 완료해야 하는 신호와의 신호 스큐 관점에서 매우 크리티컬해져 밴드폭 한계의 결정적인 요인이 될 수가 있다.The PWPB signal, which is an output of the internal signal generator, is an internal signal of an external WEBTTL signal to perform a write per bit masking operation for masking a bit plane inside the circuit. This PWPB signal generally has very large parasitic loading and therefore must go through several buffer stages, leading to signal delay. In addition, this signal is very critical in terms of signal skew with another signal in the same cycle, for example, a signal that must complete its operation before the column address select gate CSL is opened, which can be a decisive factor of the bandwidth limit.
따라서, 이 신호(PWPB)는 빠를수록 좋은 데 도면에 나타낸 것처럼 PCLK 클록의 동기를 받으므로 신호의 출발점이 클록신호의 인에이블 이후가 될 수 밖에 없는 한계를 가지고 있다. 그럼에도 불구하고 클록에 동기된 신호를 사용할 수 밖에 없었던 것은 클록에 동기되지 않는 신호는 인발리드(Invalid) 신호가 들어오기 때문이다.Therefore, the faster the signal PWPB is, the better it is. As shown in the drawing, the signal is synchronized with the PCLK clock, and therefore, the starting point of the signal has to be limited after the enable of the clock signal. Nevertheless, the clock-synchronized signal was inevitably used because a signal that is not synchronized to the clock receives an invalid signal.
이러한 신호지연으로 인한 동작 특성에 부정적인 영향은 싱크로너스 계열 소자의 속성상 신호의 출발점이 클록에 동기되는 시점부터라는 근본적인 한계때문에 생기는 문제이다. 이 문제를 개선할 수 있는 방법중의 하나는 외부신호가 클록에 동기되기 이전에 보장되는 시간인 셋업 시간 동안에 만들어지는 신호를 클록에 동기시키지 않고, 바로 받아들임으로써 그 만큼 동작시간을 벌어들이는 것이다. 그러나 이신호 역시도 결국에는 외부 클록에 동기시켜야 하므로 클록 인에이블 이후에는 신호를 바뀌지 않도록 하며, 또 클록 디세이블때는 신호를 받아들이되, 셋-업 시간이외에는 발리드(Valid) 데이터를 보장할 수 없으므로 셋-업 시간 이외에는 신호를 받아들이지 않도록 해 주는 장치가 필요하다.The negative effect on the operation characteristics due to the signal delay is a problem due to the fundamental limitation that the starting point of the signal is synchronized with the clock due to the nature of the synchronous devices. One way to solve this problem is to get the operating time by accepting the signal that is made during the setup time, which is the time guaranteed before the external signal is synchronized to the clock, rather than synchronizing with the clock. . However, this signal also needs to be synchronized to the external clock eventually, so the signal does not change after clock enable, and when the clock is disabled, the signal is accepted, but the set-up time cannot guarantee the valid data except for set-up time. A device is needed that will not accept signals other than up time.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 내부 신호의 속도를 향상시키되, 결국은 클록의 동기를 받아 제어됨으로써 비동기 신호를 사용함으로써 야기될 수 있는 문제를 방지할 수 있는 반도체 장치의 내부 신호 발생 회로를 제공함에 있다.Accordingly, the technical problem to be solved by the present invention is to improve the speed of the internal signal, and eventually control the clock synchronously, thereby preventing the problem that may be caused by using an asynchronous signal. In providing.
상기 과제를 달성하기 위한 본 발명은, 외부 신호를 내부 신호로 바꾸어 주는 내부 신호 발생 회로에 있어서, 상기 내부 신호 발생 회로는 전송게이트와, 속도향상클록 발생회로와, 상기 전송 게이트를 제어하는 제어수단, 및 지연 수단을 구비한다.In order to achieve the above object, the present invention provides an internal signal generation circuit for converting an external signal into an internal signal, wherein the internal signal generation circuit includes a transfer gate, a speed increase clock generation circuit, and control means for controlling the transfer gate. And delay means.
상기 전송 게이트는 외부 신호를 전송한다.The transmission gate transmits an external signal.
상기 속도향상클록 발생회로는 상기 외부 신호를 동기시키지 않고 셋-업 시간 동안 받아들이고, 셋-업 시간 이외에는 받아들이지 않도록 전송게이트를 제어한다.The speed increase clock generation circuit controls the transfer gate to accept the set-up time without synchronizing the external signal, and to accept the set time except the set-up time.
상기 전송 게이트를 제어하는 제어수단은 상기 속도향상클록 발생회로의 속도향상클록으로서 상기 전송 게이트를 제어한다.The control means for controlling the transfer gate controls the transfer gate as a speed increase clock of the speed increase clock generation circuit.
상기 지연 수단은 상기 전송 게이트에 접속되어 신호 지연을 조정한다.The delay means is connected to the transmission gate to adjust the signal delay.
상기 속도향상클록 발생회로는, 지연 클록 발생회로와 합성 클록 발생회로 및 속도향상 클록 출력회로를 구비한다.The speed increase clock generation circuit includes a delay clock generation circuit, a synthesized clock generation circuit and a speed improvement clock output circuit.
상기 지연 클록 발생회로는 외부 클록에 동기되는 클록 신호를 입력으로하여 동작 주파수에 따라 별개의 지연을 갖는 클록 신호를 발생시킨다.The delay clock generation circuit inputs a clock signal synchronized with an external clock to generate a clock signal having a separate delay according to an operating frequency.
상기 합성 클록 발생회로는 외부 클록에 동기되는 클록 신호와 주파수에 따라 지연되는 클록 신호를 합성하여 클록 신호를 발생시킨다.The synthesized clock generation circuit generates a clock signal by combining a clock signal synchronized with an external clock and a clock signal delayed according to a frequency.
상기 속도향상 클록 출력회로는 외부 클록에 동기되는 클록의 지연 신호와 합성된 클록 신호를 랫치하여 속도향상 클록 신호를 출력한다.The speed increase clock output circuit latches a clock signal synthesized with a delay signal of a clock synchronized with an external clock to output a speed increase clock signal.
따라서, 본 발명에 의하면 내부 신호의 동작향상을 위해 비동기 신호를 받아들이면서도 내부의 신호가 발리드(Valid)하게 동작하도록 하는 회로를 구현함으로써 고집적화로 인해 내부 신호들의 기생 로딩이 증가되어 밴드폭의 제약이 될 경우에도 보다 향상된 고 밴드폭을 구현할 수 있다.Therefore, according to the present invention, the parasitic loading of the internal signals is increased due to the high integration by implementing a circuit that accepts an asynchronous signal and allows the internal signal to operate in a valid manner to improve the operation of the internal signal. Even in this case, higher bandwidth can be achieved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 외부 신호를 내부 신호로 바꾸어 주는 본 발명의 내부 신호 발생 회로도이다.2 is an internal signal generation circuit diagram of the present invention for converting an external signal into an internal signal.
도 2를 참조하면, 상기 내부 신호 발생 회로는, 전송게이트(201)와, 상기 전송 게이트의 제어수단(202), 및 짝수 개의 인버터로 구성된 지연 수단(203)을 구비한다.Referring to FIG. 2, the internal signal generation circuit includes a transfer gate 201, a control means 202 of the transfer gate, and a delay means 203 composed of an even number of inverters.
상기 전송 게이트(201)는 라이트 퍼 비트 마스킹 동작을 수행하라는 외부WEBTTL 신호를 상기 제1 전송 게이트의 제어수단(202)의 신호에 응답하여 전송한다.The transmission gate 201 transmits an external WETLTL signal to perform a write per bit masking operation in response to a signal of the control means 202 of the first transmission gate.
상기 전송 게이트의 제어수단(202)은 인버터를 구비하여 속도향상클록인 SPCLK신호와 그 반전신호로써 상기 전송 게이트(201)를 제어한다.The control means 202 of the transfer gate includes an inverter to control the transfer gate 201 by the SPCLK signal which is a speed-up clock and its inverted signal.
상기 짝수 개의 인버터로 구성된 지연 수단(203)은 소정의 지연으써 타이밍 구간을 조절한다.The delay means 203 composed of the even number of inverters adjusts the timing section by a predetermined delay.
상기 내부 신호 발생 회로는 SPCLK라는 새로운 신호를 사용함으로써 종래 기술과 달리 클록에 동기되지 않도록하여도 WEBTTL 신호를 셋-업 시간부터 발리드(Valid) 신호로 받아들여 그만큼 빠른 신호를 얻도록 구성되어진다. 그러나 종래의 기술을 따르지 않으면 SPCLK 클록 신호가 '로우(low)'인 구간동안 인발리드(Invalid) 정보가 들어오는 것을 방지해야 하는 데 이를 위해 합당한 SPCLK신호가 발생되야 한다.The internal signal generating circuit is configured to receive a WEBTTL signal as a valid signal from the set-up time and obtain a fast signal even if it is not synchronized with a clock unlike the conventional technology by using a new signal called SPCLK. . However, if the conventional technique is not followed, it is necessary to prevent the incoming information during the period in which the SPCLK clock signal is 'low'. Therefore, a proper SPCLK signal should be generated.
도 3a 내지 도 3c는 도 2에 도시된 SPCLK신호를 발생시키기 위해 필요한 내부 신호 발생 회로도이다.3A to 3C are internal signal generation circuit diagrams required for generating the SPCLK signal shown in FIG.
속도향상클록인 SPCLK신호는 외부 클록에 동기되는 PCLK 신호와 이 신호를 이용해 만든 ZPCLK 신호를 입력으로 하여 도 3c에 도시된 바와 같은 랫치 회로를 사용해서 구현한다. 도 2의 내부 신호 발생 회로에서 클록에 동기된 신호를 만들되 인에이블과 디세이블의 제어를 달리 가져가는 방법으로 SPCLK 신호를 구현한 것이다.The SPCLK signal, which is a speed-up clock, is implemented using a latch circuit as shown in FIG. 3C by inputting a PCLK signal synchronized with an external clock and a ZPCLK signal made using this signal. In the internal signal generating circuit of FIG. 2, the SPCLK signal is implemented by generating a signal synchronized with a clock but taking control of enable and disable differently.
도 3a는 외부 클록에 동기되는 PCLK 클록 신호를 입력으로하여 동작 주파수에 따라 별개의 지연을 갖는 DCLK 클록 신호를 발생시키는 지연 클록 발생회로이다.3A is a delayed clock generation circuit for generating a DCLK clock signal having a separate delay according to an operating frequency by inputting a PCLK clock signal synchronized with an external clock.
도 3a를 참조하면, 상기 지연 클록 발생회로는 주파수에 따라 지연을 달리하기 위하여 제1 지연단(300)과, 제2 지연단(310)과, 제3 지연단(320)과, 제1 낸드게이트(340) 및 인버터(342)를 구비한다.Referring to FIG. 3A, the delay clock generation circuit may include a first delay stage 300, a second delay stage 310, a third delay stage 320, and a first NAND in order to vary delay according to frequency. A gate 340 and an inverter 342 are provided.
상기 제1 지연단(300)은 소정 갯수의 지연 수단(301, 302, 303, 304)과 드라이버(305) 및 제2 낸드 게이트(307)를 구비한다. 상기 지연 수단 각각은 모두 같은 구조로서, 제1단의 상기 지연 수단(301)은 인버터(301a)와 커패시터(301b, 301c)를 구비하여, RC지연이 되도록 인버터(301a)는 전원단자와 접지단자를 각각 저항(30ld, 30le)을 거쳐 연결시키고, 커패시터는 피모스(30lb)와 엔모스 트랜지스터(30lc)를 이용하여 구성한다.The first delay stage 300 includes a predetermined number of delay means 301, 302, 303, 304, a driver 305, and a second NAND gate 307. Each of the delay means has the same structure, and the delay means 301 of the first stage includes an inverter 301a and capacitors 301b and 301c, so that the inverter 301a includes a power supply terminal and a ground terminal so as to cause an RC delay. Are connected via resistors 30ld and 30le, respectively, and a capacitor is formed using PMOS 30lb and NMOS transistor 30lc.
상기 제2 낸드 게이트(307)는 상기 지연 수단을 거친 신호와 동작 주파수100MHZ를 입력으로하여 상기 제1 낸드 게이트(340)에 출력한다.The second NAND gate 307 receives the signal passing through the delay means and an operating frequency of 100 MHz, and outputs the same to the first NAND gate 340.
상기 제2 지연단(310)은 상기 제1 지연단(300) 보다 적은 갯수의 지연 수단(311, 312)과, 드라이버(313) 및 제3 낸드 게이트(315)를 구비한다. 이때, 상기 제3 낸드 게이트(315)는 상기 지연 수단을 거친 신호와 상기 제1 지연단에서 보다 좀더 높은 동작 주파수인 125 MHZ를 입력으로하여 상기 제1 낸드 게이트(340)에 출력한다.The second delay stage 310 includes fewer delay means 311 and 312, a driver 313, and a third NAND gate 315 than the first delay stage 300. In this case, the third NAND gate 315 receives the signal passing through the delay means and 125 MHZ, which is a higher operating frequency at the first delay stage, as an input to the first NAND gate 340.
상기 제3 지연단(320)은 상기 제2 지연단(310) 보다 적은 갯수의 지연 수단(321)과 제4 낸드 게이트(323)를 구비한다. 이때, 상기 제4 낸드 게이트(323)는 상기 지연 수단(321)을 거친 신호와 상기 제2 지연단에서 보다 좀 더 높은 동작 주파수인 l49MHz를 입력으로하여 상기 제1 낸드 게이트(340)에 출력한다.The third delay stage 320 includes a smaller number of delay means 321 and a fourth NAND gate 323 than the second delay stage 310. In this case, the fourth NAND gate 323 outputs the signal passing through the delay means 321 and l49 MHz, which is a higher operating frequency than the second delay stage, to the first NAND gate 340. .
PCLK 신호의 지연은 CAS 레이턴시(LATENCY) 또는 주파수에 따라 SPCLK 클록의 '로우' 부분이 달라지고, 셋-업 시간 이외의 인발리드 구간이 달라지므로 주파수에 따라 별개의 지연을 가져야 한다. 도 3a에 도시한 바와 같이 클록의 주파수에 따라 인발리드 셋-업 구간이 달라지므로 각각 다른 지연을 가지는 DCLK를 발생해야한다. 이 주파수 정보는 CAS 레이턴시등을 지정하는 모드 셋 사이클을 이용하여 미리 셋팅해 줄 수가 있다.The delay of the PCLK signal must have a separate delay depending on the frequency since the 'low' portion of the SPCLK clock varies according to CAS LATENCY or frequency, and the invalid period other than the set-up time varies. As shown in FIG. 3A, the inset set-up period varies depending on the frequency of the clock, and thus DCLKs having different delays must be generated. This frequency information can be set in advance using a mode set cycle that specifies CAS latency.
도 3b는 외부 클록에 동기되는 PCLK 클록 신호와 주파수에 따라 지연되는 DCLK 클록 신호를 합성하여 ZCLK 클록 신호를 발생시키는 합성 클록 발생회로이다.3B is a synthesized clock generation circuit that generates a ZCLK clock signal by combining a PCLK clock signal synchronized with an external clock and a DCLK clock signal delayed according to a frequency.
도 3b를 참조하면, 상기 합성 클록 발생회로는 PCLK 클록 신호를 입력으로하는 인버터(351)와, DCLK 클록 신호와 상기 인버터의 출력신호를 입력으로 낸드 게이트(352)를 이용하여 ZCLK클록을 발생시킨다.Referring to FIG. 3B, the synthesized clock generation circuit generates a ZCLK clock using an NAND gate 352 as an input of an inverter 351 which inputs a PCLK clock signal and a DCLK clock signal and an output signal of the inverter. .
이 ZCLK신호는 도면에서 나타낸 바와 같이 PCLK와 DCLK의 로직 동작으로 구현하여 PCLK가 '로우(low)'인 구간중 "셋-업 시간 이외의 구간"을 의미하는 정보를 가지도록 한다.As shown in the figure, the ZCLK signal is implemented by logic operations of PCLK and DCLK so as to have information indicating "outside the set-up time" among the sections where the PCLK is 'low'.
도 3c는 외부 클록에 동기되는 PCLK 클록의 지연 신호와 합성된 ZCLK 클록 신호를 랫치하여 SPCLK 클록 신호를 발생하는 속도 향상 클록 출력회로이다.3C is a speed-up clock output circuit that generates an SPCLK clock signal by latching a ZCLK clock signal synthesized with a delay signal of a PCLK clock synchronized with an external clock.
도 3c를 참조하면, 상기 속도 향상 클록 출력회로는 제1, 제2지연수단(361, 362)과 랫치수단(363)을 구비한다.Referring to FIG. 3C, the speed-up clock output circuit includes first and second delay means 361 and 362 and latch means 363.
상기 제1 지연수단(361)은 RC지연이 되도록 인버터(361a)는 접지단자를 저항(361b)을 거쳐 연결시키고, 커패시터는 엔모스 트랜지스터(361c)를 이용하여 구성한다.The inverter 361a connects the ground terminal via the resistor 361b so that the first delay means 361 is an RC delay, and the capacitor is configured using the NMOS transistor 361c.
상기 제2 지연수단(362)은 RC지연이 되도록 인버터는 전원단자를 저항(362b)을 거쳐 연결시키고, 커패시터는 피모스 트랜지스터(362c)를 이용하여 구성한다.The second delay means 362 is connected to the power supply terminal via a resistor 362b so that the RC delay, the capacitor is configured using a PMOS transistor 362c.
상기 랫치수단(363)은 상기 제1, 제2 지연수단을 거친 신호와 제2 노아 게이트(363b)의 출력을 입력으로하는 제1 노아 게이트(363a)와 상기 제1 노아 게이트(363a)의 출력과 ZCLK 클록 신호를 입력으로하는 제2 노아 게이트(363b)를 구비한다.The latch means 363 is an output of a first noah gate (363a) and the first noah gate 363a which receives the signal passing through the first and second delay means and the output of the second noah gate (363b) And a second NOR gate 363b for inputting a ZCLK clock signal.
도 2와 도 3a 내지 도 3c를 참조하여 동작을 설명하면, 도 3c에서와 같은 랫치 회로를 사용할 때 SPCLK의 인에이블쪽의 동기는 PCLK가 '하이'가 되면서 바로 도 2의 전송 게이트(201)를 닫아 발리드(Vaild) 데이터를 보장한다. 한편, PCLK가 '로우'가 되는 인발리드 셋-업 시간 구간에서는 그 구간 만큼 지연을 가지는 DCLK를 만들어서 인발리드 셋-업 시간 만큼의 정보를 가지는 ZCLK 신호를 만들 수 있다.(도 3b) DCLK를 만들때 주파수에 따라 인발리드 셋-업 시간이 달라지므로 주파수에 따라 지연을 달리 조정해야 함은 앞서 언급한 바와 같다.(도 3a) 한편, 클록 정보를 제어하는 방법에서 PCLK 클록의 라이징(rising) 에지는 외부 클록에 바로 동기되고 폴링(falling) 에지는 소정의 지연이후에 제어되는 등, 동기 클록의 제어 방법이 라이징과 폴링을 다르게 구현할 수도 있다.Referring to FIGS. 2 and 3A to 3C, the operation of the enable side of the SPCLK when the latch circuit as shown in FIG. 3C is used is performed immediately after the transmission gate 201 of FIG. 2 becomes PCLK 'high'. To ensure valid data. On the other hand, in an invalidation set-up time section in which PCLK becomes 'low', a DCLK having a delay for that section may be made to generate a ZCLK signal having information as much as the invalidation set-up time. Since the inset set-up time varies depending on the frequency, the delay needs to be adjusted differently according to the frequency (Fig. 3A). Rising of the PCLK clock in the method of controlling the clock information The control method of the synchronous clock may implement rising and falling differently, such that the edge is directly synchronized to the external clock and the falling edge is controlled after a predetermined delay.
도 4도 본 발명에 따른 내부 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.4 is a timing diagram showing the operation of the internal signal generation circuit according to the present invention.
도 4를 참조하면, SPCLK는 PCLK가 '하이'인 구간에는 '로우'가 되어 도 2의 전송게이트(201)를 닫는다. 여기까지는 종래의 기술과 유사하다. 그러나 이제 PCLK가 '로우'로 가면, SPCLK가 ZCLK의 신호에 의해 바뀌지 않고 계속 '로우'로 랫치하여 인발리드 셋-업 시간 구간동안 발리드를 유지할 수 있도록 한다. 그리고 ZCLK가 '하이'로 올라가면 SPCLK는 '하이'가 됨으로써 셋-업 시간내에서 발리드 데이터를 다시 받아들일 수 있다. 이와같이 하면 클록에 동기되지 않는 셋-업 시간의 신호를 미리 사용하여 속도를 향상시키면서도 인발리드에 의한 영향을 받지 않을 수 있다.Referring to FIG. 4, the SPCLK becomes 'low' in a section where PCLK is 'high' and closes the transmission gate 201 of FIG. 2. So far, it is similar to the prior art. But now when PCLK goes 'low', SPCLK will continue to latch 'low' instead of being changed by ZCLK's signal, allowing it to remain valid for the invalid set-up time period. And when ZCLK goes high, the SPCLK goes high, allowing the valid data to be accepted again within set-up time. This improves the speed by using a set-up time signal that is not synchronized to the clock in advance, while avoiding the effects of invalidation.
이와같이 본 발명에서는 클록에 동기되지 않는 신호를 사용하여 셋-업 시간 시점에서 부터 발리드 신호를 받아 들임으로써 내부 신호의 속도를 향상시키되, 결국은 클록의 동기를 받아 제어됨으로써 비동기 신호를 사용함으로써 야기될 수 있는 문제를 해결하게 된다.As described above, the present invention improves the speed of the internal signal by receiving a valid signal from the set-up time point by using a signal that is not synchronized to the clock, but is caused by using an asynchronous signal by controlling the clock synchronously. Solve possible problems.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 내부 신호의 동작향상을 위해 비동기 신호를 받아들이면서도 내부의 신호가 발리드(Valid)하게 동작하도록 하는 회로를 구현함으로써 고집적화로 인해 내부 신호들의 기생 로딩이 증가되어 밴드폭의 제약이 될 경우에도 보다 향상된 고 밴드폭을 구현할 수 있다.As described above, according to the present invention, the parasitic loading of the internal signals is increased due to the high integration by implementing a circuit that accepts an asynchronous signal and allows the internal signal to operate in a valid manner to improve the operation of the internal signal. Even when the width is limited, higher bandwidth can be achieved.
도 1은 외부 신호를 내부 신호로 바꾸어 주는 종래의 내부 신호 발생 회로도1 is a conventional internal signal generation circuit diagram for converting an external signal into an internal signal
도 2는 외부 신호를 내부 신호로 바꾸어 주는 본 발명의 내부 신호 발생 회로도2 is an internal signal generation circuit diagram of the present invention for converting an external signal into an internal signal;
도 3a 내지 도 3c는 도 2에 도시된 SPCLK신호를 발생시키기 위해 필요한 내부 신호 발생 회로도3A to 3C are internal signal generation circuit diagrams required for generating the SPCLK signal shown in FIG.
도 4도 본 발명에 따른 내부 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램4 is a timing diagram showing the operation of the internal signal generation circuit according to the present invention.
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