KR100474085B1 - 디씨 오프셋 보상 회로 및 방법과 이를 이용한 신호 처리장치 - Google Patents

디씨 오프셋 보상 회로 및 방법과 이를 이용한 신호 처리장치 Download PDF

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Abstract

본 발명은 신호 처리 장치에서 발생하는 DC 오프셋을 보상하기 위한 것이다. 본 발명의 일실시예에 따른 신호 처리 장치는 저잡음 증폭기, 저잡음 증폭기에서 출력된 신호를 국부 발진 신호와 믹싱하여 출력하는 믹서, 믹서에서 출력된 신호를 증폭시키며, 인가되는 제1 제어 신호에 의하여 믹서의 출력 신호에 존재하는 DC 오프셋을 1차적으로 보상하는 제1 오프셋 보상 증폭기, 제1 오프셋 보상 증폭기의 출력단에 접속되어, 입력되는 신호를 증폭시키고, 인가되는 제2 제어 신호에 의하여 입력 신호에 존재하는 DC 오프셋을 2차적으로 제거하는 제2 오프셋 보상 증폭기, 제2 오프셋 보상 증폭기의 출력 신호를 이득을 제어하며 증폭시키는 가변 이득 증폭기, 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 상기 제1 및 제2 제어 신호를 출력하는 오프셋 보상 수단을 포함한다.

Description

디씨 오프셋 보상 회로 및 방법과 이를 이용한 신호 처리 장치{Circuit and Method for DC offset Calibration and Signal Processing Apparatus using the same}
본 발명은 통신 시스템에 관한 것으로서, DC 오프셋 보상 회로 및 이를 이용한 신호 처리 장치에 관한 것이다.
현재 수신된 신호를 복원하기 위한 수신기 구조 중의 하나로 직접 변환 수신기가 매우 활발히 연구되고 있다. 직접 변환 수신기는 입력된 무선 주파수 신호를 중간 주파수(IF) 신호로의 변환 과정을 거치지 않고 바로 기저 대역 신호로 변환하는 수신기로서, 필터 등 외부 소자를 줄일 수 있고, 디지털 신호 처리 부담을 줄일 수 있으므로 단가 절감, 무게 경량화, 시스템 1 칩화 등이 가능하다는 장점을 가지고 있다.
도 1은 종래의 직접 변환 수신기를 도시한 블록도이다.
도 1에 도시된 바와 같이, 종래의 직접 변환 수신기는 저잡음 증폭기(Low Noise Amplifier: 101), 믹서(Mixer: 103), 증폭기(Amplifier: 105), 필터(Filter: 107), 및 가변 이득 증폭기(Variable gain amplifier: 109)로 구성된다.
저잡음 증폭기(101)는 이득 제어가 가능한 가변 이득 증폭기로 구현되며, 안테나를 통해 수신된 신호를 잡음을 억제하며 증폭시킨다. 믹서(103)는 저잡음 증폭기(101)에서 출력된 신호를 국부 발진 신호 LO와 믹싱하여 기저 대역(baseband) 신호를 출력한다. 증폭기(105)는 믹서(103)에서 출력된 기저 대역 신호를 증폭시키고, 필터(107)는 증폭된 신호에서 원하는 신호만을 필터링한다. 가변 이득 증폭기(109)는 요구되는 출력 신호의 전력 레벨을 유지하기 위하여 필터(107)에서 출력된 신호를 이득을 제어하며 증폭시킨다.
도 1에 도시된 직접 변환 수신기는 상기 설명한 바와 같이, 필터 등 외부 소자를 줄일 수 있고, 디지털 신호 처리 부담을 줄일 수 있다는 장점이 있으나, 후술하는 원인에 의한 DC 오프셋 문제로 집적 회로로의 구현에 어려움이 많다.
직접 변환 수신기의 DC 오프셋을 발생시키는 가장 큰 원인은 국부 발진기 누설(local oscillator leakage) 현상이다. 구체적으로는, 믹서(103)의 국부 발진 신호 LO의 입력 쪽으로 무선 주파수 신호의 누설 성분이 생기고, 이 성분이 반사되어 국부 발진 신호 LO의 입력으로서 다시 인가되면, 안테나를 통하여 수신된 무선 주파수 신호는 믹서(103)에서 자신의 신호끼리 믹싱되게 된다. 이와 마찬가지로, 믹서(103)의 무선 주파수 신호의 입력 쪽으로 국부 발진 신호 LO의 누설 성분이 생기고, 이 성분이 반사되어 다시 무선 주파수 신호와 함께 믹서(103)에 입력되면, 국부 발진 신호는 자신의 신호끼리 믹싱되어, 믹서(103)의 출력단에서 DC 오프셋을 발생시킨다. 이러한 DC 오프셋을 자가-믹싱(self-mixing)에 의한 DC 오프셋이라고 하며, 그 양은 항상 일정한 것이 아니라, 무선 주파수 신호의 전력 레벨, 무선 주파수 신호의 주파수, 및 국부 발진 신호의 주파수에 따라 계속적으로 변화하게 된다.
두 번째, 믹서(103)의 출력단에 존재하는 부하(load)의 부정합과 믹서(103)에 입력되는 국부 발진 신호 LO의 듀티 에러(duty error)는 믹서(103)의 출력단에 DC 오프셋을 발생시키는 원인이 된다. 국부 발진 신호 LO의 듀티 에러 역시 국부 발진 신호 LO의 주파수에 의하여 변화되므로, 국부 발진 신호 LO의 듀티 에러에 의한 DC 오프셋 또한 국부 발진 신호 LO의 주파수에 따라 변화하게 된다.
세 번째, 기저 대역 회로에 포함된 증폭기 및 필터 등의 소자 부정합은 수신기의 출력 신호에 있어서, DC 오프셋을 발생시킨다. 이러한 DC 오프셋은 필터(107)의 차단 주파수(cutoff frequency) 및 가변 이득 증폭기(109)의 이득 변화에 따라 변화된다.
이렇듯, 직접 변환 수신기의 DC 오프셋은 다양한 원인에 의하여 발생되며, 그 양은 항상 일정한 것이 아니라 실제적으로 안테나를 통해 신호를 수신하는 과정에서 국부 발진 신호의 주파수의 변화, 수신 신호의 변화, 증폭기의 이득 변화 등에 따라 계속적으로 변화하게 된다.
이러한 DC 오프셋은 직접 변환 수신기의 성능을 저하시키는 가장 큰 원인이며, 현재 직접 변환 수신기의 DC 오프셋을 억제하기 위한 연구가 계속적으로 진행되고 있다.
수신 장치의 DC 오프셋 문제를 해결하기 위한 종래기술로서, 미합중국 특허 출원 제2002/0094788호에 개시된 것이 있다.
도 2는 미합중국 특허 출원 제2002/0094788호에 개시된 직접 변환 수신기를 도시한 블록도이다.
도 2에 도시된 바와 같이, 미합중국 특허 출원 제2002/0094788호에 개시된 직접 변환 수신기는 더미 저잡음 증폭기(DUMMY LNA:112B), 제1 내지 제3 증폭기(Programmable Gain Amplifier) PGA1~PGA3, 및 제1 내지 제3 저대역 필터 LPF1~LPF3를 구비하고, 상기 제1 내지 제3 증폭기 PGA1~PGA3의 출력단에 발생하는 DC 오프셋을 DC 오프셋 자동 보상 회로(automatic calibration circuit:117)를 이용하여 제거한다.
오프셋 자동 보상 회로(117)는 아날로그 디지털 컨버터(124A~124C), 레지스터(REG), 디지털 아날로그 컨버터(125A~125C), 및 카운터(126)를 포함한다. 아날로그 디지털 컨버터(124A~124C)는 제1 내지 제3 증폭기 PGA1~PGA3 각각의 전위 차를 디지털 신호로 변환하고, 디지털 아날로그 컨버터(125A~125C)는 아날로그 디지털 컨버터(124A~124C)의 출력에 기초하여, 제1 내지 제3 증폭기 PGA1~PGA3의 출력 신호의 DC 오프셋이 0이 되도록 대응되는 제1 내지 제3 증폭기 PGA1~PGA3의 차동 입력에 오프셋을 인가한다. 카운터(126)는 디지털 아날로그 컨버터(125A~125C) 각각에 동작 타이밍을 제공한다.
도 2에 도시된 미합중국 특허 출원 제2002/0094788호에 개시된 직접 변환 수신기는 DC 오프셋 제거 동작 시 더미 저잡음 증폭기(112B)를 활성화시키고, 오프셋 자동 보상 회로(117)를 통하여 제1 내지 제3 증폭기 PGA1~PGA3의 차동 입력단에 오프셋을 제공함으로써, 결과적으로 제1 내지 제3 증폭기 PGA1~PGA3의 출력단에 발생된 DC 오프셋을 제거하고 있다.
그러나, 미합중국 특허 출원 제2002/0094788호에 개시된 오프셋 보상 회로(117)는 DC 오프셋 제거 동작을 위한 일정한 시간 내에서 DC 오프셋을 제거하는 것으로서, 국부 발진 신호 LO의 누설에 의한 DC 오프셋만이 제거될 뿐, 시간에 따라 변하는 동적인(dynamic) DC 오프셋이나, 증폭기의 이득에 따라서 가변되는 DC 오프셋을 제거할 수 없는 단점이 있었다. 이로써, 시간 또는 증폭기의 이득에 따라 가변되는 동적인 DC 오프셋은 제1 내지 제3 증폭기 PGA1~PGA3을 통하여 증폭되어 수신기의 성능을 저해하였다. 나아가, DC 오프셋 제거 동작 시 무선 주파수 수신 신호가 인가되는 저잡음 증폭기(112A) 대신에 더미 저잡음 증폭기(112B)를 사용함으로써, 무선 주파수 신호의 전력 레벨에 의해 변화하는 DC 오프셋을 제거할 수 없는 문제가 있었다.
신호 처리 장치의 DC 오프셋 문제를 해결하기 위한 다른 종래기술로서, 미합중국 특허 제6,225,848호 및 미합중국 특허 제6,114,980호가 있다.
미합중국 특허 제6,225,848호 및 제6,114,980호에 개시된 DC 오프셋 제거 회로는, 증폭부(gain stage)의 입력단에 존재하는 DC 오프셋을 제거하기 위하여, 사인 비트 생성기(sign bit generator), 이진수 검색 회로(binary search stage), 및 디지털 아날로그 컨버터(digital analog converter)를 포함한다. 증폭부는 입력 신호간 존재하는 DC 오프셋을 증폭시키고, 증폭된 DC 오프셋은 사인 비트 생성기로 입력된다. 사인 비트 생성기는 입력된 DC 오프셋에 따라서 양 또는 음의 사인 비트를 출력한다. 이진수 검색 회로는 사인 비트 생성기에서 출력된 사인 비트를 입력하여, DC 오프셋을 보상하기 위한 방향을 판단하고, DC 오프셋 보상 전압을 증폭부의 입력단에 인가함으로써, DC 오프셋이 제거된다.
미합중국 특허 제6,225,848호 및 제6,114,980호에 개시된 DC 오프셋 제거 회로는, 피드백 루프를 형성함으로써, 수신 장치의 DC 오프셋을 제거하고 있으나, DC 오프셋을 제거하기 위해서는 수신 장치의 프론트-엔드(front-end)단에 존재하는 저잡음 증폭기를 오프시켜야 하는 문제가 있었다. 이로써, 무선 주파수 신호의 전력 레벨에 의해 변화하는 DC 오프셋을 제거할 수 없는 문제가 있었다.
본 발명의 목적은 신호 처리 장치의 DC 오프셋을 실시간으로 제거할 수 있는 DC 오프셋 보상 회로를 제공함에 있다.
본 발명의 다른 목적은 신호 처리 장치의 국부 발진 신호의 주파수의 변화 및 필터 회로의 차단 주파수의 변화에 따라 가변되는 DC 오프셋을 제거할 수 있는 DC 오프셋 보상 회로를 제공함에 있다.
본 발명의 또 다른 목적은 신호 처리 장치에 인가되는 신호의 전력 레벨의 변화 등에 따라 가변되는 동적인 DC 오프셋을 실시간으로 제거할 수 있는 DC 오프셋 보상 회로를 제공함에 있다.
본 발명의 또 다른 목적은 수신 장치에 있어서, 튜너 자체에서 DC 오프셋을 제거할 수 있는 DC 오프셋 보상 회로를 제공함에 있다.
상기 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 신호 처리 장치는 저잡음 증폭기, 저잡음 증폭기에서 출력된 신호를 국부 발진 신호와 믹싱하여 출력하는 믹서, 믹서에서 출력된 신호를 증폭시키며, 인가되는 제1 제어 신호에 의하여 믹서의 출력 신호에 존재하는 DC 오프셋을 1차적으로 보상하는 제1 오프셋 보상 증폭기, 제1 오프셋 보상 증폭기의 출력단에 접속되어, 입력되는 신호를 증폭시키고, 인가되는 제2 제어 신호에 의하여 입력 신호에 존재하는 DC 오프셋을 2차적으로 제거하는 제2 오프셋 보상 증폭기, 제2 오프셋 보상 증폭기의 출력 신호를 이득을 제어하며 증폭시키는 가변 이득 증폭기, 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 제1 및 제2 제어 신호를 출력하는 오프셋 보상 수단을 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 제1 및 제2 오프셋 보상 증폭기는 게이트, 드레인, 및 소오스를 구비하고, 게이트에 인가되는 입력 전압에 의하여 드레인으로부터 소오스로 흐르는 전류를 제어하는 제1 및 제2 증폭 소자, 제1 및 제2 증폭 소자의 드레인 및 제1 전원 간에 접속된 제1 및 제2 부하 임피던스, 및 제1 및 제2 증폭 소자의 소오스 및 제2 전원 간에 접속된 바이어스 전류를 포함하되, 제1 및 제2 부하 임피던스는 인가되는 제1 및 제2 제어 신호에 의하여 임피던스 값이 가변된다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 제1 및 제2 오프셋 보상 증폭기는 제1 및 제2 증폭 소자의 드레인에 각각 접속된 게이트, 드레인, 및 소오스를 구비하고, 게이트에 인가된 전압에서 게이트 및 소오스간 전압만큼 감해진 전압을 소오스로 출력하는 제3 및 제4 증폭 소자, 제3 및 제4 증폭 소자의 소오스에 가변 전류를 공급하기 위한 제1 및 제2 바이어스 전류 소오스를 포함하되, 제1 및 제2 바이어스 전류 소오스에 의해 공급되는 전류는 인가되는 제1 및 제2 제어 신호에 의하여 가변된다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 오프셋 보상 수단은 레지스터 및 제어부를 포함하고, 제어부는 DC 오프셋 검출 수단에 의해 검출된 DC 오프셋에 따라서, 레지스터에 저장된 데이터 값을 제어한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 신호 처리 장치는 제1 오프셋 보상 증폭기의 출력 신호 중 원하는 신호를 여과하여 제2 오프셋 보상 증폭기로 출력하기 위한 필터를 더 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 필터는 필터의 차단 주파수 또는 필터의 차수를 가변시킬 수 있도록 구현된다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 오프셋 검출 수단은 제1 가변 이득 증폭기의 차동 출력 신호를 비교하기 위한 비교기를 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 오프셋 검출 수단은 비교기에서 출력된 값을 샘플링하고 평균값을 출력하기 위한 수단을 더 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 오프셋 검출 수단은 가변 이득 증폭기의 출력 신호에 존재하는 교류 신호를 감쇄시켜 비교기로 출력하기 위한 필터를 더 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 가변 이득 증폭기가 복수의 가변 이득 증폭기를 포함하는 경우, 오프셋 검출 수단은 복수의 가변 이득 증폭기 중 어느 하나의 출력 신호간 존재하는 DC 오프셋을 검출한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, 제2 오프셋 보상 증폭기 및 DC 오프셋 보상 수단 간에 스위치 수단을 더 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, DC 오프셋 보상 수단에 포함된 레지스터는 SAR 레지스터(successive approximation register) 타입으로 구현된다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, DC 오프셋 보상 수단은 국부 발진 신호의 주파수 또는 필터의 차단 주파수의 변화를 검출하기 위한 검출 수단을 더 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치에 있어서, DC 오프셋 보상 수단은 DC 오프셋 검출 수단의 출력값에 따라서, 레지스터에 저장되어 있는 데이터 값을 증가 또는 감소시키기 위한 카운터를 더 포함한다.
본 발명의 다른 실시예에 따른 신호 처리 장치에 있어서, 저잡음 증폭기에서 출력된 신호를 국부 발진 신호와 믹싱하여 출력하는 믹서, 믹서에서 출력단에 접속되어, 입력 신호를 이득을 제어하며 증폭시키는 제1 가변 이득 증폭기, 제1 가변 이득 증폭기의 출력단에 접속되어, 제1 가변 이득 증폭기의 출력 신호에 존재하는 DC 성분을 제거하기 위한 수단, DC 성분을 제거하기 위한 수단을 통과한 신호를 입력하여 증폭시키되, 인가되는 제어 신호에 의하여 입력 신호에 존재하는 DC 성분을 제거하는 오프셋 보상 증폭기, 오프셋 보상 증폭기의 출력 신호를 이득을 제어하며 증폭시키는 제2 가변 이득 증폭기, 제2 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 제어 신호를 출력하는 오프셋 보상 수단을 포함한다.
본 발명의 다른 실시예에 따른 신호 처리 장치에 있어서, 제1 가변 이득 증폭기의 출력 신호에 존재하는 DC 성분을 제거하기 위한 수단은 커패시터를 포함한다.
본 발명의 다른 실시예에 따른 신호 처리 장치에 있어서, 제1 및 제2 입력단에 인가되는 신호를 차동 증폭시켜 제1 및 제2 출력단으로 출력하고, 인가되는 오프셋 제어 신호에 의하여, 제1 및 제2 입력단에 인가되는 입력 신호간 존재하는 DC 오프셋을 보상하는 오프셋 보상 증폭기, 오프셋 보상 증폭기의 출력 신호를 이득을 제어하며 증폭시키는 가변 이득 증폭기, 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 제어 신호를 오프셋 보상 증폭기로 출력하는 오프셋 보상 수단을 포함한다.
본 발명의 일실시예에 따른 신호 처리 장치의 DC 오프셋 보상 방법에 있어서, 신호 처리 장치를 활성화시키는 제1 단계, DC 오프셋을 보상하기 위하여, 초기 보상 데이터를 설정하는 제2 단계, 신호 처리 장치에 포함된 위상 고정 루프의 주파수 또는 로우 패스 필터의 차단 주파수 변화 여부를 검출하는 제3 단계, 제3 단계에서 변화가 검출된 경우, DC 오프셋을 보상하기 위한 보상 데이터를 최상위 비트부터 최하위 비트까지 연속적 접근 방식으로 결정함으로써, DC 오프셋을 보상하는 제4 단계, 제3 단계에서 변화가 검출되지 않거나, 제4 단계가 완료된 경우, 실시간으로 신호 처리 장치에 발생된 DC 오프셋을 검출하고, 검출된 DC 오프셋에 따라서, 보상 데이터 값을 증가 또는 감소시킴으로서, DC 오프셋을 보상하는 제5 단계를 포함한다.
본 발명의 다른 실시예에 따른 신호 처리 장치의 DC 오프셋 보상 방법에 있어서, 신호 처리 장치를 활성화시키는 제1 단계, DC 오프셋을 보상하기 위하여, 초기 보상 데이터를 설정하는 제2 단계, DC 오프셋을 보상하기 위한 보상 데이터를 최상위 비트부터 최하위 비트까지 연속적 접근 방식으로 결정함으로써, DC 오프셋을 보상하는 제3 단계, 실시간으로 신호 처리 장치에 발생된 DC 오프셋을 검출하고, 검출된 DC 오프셋에 따라서, 보상 데이터 값을 증가 또는 감소시킴으로서, DC 오프셋을 보상하는 제4 단계를 포함한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
이하의 설명에서는 DC 오프셋이 가장 문제가 되는 신호 처리 장치인 직접 변환 수신기에 본 발명의 개념이 적용된 경우를 중심으로 설명한다. 그러나, 본 발명에 따른 DC 오프셋 보상 수단은 직접 변환 수신기 이외에 DC 오프셋이 문제가 되는 대부분의 신호 처리 장치, 예컨데, 수퍼 헤테로 다인 수신기 등에도 적용이 가능하다.
1. 본 발명의 일실시예에 따른 직접 변환 수신기의 전체 구성
도 3은 본 발명의 일실시예에 따른 직접 변환 수신기를 도시한 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 직접 변환 수신기는 저잡음 증폭기(301), 믹서(303), 제1 및 제2 오프셋 보상 증폭기(305, 309), 필터(307), 가변 이득 증폭기(311), 오프셋 검출 수단(313), 및 오프셋 보상 수단(315)을 포함한다.
저잡음 증폭기(301)는 안테나로부터 수신된 신호를 잡음을 억제하며 증폭 또는 감쇄시킨다. 저잡음 증폭기(301)는 도 3에 도시된 바와 같이, 가변 이득 증폭기로 구현될 수 있으며, 자동 이득 제어 장치(AGC:Automatic Gain Control,도시되지 않음)에 의하여 이득이 제어될 수 있다.
믹서(303)는 저잡음 증폭기(301)에서 출력된 신호를 국부 발진 신호 LO와 믹싱하여 기저대역 신호를 출력한다.
제1 오프셋 보상 증폭기(305)는 믹서(303)에서 출력된 신호를 증폭시키며, 인가되는 제1 제어 신호 Vc31에 의하여 입력 신호의 오프셋을 1차적으로 보상한다.
필터(307)는 제1 오프셋 보상 증폭기(305)를 통하여 증폭된 신호 중 원하는 신호만을 필터링하여 출력한다. 통신 시스템에 있어서, 필터(307)는 통상 로우 패스 필터(low pass filter)로 구현되며, 칩 내부 또는 외부에서 설계될 수 있다.
도 3에서는 필터(307)가 제1 오프셋 보상 증폭기(305) 뒤에 접속되어 제1 오프셋 보상 증폭기(305)를 통해 증폭된 신호를 필터링하는 것으로 표현하였으나, 필터(307)의 접속관계가 실시예에 따라서 변경될 수 있음은 당업자에게 자명하다.
제2 오프셋 보상 증폭기(309)는 필터(307)에서 출력된 신호를 증폭시키며, 오프셋 보상 수단(315)에 의하여 인가되는 제2 제어 신호 Vc32에 의하여 입력 신호 간 존재하는 DC 오프셋을 2차적으로 보상한다.
가변 이득 증폭기(311)는 제2 오프셋 보상 증폭기(309)의 출력 신호를 이득을 제어하며 증폭시킨다. 가변 이득 증폭기(311)의 이득은 자동 이득 제어 장치에 의하여 제어되며, 출력 신호의 전력 레벨을 일정하게 유지시킨다.
오프셋 검출 수단(313)은 가변 이득 증폭기(311)의 차동 출력 신호를 비교하고, 차동 출력 신호간에 존재하는 DC 오프셋을 검출하여 오프셋 보상 수단(315)으로 출력한다.
오프셋 보상 수단(315)은 제어부(317) 및 레지스터(319)를 포함하고, 오프셋 검출 수단(313)의 출력 값에 따라서, 제1 및 제2 오프셋 보상 증폭기(305, 309)에 각각 인가되는 제1 및 제2 제어 신호 Vc31, Vc32를 제어함으로써, 가변 이득 증폭기(311)의 출력단에 존재하는 DC 오프셋을 제거한다.
본 발명의 일실시예에 따른 오프셋 보상 수단(315)에 있어서, 상기 제1 제어 신호 Vc31는 상기 레지스터(319)의 상위 N 비트로 결정되고, 상기 제2 제어 신호 Vc32는 상기 레지스터(319)의 하위 M 비트로 결정된다.
본 발명의 다른 실시예에 따르면, 제2 오프셋 보상 증폭기(309) 및 오프셋 보상 수단(315) 간에 스위치 수단(도시되지 않음)을 접속시킬 수 있다. 이 경우, 스위치 수단을 단락시킨 후, 기저 대역 단의 가변 이득 증폭기(311)에서 발생한 DC 오프셋을 하위 M 비트로 먼저 결정한다. 그 후, 스위치 수단을 개방시킨 후, 하위 M 비트를 유지하면서, 상위 N 비트를 결정하고 다시 하위 M 비트를 결정한다. 이렇게 함으로서, 직접 변환 수신기의 출력단에 발생한 DC 오프셋을 보다 세밀하게 제거할 수 있다.
도 3에서는 제1 및 제2 오프셋 보상 증폭기(305, 309)가 제1 및 제2 제어 신호 Vc31, Vc32에 의하여 입력되는 신호에 존재하는 DC 오프셋을 제거하는 것으로 도시되었으나, 이는 본 발명의 개념이 적용된 최적의 실시예에 불과한 것으로서, 본 발명의 본질이 오프셋 보상 증폭기의 특정 개수에 한정되는 것은 아니다. 즉, 하나의 오프셋 보상 증폭기만을 접속시켜, DC 오프셋을 제거할 수 있으며, 필요에 따라서는 3이상의 오프셋 보상 증폭기를 접속시키는 것도 가능하다.
이하, 오프셋 검출 수단(313), 오프셋 보상 수단(315), 및 제1 및 제 2오프셋 보상 증폭기(305, 309)의 구성 및 동작에 대하여 상세히 설명한다.
2. 본 발명의 일실시예에 따른 오프셋 검출 수단
오프셋 검출 수단(313)은 상기 설명한 바와 같이, 가변 이득 증폭기(311)의 차동 출력 신호를 비교하고, 차동 출력 신호간에 존재하는 DC 오프셋을 검출하여 오프셋 보상 수단(315)으로 출력한다.
본 발명의 일실시예에 따른 직접 변환 수신기에 있어서, 오프셋 검출 수단(313)은 비교기(comparator)로 구현된다. 이 경우, 상기 비교기는 가변 이득 증폭기(311)의 차동 출력 신호를 비교하고, 차동 출력 신호 간 존재하는 DC 오프셋의 극성에 따라 0 또는 1을 출력하도록 함으로써, 가변 이득 증폭기(311)의 출력 신호에 존재하는 DC 오프셋을 검출할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 오프셋 검출 수단(313)은 비교기의 출력단에 접속된 카운터를 더 포함할 수 있다. 이 경우, 비교기는 가변 이득 증폭기(311)의 출력 신호의 DC 오프셋이 0보다 큰지, 작은지를 판단하고, 카운터는 비교기가 판단한 DC 오프셋을 샘플링하여 평균값을 오프셋 보상 수단(315)에 인가한다.
좀더 구체적으로는, 예를들어, 샘플링을 64번 하는 경우에, 0~127 까지 카운트 가능한 카운터를 마련한다. 이 경우, 카운터의 초기값을 64로 설정하고, 샘플링시 마다 비교기의 출력 신호를 감시한다. 카운터는 비교기의 출력값이 0인 경우에는 숫자를 감소시키고, 1인 경우에는 숫자를 증가시킴으로써, 64번의 샘플링 후에 카운터의 출력값이 64보다 큰지, 작은지를 판단한다. 이로써, 가변 이득 증폭기(311)의 출력이 교류 신호와 섞여서 비교기에 인가될 경우에 발생될 수 있는 오동작을 미연에 방지할 수 있다.
또한, 상기 카운터는 샘플링 수 및 샘플링 주파수가 가변되도록 구현될 수 있으며, 검출된 DC 오프셋을 오프셋 보상 수단(315)으로 출력하는데 소요되는 시간은 샘플링 주파수(fs) 및 샘플링 수(N)의 곱으로 표현될 수 있다.
본 발명의 일실시예에 따른 직접 변환 수신기에 있어서, 바람직하게는, 후술하는 조건부 보상 모드 동작이 수행되면, 보다 정확한 DC 오프셋 보상을 위하여 저잡음 증폭기(301) 및 가변 이득 증폭기(311)의 이득이 최대가 되도록 설정한다. 이 경우, 안테나를 통해 수신된 무선 주파수 신호가 높은 전력을 갖게 되면, 기저 대역 단의 가변 이득 증폭기(311)의 출력 신호는 매우 높은 전력 레벨을 갖게 된다. 따라서, 오프셋 검출 수단(313)의 출력 신호는 0, 1을 반복하게 된다.
상기의 문제를 해결하기 위한 첫번째 방법으로서, 본 발명의 일실시예에 따른 오프셋 검출 수단(313)은 도 4에 도시된 바와 같이, 저대역 필터(401)를 가변 이득 증폭기(311a, 311b)의 출력단 및 비교기(403)간에 접속시키고, 상기 저대역 필터(401)의 차단 주파수를 작게 함으로써, 교류 신호를 감쇄시킨다.
본 발명의 바람직한 실시예에 따르면, 상기 저대역 필터(401)는 차단 주파수를 소프트웨어적인 방법으로 제어할 수 있는 저대역 필터(programmable LPF:401)로 구현된다. 이 경우, 저대역 필터(401)의 차단 주파수를 작게 할수록 교류 신호를 더 크게 감쇄시킬 수 있다. 다만, 차단 주파수를 작게 할수록 신호의 전달 시간이 늘어나게 되므로 적정한 차단 주파수를 선택함으로써, 직접 변환 수신기가 최적의 동작을 수행할 수 있도록 한다. 또한, 상기 저대역 필터(401)는 차수를 가변시킬수 있는 필터로 구현될 수 있다. 이 경우, 필터(401)의 차수를 증가시킬수록 필터(401)의 내부 구성이 복잡해지는 단점은 있으나, 교류 신호의 영향을 더욱 상세시킬 수 있다. 나아가, 본 발명의 다른 실시예에 따르면, 상기 오프셋 검출 수단(313)에 히스테리시스(hysteresis)를 줌으로써, 교류 신호에 의한 오동작을 막을 수 있다.
상기 교류 신호에 의한 문제를 해결하기 위한 두번째 방법으로서, 도 4에 도시된 바와 같이, 가변 이득 증폭기(311)가 여러 단의 가변 이득 증폭기(311a, 311b)로 구현되는 경우, DC 오프셋을 최종 출력단(311b)의 앞단에 존재하는 가변 이득 증폭기(311a) 또는 그 이전에 존재하는 가변 이득 증폭기의 출력에서 검출할 수 있다. 이 경우에는, 보다 작은 교류 신호가 오프셋 검출 수단(313)에 인가되게 되어, DC 오프셋을 검출함에 있어서, 교류 신호의 영향을 좀더 억제할 수 있다.
3. 본 발명의 일실시예에 따른 오프셋 보상 수단
오프셋 보상 수단(315)은 상기 설명한 바와 같이, 제어부(317) 및 레지스터(319)를 포함하고, 오프셋 검출 수단(313)의 출력 값에 따라서, 제1 및 제2 오프셋 보상 증폭기(305, 309)에 각각 인가되는 제1 및 제2 제어 신호 Vc31, Vc32를 제어함으로써, 가변 이득 증폭기(311)의 출력단에 존재하는 DC 오프셋을 제거한다.
오프셋 보상 수단(315)에 포함된 제어부(317)는 오프셋 검출 수단(313)에 의하여 검출된 DC 오프셋의 극성에 따라서, 레지스터(317)에 저장되는 데이터 값을 제어하고, 레지스터(317)에 포함된 데이터 중 일부 또는 전부가 제1 및 제2 제어 신호 Vc31, Vc32로서, 제1 및 제2 오프셋 보상 증폭기(305, 309)로 인가된다.
좀더 상세하게는, 오프셋 검출 수단(313)이 비교기로 구현되는 겨우, 제어부(317)는 상기 비교기의 출력값이 0이지 1인지를 판단하고, 레지스터(319)에 저장된 데이터 값을 가변시킨다.
본 발명의 일실시예에 따른 오프셋 보상 수단(315)에 있어서, 상기 레지스터(319)는 SAR(successive approximation register) 타입으로 구현될 수 있다. 이 경우, 제어부(317)는 상기 오프셋 검출 수단(313)에 의하여 검출된 DC 오프셋에 따라서 레지스터(319)의 데이터 값을 최상위 비트부터 최하위 비트까지 연속적 접근(successive approximation) 방법으로 결정함으로써, 발생된 DC 오프셋을 디지털 데이터로 변환시킨다.
본 발명의 일실시예에 따른 오프셋 보상 수단(315)에 있어서, 제1 제어 신호 Vc31는 오프셋 보상 수단(315)의 레지스터(319)에 저장된 상위 N 비트의 디지털 데이터로 구성된다. 이 경우, 제1 오프셋 보상 증폭기(305)는 제1 제어 신호 Vc31를 입력 받아, 미리 정해진 풀 레인지(full range)를 상기 N 비트의 해상도로 DC 오프셋을 보상한다.
이와 마찬가지로, 제2 제어 신호 Vc32는 오프셋 보상 수단(315)의 레지스터(319)에 저장된 하위 M 비트의 디지털 데이터로 구성된다. 이 경우, 제2 오프셋 보상 증폭기(309)는 제2 제어 신호 Vc31를 입력 받아, 제2 오프셋 보상 증폭기(309)의 입력 신호간 존재하는 DC 오프셋을 보상한다.
본 발명의 일실시예에 따른 오프셋 보상 수단(315)에 있어서, 바람직하게는, 제2 오프셋 보상 증폭기(309)는 하위 M 비트의 데이터를 입력 받아 제1 오프셋 보상 증폭기(305)의 2LSB(least significant bit: 최하위 비트) 정도의 풀 레인지(full range)를 M 비트의 해상도로 DC 오프셋을 보상한다. 이와 같이, 제2 오프셋 보상 증폭기(309)가 풀 레인지를 제1 오프셋 보상 증폭기(305)의 2LSB 정도 갖는 이유는 제1 오프셋 보상 증폭기(305) 및 필터(307)에 의하여 발생되는 DC 오프셋으로 인하여, 레지스터(319)에 저장된데이터로 DC 오프셋을 정확히 보상하지 못하는 경우를 방지하기 위함이다.
4. 본 발명의 일실시예에 따른 오프셋 보상 증폭기
도 5a 및 5b는 도 3에 도시된 제1 오프셋 보상 증폭기(305)의 내부 구성을 본 발명의 일실시예에 따라서 도시한 회로도이다.
도 5a에 도시된 바와 같이, 본 발명의 일실시예에 따른 제1 오프셋 보상 증폭기(305)는 제1 및 제2 증폭 소자 MN51, MN52, 바이어스 전류 Ibias, 및 제1 및 제2 부하 임피던스 R51, R52를 포함한다.
제1 및 제2 증폭 소자 MN51, MN52가 게이트에 각각 인가되는 입력 신호 Vin+, Vin-에 따라서 드레인으로 흐르는 전류를 제어하면, 제1 및 제2 부하 임피던스 R51, R52에 의한 전압 강하의 양이 변화되어, 결국 + 및 - 출력단 Vout+, Vout- 양단에는 + 및 - 입력단 Vin+, Vin- 양단의 전압의 증폭된 신호가 나타난다.
본 발명의 일실시예에 따른 제1 오프셋 보상 증폭기(305)에 있어서, 상기 제1 및 제2 부하 임피던스 R51, R52는 인가되는 제어 신호에 의하여 임피던스 값이 제어되는 가변 임피던스이다.
좀더 상세하게는, 제1 오프셋 보상 증폭기(305)의 제1 및 제2 부하 임피던스 R51, R52에는 오프셋 보상 수단(315)에 의한 제1 제어 신호 Vc31가 인가되며, 상기 제1 제어 신호 Vc31에 의하여 제1 및 제2 부하 임피던스 R51, R52는 서로 다른 임피던스 값을 가지게 된다. 즉, 입력 신호 Vc+, Vc-간 존재하는 DC 오프셋 만큼 상기 제1 및 제2 부하 임피던스 R51, R52에서 강하되는 전압의 크기를 다르게 함으로써, 입력 신호간 존재하는 DC 오프셋을 보상할 수 있다.
도 5b는 본 발명의 다른 실시예에 따른 제1 오프셋 보상 증폭기(305)를 도시한 회로도이다.
도 5b는 입력 신호 Vc+, Vc-간 존재하는 DC 오프셋을 좀더 세밀하게 제거하기 위한 것으로써, 도 5a에 도시된 회로에 제2 보상부(530)가 더 접속된다.
제2 보상부(530)는 서로 직렬 접속된 제3 증폭 소자 MN53 및 제1 전류 소오스 I51, 및 서로 직렬 접속된 제4 증폭 소자 MN54 및 제2 전류 소오스 I52를 포함한다.
제3 증폭 소자 MN53의 게이트는 제1 증폭 소자 MN51의 드레인에 접속되고, 제4 증폭 소자 MN54의 게이트는 제2 증폭 소자 MN52의 드레인에 접속된다. 제3 및 제4 증폭 소자 MN53, MN54의 소오스는 - 및 + 출력단 Vout-, Vout+을 형성한다.
본 발명의 다른 실시예에 따른 제1 오프셋 보상 증폭기(305)에 있어서, 제1 보상부(510)의 제1 및 제2 부하 임피던스 R51, R52에는 제1 제어 신호 Vc31의 상위 a비트가 인가되고, 제2 보상부(530)의 제1 및 제2 전류 소오스 I51, I52에는 제1 제어 신호 Vc32의 하위 b비트가 인가된다.
이하, 본 발명의 다른 실시예에 따른 제1 오프셋 보상 증폭기(305)의 동작을 설명한다.
제1 보상부(510)는 상기 설명한 바와 같이, 인가되는 제어 신호에 의하여 제1 및 제2 부하 임피던스 R51, R52의 임피던스 값을 서로 다르게 함으로써, 입력 신호 Vin+, Vin- 간 존재하는 DC 오프셋을 제거한다.
제2 보상부(530)는 도 5a에 도시된 증폭 회로의 출력 전압을 제3 및 제4 증폭 소자 MN53, MN54의 게이트-소오스 전압 만큼 감소된 전압을 출력시켜 출력 신호의 스윙폭을 크게하고, 제1 및 제2 전류 소오스 I51, I52의 전류 값을 서로 다르게 제어함으로써, 입력 신호 Vin+, Vin- 간 존재하는 DC 오프셋을 좀더 세밀하게 제거한다.
좀더 상세하게는, 제1 및 제2 전류 소오스 I51, I52를 가변시키면 제3 및 제4 증폭 소자 MN53, MN54의 게이트-소오스간 전압 Vgs이 변화하게 되고, + 및 - 출력단 Vout+, Vout-에 인가되는 DC 전압이 변화하게 된다. 이때, 변화하는 DC 전압은 변화 전류에 루트를 취한 값에 비례하며, 이로써, 보정 전압이 전류에 정비례하는 제1 보정부(510) 보다 입력 신호간 존재하는 DC 오프셋을 섬세하게 보상해 줄 수 있다.
도 5a 및 도 5b는 오프셋 보상 수단(315)에 의하여 인가되는 제1 제어 신호 Vc31에 의하여 입력 신호간 존재하는 DC 오프셋을 제거하는 제1 오프셋 보상 증폭기(305)에 대하여 설명하였다. 제2 오프셋 보상 증폭기(309) 또한 제1 오프셋 보상 증폭기(305)와 마찬가지로, 오프셋 보상 수단(315)으로부터 인가되는 제2 제어 신호 Vc32에 의하여 입력 신호 간에 존재하는 DC 오프셋을 제거할 수 있도록 회로를 구성할 수 있으며, 실시예에 따라서, 제1 오프셋 보상 증폭기(305)와 동일한 구성을 취하거나 변형된 구조를 취할 수 있다.
5. 본 발명의 일실시예에 따른 오프셋 보상 동작
본 발명의 일실시예에 따른 오프셋 보상 수단(315)은 조건부 보상 모드 동작 및 실시간(real time) 보상 모드 동작을 지원한다.
조건부 보상 모드 동작은 국부 발진 신호 LO의 주파수가 변화하거나, 필터(307)의 차단 주파수(cut-off frequency)가 변할 때 직접 변환 수신기의 출력 신호간 발생하는 DC 오프셋을 보상하는 동작을 말한다. 실시간 보상 모드 동작은 직접 변환 수신기의 출력 신호간 발생된 DC 오프셋을 실시간으로 보상하는 것을 말한다.
이하에서는 조건부 보상 모드 동작에 대하여 설명하고, 그 후 실시간 보상 모드 동작을 설명한다.
상기 설명한 바와 같이, 수신 장치의 출력 신호간 발생하는 DC 오프셋은 국부 발진 신호 LO의 주파수의 변화 및 필터(307)의 차단 주파수의 변화에 따라 변화하므로, 국부 발진 신호 LO의 주파수의 변화 및 필터(307)의 차단 주파수의 변화 여부를 감지하고, 상기 변화가 발생된 경우, 조건부 보상 모드 동작을 수행한다.
이 경우, 도 3에 도시된 오프셋 보상 수단(315)에는 상기 국부 발진 신호 LO의 주파수 및 필터(307)의 차단 주파수를 제어하는 레지스터의 변화 여부를 검출하기 위한 검출부(도시되지 않음)가 더 포함되며, 상기 검출부의 출력 신호에 의하여 조건부 보상 모드 동작이 수행된다.
조건부 보상 모드 동작이 수행되면, 오프셋 보상 수단(315)은 제1 및 제2 오프셋 보상 증폭기(305, 309)를 제어하기 위한 레지스터(319)의 데이터 값을 최상위 비트부터 최하위 비트까지 연속적 접근 방법으로 결정한다.
상세하게는, 초기 상태에서, 오프셋 보상 수단(315)에 포함된 레지스터(319)는 제1 및 제2 오프셋 보상 증폭기(305, 309)가 풀 레인지의 중간 값의 보상 전압을 가지도록 설정된다. 이 경우, 기저 대역 단의 가변 이득 증폭기(311)의 출력단에는 기존에 존재했던 DC 오프셋에서 보상 전압이 감해진 값이 나타나게 되며, 이 값이 오프셋 검출 수단(313)에 인가된다. 오프셋 검출 수단(313)은 인가되는 입력 신호에 존재하는 DC 오프셋을 검출하고, 오프셋 보상 수단(315)으로 인가하면, 오프셋 보상 수단(315)의 제어부(317)는 레지스터(319)의 최상위 비트(MSB)를 결정한다.
좀더 상세하게는, 오프셋 검출 수단(313)이 비교기로 구현된 경우, 검출된 DC 오프셋이 + 값인 경우에 오프셋 검출 수단(313)의 출력은 1이 되고, - 값인 경우에는 0이 된다. 따라서, 오프셋 보상 수단(315)의 제어부(317)는 오프셋 검출 수단(313)에서 출력된 값이 0인지 1인지를 판단하고, 오프셋 검출 수단(313)에서 출력된 값이 1인 경우에는 레지스터(319)의 해당 비트를 1로 설정하고, 그 반대인 경우에는 0으로 설정한다. 이러한 방식으로 최상위 비트부터 최하위 비트까지 결정하게 되어 조건부 보상 모드 동작이 완료된다.
상기 설명에서는 조건부 보상 모드 동작이 국부 발진 신호의 주파수 또는 필터의 차단 주파수가 변화된 경우에 동작을 하는 것으로 설명하였으나, 후술하는 바와 같이, 초기 상태에서 국부 발진 신호의 주파수의 변화 또는 필터의 차단 주파수의 변화와는 무관하게 한번 또는 그 이상 조건부 보상 모드 동작을 수행하고, 이하에서 설명하는 실시간 보상 모드 동작을 수행할 수도 있다.
이상은 국부 발진 신호 LO의 주파수가 변화되거나, 필터(307)의 차단 주파수가 변할 때, 직접 변환 수신기의 출력 신호간 발생하는 DC 오프셋을 보상하는 조건부 보상 모드 동작에 대하여 설명하였다. 그러나, 이러한 조건부 보상 모드 동작으로 DC 오프셋을 보상하였다 하더라도, 안테나를 통해 수신된 무선 주파수 신호의 전력 레벨이 변화하면 믹서(303)의 출력단에서의 DC 오프셋이 변화하고, 자동 이득 제어 장치의 제어 신호도 바뀌게 되어 가변 이득 증폭기(311)의 DC 오프셋도 변화하게 된다.
이러한 DC 오프셋의 변화를 보상하기 위하여, 오프셋 보상 수단(315)은 조건부 보상 모드 동작으로 결정된 레지스터(319)의 데이터 값을 그대로 유지한 채 실시간 보상 모드 동작이 수행되도록 한다.
본 발명의 일실시예에 따른 직접 변환 수신기에 있어서, 실시간 보상 모드 동작 시, 오프셋 검출 수단(313)에 의하여 검출된 DC 오프셋의 극성에 따라서 레지스터(319)에 저장된 데이터 값을 제어부(319)를 통하여 증가시키거나 감소시킴으로써, 변화된 DC 오프셋을 보상한다. 바람직하게는, 오프셋 보상 수단(315)의 제어부(317)는 레지스터(319)를 최하위 비트부터 최상위 비트로 제어한다.
본 발명의 일실시예에 따른 직접 변환 수신기에 있어서, 실시간 보상 모드 동작 시, 제어부(319)는 업-다운 카운터를 더 포함하고, 상기 업-다운 카운터에 의하여, 레지스터(319)의 값을 증가시키거나 감소시킨다.
이와 같이, 본 발명의 일실시예에 따른 직접 변환 수신기는 조건부 보상 모드 동작 및 실시간 보상 모드 동작을 수행함으로써, 수신기 자체에서 DC 오프셋을 제거할 수 있다. 나아가, 실시간으로 DC 오프셋을 보상함으로써, 수신 신호의 전력 레벨 및 증폭기의 이득에 따라 가변되는 동적인 DC 오프셋을 제거할 수 있다.
도 6은 본 발명의 일실시예에 따른 오프셋 보상 방법을 설명하기 위한 순서도이다.
도 6에 도시된 바와 같이, 수신기를 턴온(turn-on)시키고 (S601) 오프셋 보상 수단(315)에 포함된 레지스터(319)의 초기값을 설정한다 (S603). 그리고, 오프셋 보상 수단(315)은 국부 발진 신호 LO를 생성하는 위상 고정 루프(Phase Locked Loop)의 주파수 또는 필터(307)의 차단 주파수를 제어하는 레지스터의 변화 여부를 검출한다 (S605).
이 때, 위상 고정 루프의 주파수 또는 필터(307)의 차단 주파수가 변화되면 오프셋 보상 수단은 조건부 보상 모드 동작을 수행한다 (S607). 조건부 보상 모드 동작에 의하여 레지스터(319)의 모든 비트 값이 결정되면, 이 값을 유지한 채 실시간 보상 보드 동작이 수행(S609)됨으로써, 동적인 DC 오프셋을 제거할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 DC 오프셋 보상 방법을 설명하기 위한 순서도이다.
도 7에 도시된 DC 오프셋 보상 방법은 레지스터의 초기값을 설정한 (S703) 후에 위상 고정 루프의 주파수 변화 또는 필터의 차단 주파수 변화와 관계없이 조건부 보상 모드 동작을 수행 (S705)하고, 그 후 신호를 계속 수신하면서 가변 이득 증폭기의 이득 변화에 따라 가변되는 DC 오프셋을 상쇄하기 위한 실시간 보사 모드 동작을 수행 (S707)한다는 점에서 도 6에 도시된 DC 오프셋 보상 방법과 차이점을 갖는다.
6. 본 발명의 다른 실시예에 따른 직접 변환 수신기
도 8은 본 발명의 다른 실시예에 따른 직접 변환 수신기를 도시한 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 직접 변환 수신기는DBS(direct broadcasting satellite: 직접 방송 위성) 신호와 같이 넓은 대역의 신호를 처리하는 경우 적합한 형태이다.
이하, 도 8을 참조하여, 본 발명의 다른 실시예에 따른 직접 변환 수신기의 구성 및 동작을 설명한다. 다만, 도 3과 관련하여, 이미 설명된 부분과 실질적으로 동일한 구성 및 동작에 대해서는 설명을 생략하기로 한다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 직접 변환 수신기는 믹서(803)의 출력단에 필터(805), 제1 및 제2 가변 이득 증폭기(807, 811), 제1 및 제2 커패시터 C81, C82, 오프셋 보상 증폭기(809)가 접속된다.
필터(805)는 믹서(803)의 출력 신호 중 원하는 신호를 필터링하여 출력하고, 제1 가변 이득 증폭기(807)는 필터(807)의 출력 신호를 이득을 제어하며 증폭시킨다.
제1 및 제2 커패시터 C81, C82는 제1 가변 이득 증폭기(807)의 양 출력단에 각각 접속되어 제1 가변 이득 증폭기(807)의 출력 신호에 존재하는 DC 성분 및 그 근처의 저주파 성분이 오프셋 보상 증폭기(809)로 전달되는 것을 억제한다.
오프셋 보상 증폭기(809)는 입력 신호를 증폭시키며, 오프셋 보상 수단(615)으로부터 인가되는 제1 제어 신호 VC81에 의하여 입력 신호간 존재하는 DC 오프셋을 제거한다.
제2 가변 이득 증폭기(811)는 오프셋 보상 증폭기(809)의 출력 신호를 이득을 제어하며 증폭시킨다.
도 8에 도시된 바와 같이, 제1 및 제2 가변 이득 증폭기(807, 811) 간에 AC 커플링을 사용하여 DC 성분을 차단시키는 경우, 보상해야 할 DC 오프셋의 범위가 줄어들어 보다 적은 수의 비트를 이용하여 DC 오프셋을 보상할 수 있다. 그러나, 저주파 신호가 손실되므로 본 발명이 응용되는 신호 처리 장치에 따라서 적절히 사용되어야 한다.
도 8에서는 AC 커플링을 위한 한가지 방법으로서, 제1 가변 이득 증폭기(807)의 출력단에 제1 및 제2 커패시터 C81, C82를 접속시킨 형태로 구현하였으나, 제1 가변 이득 증폭기(807)의 출력 신호의 DC 성분을 차단하기 위한 다양한 방법이 사용될 수 있다.
도 9은 본 발명의 다른 실시예에 따른 직접 변환 수신기를 도시한 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 직접 변환 수신기는 도 3 및 도 8에 도시된 오프셋 보상 방법을 선택적으로 사용할 수 있도록 구현된 것이다.
즉, 도 3에 도시된 DC 오프셋 보상 방법이 사용되는 경우에, 제1 스위치 수단 쌍 SW91은 단락되고, 제2 및 제3 스위치 수단 쌍 SW92, SW93은 개방된다. 따라서, 제1 및 제2 오프셋 보상 증폭기(905, 909)를 통해 증폭된 신호가 바로 제3 오프셋 보상 증폭기(911)에 입력된다.
이 경우, 오프셋 보상 수단(917)은 제1 및 제2 오프셋 보상 증폭기(905, 909)에 각각 제1 및 제2 제어 신호 Vc91, Vc92를 인가함으로써, 가변 이득 증폭기(913)의 출력 신호간에 발생된 DC 오프셋을 제거한다. 또한, 제3 오프셋 보상 증폭기(911)는 DC 오프셋 보상 동작과는 무관하게 제2 오프셋 보상 증폭기(909)의 출력 신호를 증폭시켜 전달한다.
도 8에 도시된 방법으로 DC 오프셋을 보상하는 경우에는, 제1 스위치 수단 쌍 SW91은 개방하고, 제2 및 제3 스위치 수단 쌍 SW92, SW93은 단락시킨다.
따라서, 제2 오프셋 보상 증폭기(909)의 출력 신호는 제1 및 제2 커패시터 C91, C92를 통하여 제3 오프셋 보상 증폭기(911)에 인가되며, 제3 오프셋 보상 증폭기(911)는 제3 제어 신호 Vc93에 의하여 DC 오프셋을 보상한다. 이 경우, 제1 및 제2 오프셋 보상 증폭기(905, 909)는 DC 오프셋 동작과 무관하게 신호를 증폭시켜 출력한다.
본 발명의 일실시예에 따른 직접 변환 수신기에 있어서, 제1 및 제2 커패시터 C91, C92는 칩 내부 또는 외부에 마련될 수 있으며, 커패시터의 용량이 큰 경우에는 칩 외부에 마련되는 것이 바람직하다.
본 발명에 따르면, 신호 처리 장치에서 발생되는 DC 오프셋을 실시간으로 제거할 수 있다.
또한, 신호 처리 장치의 국부 발진 신호의 주파수의 변화 또는 필터 회로의 차단 주파수의 변화에 의해 발생되는 DC 오프셋을 제거할 수 있다.
나아가, 신호 처리 장치에 인가되는 신호의 전력 레벨의 변화 등에 의해 가변되는 동적인 DC 오프셋을 실시간으로 제거할 수 있다.
도 1은 종래의 직접 변환 수신기를 도시한 블록도.
도 2는 DC 오프셋 보상 회로를 구비한 종래의 직접 변환 수신기를 도시한 블록도.
도 3은 본 발명의 일실시예에 따른 직접 변환 수신기를 도시한 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 DC 오프셋 검출 수단을 도시한 블록도.
도 5a는 도 3에 도시된 제1 증폭기의 내부 구성을 본 발명의 일실시예에 따라서 도시한 회로도.
도 5b는 도 3에 도시된 제1 증폭기의 내부 구성을 본 발명의 다른 실시예에 따라서 도시한 회로도.
도 6은 본 발명의 일실시예에 따른 DC 오프셋 보상 방법을 설명하기 위한 순서도.
도 7은 본 발명의 다른 실시예에 따른 DC 오프셋 보상 방법을 설명하기 위한 순서도.
도 8은 본 발명의 다른 실시예에 따른 직접 변환 수신기를 도시한 블록도.
도 9는 본 발명의 또 다른 실시예에 따른 직접 변환 수신기를 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
301: 저잡음 증폭기 303: 믹서
305: 제1 오프셋 보상 증폭기 307: 필터
309: 제2 오프셋 보상 증폭기 311: 가변 이득 증폭기
313: 오프셋 검출 수단 315: 오프셋 보상 수단
317: 제어부 319: 레지스터

Claims (19)

  1. 저잡음 증폭기,
    상기 저잡음 증폭기에서 출력된 신호를 국부 발진 신호와 믹싱하여 출력하는 믹서,
    상기 믹서에서 출력된 신호를 증폭시키며, 인가되는 제1 제어 신호에 의하여 상기 믹서의 출력 신호에 존재하는 DC 오프셋을 1차적으로 보상하는 제1 오프셋 보상 증폭기,
    상기 제1 오프셋 보상 증폭기의 출력단에 접속되어, 입력되는 신호를 증폭시키고, 인가되는 제2 제어 신호에 의하여 상기 입력 신호에 존재하는 DC 오프셋을 2차적으로 제거하는 제2 오프셋 보상 증폭기,
    상기 제2 오프셋 보상 증폭기의 출력 신호를 자동 이득 제어 회로의 제어 신호에 따라 이득을 제어하며 증폭시키는 가변 이득 증폭기,
    상기 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및
    상기 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 상기 제1 및 제2 제어 신호를 출력하는 오프셋 보상 수단
    을 포함하는 신호 처리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 오프셋 보상 증폭기는
    게이트, 드레인, 및 소오스를 구비하고, 상기 게이트에 인가되는 입력 전압에 의하여 상기 드레인으로부터 상기 소오스로 흐르는 전류를 제어하는 제1 및 제2 증폭 소자,
    상기 제1 및 제2 증폭 소자의 상기 드레인 및 제1 전원 간에 접속된 제1 및 제2 부하 임피던스, 및
    상기 제1 및 제2 증폭 소자의 상기 소오스 및 제2 전원 간에 접속된 바이어스 전류
    를 포함하되,
    상기 제1 및 제2 부하 임피던스는 인가되는 상기 제1 및 제2 제어 신호에 의하여 임피던스 값이 가변되는 신호 처리 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 오프셋 보상 증폭기는
    상기 제1 및 제2 증폭 소자의 드레인에 각각 접속된 게이트, 드레인, 및 소오스를 구비하고, 상기 게이트에 인가된 전압에서 상기 게이트 및 소오스간 전압만큼 감해진 전압을 상기 소오스로 출력하는 제3 및 제4 증폭 소자,
    상기 제3 및 제4 증폭 소자의 소오스에 가변 전류를 공급하기 위한 제1 및 제2 바이어스 전류 소오스
    를 포함하되,
    상기 제1 및 제2 바이어스 전류 소오스에 의해 공급되는 전류는 인가되는 상기 제1 및 제2 제어 신호에 의하여 가변되는 신호 처리 장치.
  4. 제1항에 있어서,
    상기 오프셋 보상 수단은 레지스터 및 제어부를 포함하고,
    상기 제어부는 상기 DC 오프셋 검출 수단에 의해 검출된 DC 오프셋의 극성에 따라서, 상기 레지스터에 저장된 데이터 값을 제어하는 신호 처리 장치.
  5. 제1항에 있어서,
    상기 신호 처리 장치는 상기 제1 오프셋 보상 증폭기의 출력 신호 중 원하는 신호를 여과하여 제2 오프셋 보상 증폭기로 출력하기 위한 필터를 더 포함하는 신호 처리 장치.
  6. 제5항에 있어서,
    상기 필터는 상기 필터의 차단 주파수 또는 상기 필터의 차수를 가변시킬 수 있도록 구현된 신호 처리 장치.
  7. 제1항에 있어서,
    상기 오프셋 검출 수단은 상기 제1 가변 이득 증폭기의 차동 출력 신호를 비교하기 위한 비교기를 포함하는 신호 처리 장치.
  8. 제7항에 있어서,
    상기 오프셋 검출 수단은 상기 비교기에서 출력된 값을 샘플링하고 평균값을 출력하기 위한 수단을 더 포함하는 신호 처리 장치.
  9. 제1항에 있어서,
    상기 오프셋 검출 수단은 상기 가변 이득 증폭기의 출력 신호에 존재하는 교류 신호를 감쇄시켜 상기 비교기로 출력하기 위한 필터를 더 포함하는 신호 처리 장치.
  10. 제1항에 있어서,
    가변 이득 증폭기가 복수의 가변 이득 증폭기를 포함하는 경우, 상기 오프셋 검출 수단은 상기 복수의 가변 이득 증폭기 중 어느 하나의 출력 신호간 존재하는 DC 오프셋을 검출하는 신호 처리 장치.
  11. 제1항에 있어서,
    상기 제2 오프셋 보상 증폭기 및 상기 DC 오프셋 보상 수단 간에 스위치 수단을 더 포함하는 신호 처리 장치.
  12. 제1항에 있어서,
    상기 DC 오프셋 보상 수단에 포함된 상기 레지스터는 SAR 레지스터(successive approximation register) 타입인 신호 처리 장치.
  13. 제1항에 있어서,
    상기 DC 오프셋 보상 수단은 상기 국부 발진 신호의 주파수 또는 상기 필터의 차단 주파수의 변화를 검출하기 위한 검출 수단을 더 포함하는 신호 처리 장치.
  14. 제4항에 있어서,
    상기 DC 오프셋 보상 수단은 상기 DC 오프셋 검출 수단의 출력값에 따라서, 상기 레지스터에 저장되어 있는 데이터 값을 증가 또는 감소시키기 위한 카운터를 더 포함하는 신호 처리 장치.
  15. 저잡음 증폭기,
    상기 저잡음 증폭기에서 출력된 신호를 국부 발진 신호와 믹싱하여 출력하는 믹서,
    상기 믹서에서 출력단에 접속되어, 입력 신호를 자동 이득 제어 회로의 제어 신호에 따라 이득을 제어하며 증폭시키는 제1 가변 이득 증폭기,
    상기 제1 가변 이득 증폭기의 출력단에 접속되어, 상기 제1 가변 이득 증폭기의 출력 신호에 존재하는 DC 성분을 제거하기 위한 수단,
    상기 DC 성분을 제거하기 위한 수단을 통과한 신호를 입력하여 증폭시키되, 인가되는 제어 신호에 의하여 상기 입력 신호에 존재하는 DC 성분을 제거하는 오프셋 보상 증폭기,
    상기 오프셋 보상 증폭기의 출력 신호를 자동 이득 제어 회로의 제어 신호에 따라 이득을 제어하며 증폭시키는 제2 가변 이득 증폭기,
    상기 제2 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및
    상기 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 상기 제어 신호를 출력하는 오프셋 보상 수단
    을 포함하는 신호 처리 장치.
  16. 제15항에 있어서,
    상기 제1 가변 이득 증폭기의 출력 신호에 존재하는 DC 성분을 제거하기 위한 수단은 커패시터를 포함하는 신호 처리 장치.
  17. 제1 및 제2 입력단에 인가되는 신호를 차동 증폭시켜 제1 및 제2 출력단으로 출력하고, 인가되는 오프셋 제어 신호에 의하여, 상기 제1 및 제2 입력단에 인가되는 입력 신호간 존재하는 DC 오프셋을 보상하는 오프셋 보상 증폭기,
    상기 오프셋 보상 증폭기의 출력 신호를 자동 이득 제어 회로의 제어 신호에 따라 이득을 제어하며 증폭시키는 가변 이득 증폭기,
    상기 가변 이득 증폭기의 출력 신호에 존재하는 DC 오프셋을 검출하기 위한 오프셋 검출 수단, 및
    상기 오프셋 검출 수단에 의해 검출된 DC 오프셋을 보상하기 위한 제어 신호를 상기 오프셋 보상 증폭기로 출력하는 오프셋 보상 수단
    을 포함하는 신호 처리 장치.
  18. 신호 처리 장치의 DC 오프셋 보상 방법에 있어서,
    상기 신호 처리 장치를 활성화시키는 제1 단계,
    DC 오프셋을 보상하기 위하여, 초기 보상 데이터를 설정하는 제2 단계,
    상기 신호 처리 장치에 포함된 위상 고정 루프의 주파수 또는 로우 패스 필터의 차단 주파수 변화 여부를 검출하는 제3 단계,
    상기 제3 단계에서 변화가 검출된 경우, DC 오프셋을 보상하기 위한 상기 보상 데이터를 최상위 비트부터 최하위 비트까지 연속적 접근 방식으로 결정함으로써, DC 오프셋을 보상하는 제4 단계,
    상기 제3 단계에서 변화가 검출되지 않거나, 상기 제4 단계가 완료된 경우, 실시간으로 상기 신호 처리 장치에 발생된 DC 오프셋을 검출하고, 검출된 DC 오프셋에 따라서, 상기 보상 데이터 값을 증가 또는 감소시킴으로서, DC 오프셋을 보상하는 제5 단계
    를 포함하는 DC 오프셋 보상 방법.
  19. 신호 처리 장치의 DC 오프셋 보상 방법에 있어서,
    상기 신호 처리 장치를 활성화시키는 제1 단계,
    DC 오프셋을 보상하기 위하여, 초기 보상 데이터를 설정하는 제2 단계,
    DC 오프셋을 보상하기 위한 상기 보상 데이터를 최상위 비트부터 최하위 비트까지 연속적 접근 방식으로 결정함으로써, DC 오프셋을 보상하는 제3 단계,
    실시간으로 상기 신호 처리 장치에 발생된 DC 오프셋을 검출하고, 검출된 DC 오프셋에 따라서, 상기 보상 데이터 값을 증가 또는 감소시킴으로서, DC 오프셋을 보상하는 제4 단계
    를 포함하는 DC 오프셋 보상 방법.
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