KR100474074B1 - Reference voltage generation circuit - Google Patents
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Abstract
본 발명은 서로 다른 저항값을 갖는 다수개의 저항들을 직렬연결해 접지로 인가되는 전원전압을 조절하여 원하는 레벨의 VCCR을 출력시킬 수 있는 VCCR 발생 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 외부에서 인가되는 전원전압에 응답하여 출력단으로 기준전압을 발생시키는 기준전압 발생회로에 있어서, 상기 전원전압이 공급되는 공급단에 접속된 전류미러링 수단; 및 상기 전류미러링 수단과 접지전압 사이에 구비되어 상기 전류미러링 수단에 의해 미러링되는 전류량을 조절하여, 상기 출력단을 통해 출력하는 기준전압의 레벨을 조절하기 위한 기준전압 레벨 안정화 수단; 및 상기 전류미러링 수단에서 미러링되는 전류량에 응답하여 상기 출력단으로 기준전압을 출력하는 기준전압 출력부를 구비하며, 상기 기준전압 레벨 안정화 수단은 상기 전류미러링 수단과 접지전압 사이에 직렬 접속된 N개의 NMOS 트랜지스터와, 상기 N개의 NMOS 트랜지스터 각각의 일측과 타측에 각각 병렬접속된 서로 다른 저항값을 가지는 N개의 저항을 구비하고, 상기 N개의 트랜지스터중 턴온되는 트랜지스터의 수를 조절함으로서 상기 전류미러링수단에 의해 미러링되는 전류량을 조절하는 기준전압 발생 회로를 제공한다.The present invention is to provide a VCCR generating circuit that can output a VCCR of a desired level by controlling a power supply voltage applied to the ground by connecting a plurality of resistors having different resistance values in series, the present invention is applied from the outside A reference voltage generation circuit for generating a reference voltage to an output terminal in response to a power supply voltage, comprising: current mirroring means connected to a supply terminal to which the power supply voltage is supplied; And a reference voltage level stabilization means provided between the current mirroring means and a ground voltage to adjust an amount of current mirrored by the current mirroring means to adjust a level of a reference voltage output through the output terminal. And a reference voltage output unit configured to output a reference voltage to the output terminal in response to the amount of current mirrored by the current mirroring means, wherein the reference voltage level stabilization means includes N NMOS transistors connected in series between the current mirroring means and a ground voltage. And N resistors having different resistance values respectively connected in parallel to one side and the other side of each of the N NMOS transistors, and mirrored by the current mirroring means by controlling the number of transistors turned on among the N transistors. It provides a reference voltage generator circuit for controlling the amount of current to be made.
Description
본 발명은 VCCR 발생 회로에 관한 것으로서, 특히 다수개의 저항들을 이용하여 접지로 인가되는 전압을 조절하여 반도체 소자의 플래쉬 메모리셀의 데이터를 리드(read)하기 위하여 인가되는 기준전압인 VCCR의 레벨을 안정적으로 제어할 수 있는 VCCR 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a VCCR generating circuit. In particular, a plurality of resistors are used to adjust the voltage applied to ground to stabilize the level of VCCR, which is a reference voltage applied to read data of a flash memory cell of a semiconductor device. It relates to a VCCR generating circuit that can be controlled by.
일반적으로, 반도체 메모리 소자의 플래쉬 메모리셀에 저장된 데이터들을 리드하기 위하여 플래쉬 메모리셀에 VCCR을 인가하였으며, 이러한 VCCR의 레벨은 웨이퍼상태에서 FIB(Focused Ion Beam) 프로세스를 통하여 제어하였다.In general, a VCCR is applied to a flash memory cell to read data stored in a flash memory cell of a semiconductor memory device, and the level of the VCCR is controlled through a FIB (Focused Ion Beam) process in a wafer state.
도 1 및 도 2를 참조하여 종래의 VCCR의 레벨 제어를 설명하면 다음과 같다.A level control of a conventional VCCR will now be described with reference to FIGS. 1 and 2.
도 1을 참조하면, 종래의 VCCR 발생 회로는 접지 또는 전원전압을 나타내는 제 1 입력신호(A), 소정의 전압을 나타내는 제 2 입력신호(RWLCGHV) 및 접지 또는 전원전압을 나타내는 제 3 입력신호(DRNENb)를 각각 제 1, 제 2 및 제 3 입력단(IN1, IN2, IN3)를 통해 입력하여 VCCR를 안정적으로 제어하기 위한 신호(SENb)를 하이 또는 로우상태로 출력단(Out)을 통해 출력하기 위한 다수개의 VCCR 제어신호 발생수단(B0∼Bn)과, 다이오드용 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)을 통해 인가된 전원전압을 드레인을 통해 각각 출력하기 위한 정전류용 제 3 PMOS 트랜지스터(PM3) 및 다이오드용 제 4 PMOS 트랜지스터(PM4)로 구성된 제 1 전류미러(10)와, 제 1 전류미러(10)를 통해 인가된 전압을 소오스를 통해 각각 출력하기 위한 다이오드용 제 1 NMOS 트랜지스터(NM1) 및 정전류용 제 2 NMOS 트랜지스터(NM2)로 구성된 제 2 전류미러(20)와, 게이트가 제 1 전류미러(10)에 연결되고 드레인 및 소오스가 제 2 전류미러(20)에 공통접속되어 제 2 전류미러(20)에 전압을 안정적으로 공급하여 주기 위한 전압 저장용 제 3 NMOS 트랜지스터(NM3)를 구비한다.Referring to FIG. 1, a conventional VCCR generating circuit includes a first input signal A representing ground or a power supply voltage, a second input signal RWLCGHV representing a predetermined voltage, and a third input signal representing a ground or power supply voltage ( Input the DRNENb through the first, second and third input terminals IN1, IN2, and IN3, respectively, to output the signal SENb for stably controlling the VCCR through the output terminal Out in a high or low state. Constant current third PMOS transistor (PM3) for outputting a plurality of VCCR control signal generating means (B0 to Bn) and power voltages applied through diode first and second PMOS transistors (PM1 and PM2) through a drain, respectively. ) And a first NMOS transistor NM1 for outputting a voltage applied through the first current mirror 10 and a fourth PMOS transistor PM4 for diodes through the source. And second NMOS transistors for constant current A second current mirror 20 composed of a rotor NM2, a gate is connected to the first current mirror 10, and a drain and a source are commonly connected to the second current mirror 20 to the second current mirror 20. A third NMOS transistor NM3 for voltage storage for stably supplying voltage is provided.
또한, 종래의 VCCR 발생 회로는 다수개의 VCCR 제어신호 발생수단(B0∼Bn)의 출력신호(SENb)가 게이트에 각각 인가되며 제 2 전류미러(20)를 통해 인가된 전압을 접지로 인가하여 안정된 VCCR을 출력시키기 위한 직렬접속된 다수개의 NMOS 트랜지스터(NMB1∼NMBn)와, 제 1 전류미러(10)의 제 3 및 제 4 PMOS 트랜지스터(PM3, PM4)의 공통접속된 게이트를 통해 게이트에 인가되는 전압에 의해 온/오프의 크기가 제어되어 다이오드용 제 5 PMOS 트랜지스터(PM5)를 통해 전원전압을 인가받아 출력단(VCCR_RF)을 통하여 VCCR을 출력하기 위한 제 6 PMOS 트랜지스터(PM6)로 구성되는 VCCR 발생수단(30)과, 출력단(VCCR_RF)과 접지 사이에 직렬접속된 다이오드용 제 7내지 제 10 PMOS 트랜지스터(PM7∼PM10)와 전원전압이 게이트에 인가되는 제 4 NMOS 트랜지스터(NM4)로 구성되며 VCCR 발생수단(30)의 제 6 PMOS 트랜지스터(PM6)로부터 출력되는 소정의 전압을 접지로 인가하여 VCCR의 출력크기를 제어하기 위한 VCCR 출력 제어수단(40)을 구비한다.In addition, in the conventional VCCR generating circuit, the output signals SENb of the plurality of VCCR control signal generating means B0 to Bn are respectively applied to the gates, and the voltages applied through the second current mirror 20 are applied to the ground to be stabilized. A plurality of NMOS transistors NMB1 to NMBn connected in series for outputting a VCCR and a gate connected through a common connected gate of the third and fourth PMOS transistors PM3 and PM4 of the first current mirror 10 are applied to the gate. The size of the on / off is controlled by the voltage to generate the VCCR which is composed of the sixth PMOS transistor PM6 for outputting the VCCR through the output terminal VCCR_RF by receiving the power supply voltage through the fifth PMOS transistor PM5 for the diode. Means 30, a seventh to tenth PMOS transistors PM7 to PM10 for diodes connected in series between the output terminal VCCR_RF and ground, and a fourth NMOS transistor NM4 to which a power supply voltage is applied to the gate, and the VCCR Sixth PMOS of the generating means 30 VCCR output control means 40 for controlling the output size of the VCCR by applying a predetermined voltage output from the transistor PM6 to ground.
상기와 같은 구조를 갖는 종래의 VCCR 발생 회로의 동작을 설명하면 다음과 같다.The operation of the conventional VCCR generation circuit having the structure as described above is as follows.
다이오드용 PMOS 트랜지스터(PM1, PM2)를 통해 인가된 전원전압 중에 소정의 전압은 제 1 및 제 2 전류미러(10, 20)와 다수개의 NMOS 트랜지스터(NMBO~NMBn)를 통하여 접지로 인가되며, 또한 다른 소정의 전압은 VCCR 발생수단(30)의 제 6 PMOS 트랜지스터(PM6)의 게이트로 인가되어 PMOS 트랜지스터(PM6)의 온/오프 크기를 제어한다.Among the power supply voltages applied through the diode PMOS transistors PM1 and PM2, a predetermined voltage is applied to the ground through the first and second current mirrors 10 and 20 and the plurality of NMOS transistors NMBO to NMBn. Another predetermined voltage is applied to the gate of the sixth PMOS transistor PM6 of the VCCR generating means 30 to control the on / off size of the PMOS transistor PM6.
이때, 게이트에 각각 인가되는 다수개의 VCCR 제어신호 발생수단(B0∼Bn)의 출력신호들에 의해 다수개의 NMOS 트랜지스터(NMB0∼NMBn)들은 다이오드용 제 1 및 제 2 PMOS트랜지스터(PM1, PM2)를 통해 인가되는 전원전압 중에 소정의 전압을 접지로 인가하여 제 1 전류미러(10)를 통해 VCCR 발생수단(30)의 제 6 PMOS 트랜지스터(PM6)의 게이트로 인가되는 전압의 크기를 제어한다.At this time, the plurality of NMOS transistors NMB0 to NMBn are configured to generate the first and second PMOS transistors PM1 and PM2 for diodes by the output signals of the plurality of VCCR control signal generating means B0 to Bn respectively applied to the gates. A predetermined voltage is applied to the ground among the power voltages applied through the first current mirror 10 to control the magnitude of the voltage applied to the gate of the sixth PMOS transistor PM6 of the VCCR generating means 30.
따라서, VCCR 발생수단(30)은 다이오드용 제 5 PMOS 트랜지스터(PM5)를 통해 인가되는 전원전압 중 소정의 전압을 인가하여 출력단(VCCR_RF)을 통해 VCCR을 출력한다. 또한, VCCR 출력 제어수단(40)은 VCCR 발생수단(30)으로부터 발생된 소정의 VCCR을 접지로 인가하여 적정한 VCCR이 출력단(VCCR_RF)을 통해 출력되도록 VCCR의 출력을 제어한다.Accordingly, the VCCR generating means 30 applies a predetermined voltage among the power supply voltages applied through the fifth PMOS transistor PM5 for the diode to output the VCCR through the output terminal VCCR_RF. In addition, the VCCR output control means 40 applies a predetermined VCCR generated from the VCCR generating means 30 to the ground to control the output of the VCCR so that the appropriate VCCR is output through the output terminal VCCR_RF.
도 2를 참조하여 종래의 VCCR 발생 회로의 VCCR 제어신호 발생수단을 설명하면 다음과 같다.The VCCR control signal generating means of the conventional VCCR generating circuit will be described with reference to FIG. 2.
도 2를 참조하면, 종래의 VCCR 발생수단은 게이트에 각각 인가되는 신호에 의해 소오스에 인가되는 소정의 전압을 갖는 VSG(Voltage Select Gate)신호를 드레인을 통해 SEN(Source Enable) 및 SENb(Source Enable bar)신호를 각각 출력하기 위한 제 11 및 제 12 PMOS 트랜지스터(PM11, PM12)와, 제 11 PMOS 트랜지스터의 드레인과 접지사이에 직렬연결되며, 게이트에 각각 인가되는 제 1 인버터(IV1)를 통해 반전된 제 3 입력신호와 제 1 입력신호에 의해 SEN신호를 접지로 인가하기 위한 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)와, 출력단(SENb)과 접지사이에 직렬연결되며, 제 1 및 제 2 인버터(IV1, IV2)를 각각 통하여 게이트에 각각 인가되는 제 1 및 제 3 입력신호(A, DRNENb)에 의해 SENb신호를 접지로 인가하기 위한 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)를 구비한다.Referring to FIG. 2, the conventional VCCR generating unit uses a source select gate (SEN) and a source enable (SEN) source through a drain of a voltage select gate (VSG) signal having a predetermined voltage applied to a source by a signal applied to a gate, respectively. bar) is inverted through the eleventh and twelfth PMOS transistors PM11 and PM12 for outputting the signal, and the first inverter IV1 connected in series between the drain and the ground of the eleventh PMOS transistor and applied to the gate, respectively. The fifth and sixth NMOS transistors NM5 and NM6 for applying the SEN signal to ground by the third input signal and the first input signal, and are connected in series between the output terminal SENb and the ground. The seventh and eighth NMOS transistors NM7 and NM8 for applying the SENb signal to ground by the first and third input signals A and DRNENb respectively applied to the gates through the inverters IV1 and IV2, respectively. Equipped.
또한, 종래의 VCCR 제어신호 발생수단은 일단의 게이트는 제 11 PMOS 트랜지스터(PMll)의 게이트와 공통접속되고, 타단의 게이트에는 제 2 입력신호가 인가되며, 또한 제 11 PMOS 트랜지스터(PM11)의 드레인에 소오스가 연결된 제 1 데이터 저장용 셀(F1)과, 일단의 게이트는 제 12 PMOS 트랜지스터(PM12)의 게이트와 공통접속되고, 타단의 게이트에는 제 1 인버터(IV1)를 통해 반전된 제 2 입력신호가 인가되며, 또한 제 12 PMOS 트랜지스터(PM12)의 드레인에 소오스가 연결된 제 2 데이터 저장용 셀(F2)를 구비한다.In the conventional VCCR control signal generating means, one end of the gate is commonly connected to the gate of the eleventh PMOS transistor PMll, the second input signal is applied to the other end of the gate, and the drain of the eleventh PMOS transistor PM11 is also applied. The first data storage cell F1 connected to the source and the one end of the gate are commonly connected to the gate of the twelfth PMOS transistor PM12, and the second input inverted through the first inverter IV1 to the other end of the gate. A second data storage cell F2 is applied to the signal and has a source connected to the drain of the twelfth PMOS transistor PM12.
상기와 같은 구조를 갖는 VCCR 제어신호 발생수단의 동작을 설명하면 다음과 같다.Referring to the operation of the VCCR control signal generating means having the above structure is as follows.
자외선을 이용하여 제 1 및 제 2 데이터 저장용 셀(F1, F2)의 데이터를 모두 제거시킨 후 제 1, 제 2 및 제 3 입력단(IN1, IN2, IN3)을 통해 접지신호, 12V 및 접지신호를 각각 입력하고, 1.8V의 VSG신호를 입력하면, 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)는 턴오프되고, 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)가 턴온되어 제 2 데이터 저장용 셀(F2)에 데이터를 저장하며, 반대로 제 1 및 제 3 입력단(IN1, IN3)을 통해 전원전압(VCC)을 각각 입력하면, 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)가 턴오프되고, 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)가 턴온되어 제 1 데이터 저장용 셀(F2)에 데이터를 저장한다.After removing all the data of the first and second data storage cells (F1, F2) using ultraviolet rays, the ground signal, 12V and ground signal through the first, second and third input terminals (IN1, IN2, IN3) And the VSG signals of 1.8 V are input, the fifth and sixth NMOS transistors NM5 and NM6 are turned off, and the seventh and eighth NMOS transistors NM7 and NM8 are turned on to store the second data. When the data is stored in the cell F2 and the power supply voltage VCC is input through the first and third input terminals IN1 and IN3, the seventh and eighth NMOS transistors NM7 and NM8 are turned off. The fifth and sixth NMOS transistors NM5 and NM6 are turned on to store data in the first data storage cell F2.
상기와 같이 제 1 및 제 2 데이터 저장용 셀(F1, F2)에 데이터가 저장된 상태에서, 제 1, 제 2 및 제 3 입력단(IN1, IN2, IN3)을 통해 접지신호, 12V 및 접지신호를 각각 입력하고, 5V의 VSG신호를 입력하면, 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)가 턴오프되어 5V의 VSG신호가 제 11 PMOS 트랜지스터(PM11)를 통해 제 12 PMOS 트랜지스터(PM12)의 게이트로 인가되어 제 12 PMOS 트랜지스터(PM12)를 턴오프시키고, 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)가 턴온되어 드레인에 인가되는 신호를 접지로 인가하여 출력단을 통해 로우상태의 SENb신호가 출력된다.With the data stored in the first and second data storage cells F1 and F2 as described above, the ground signal, 12V, and ground signal are supplied through the first, second, and third input terminals IN1, IN2, and IN3. When the respective inputs and 5V VSG signals are input, the fifth and sixth NMOS transistors NM5 and NM6 are turned off so that the 5V VSG signal is transferred to the 12th PMOS transistor PM12 through the eleventh PMOS transistor PM11. The 12 th PMOS transistor PM12 is applied to the gate to turn off, and the 7 th and 8 th NMOS transistors NM7 and NM8 are turned on to apply a signal applied to the drain to ground, so that a low SENb signal is output through the output terminal. Is output.
이와 반대로 제 1 및 제 3 입력단(IN1, IN3)을 통해 전원전압 및 접지신호를 각각 입력하면, 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)가 턴온되어 제 12 PMOS 트랜지스터(PM12)는 더욱 강하게 턴온되고 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)가 턴오프되어 제 11 PMOS 트랜지스터(PM11)는 더욱 강하게 턴오프되므로써, 출력단을 통해 하이상태의 SENb신호가 출력된다.On the contrary, when the power supply voltage and the ground signal are input through the first and third input terminals IN1 and IN3, respectively, the fifth and sixth NMOS transistors NM5 and NM6 are turned on so that the twelfth PMOS transistor PM12 is stronger. Since the seventh and eighth NMOS transistors NM7 and NM8 are turned off and the eleventh PMOS transistor PM11 is turned off more strongly, the SENb signal having a high state is output through the output terminal.
그러나, 상기와 같은 종래의 VCCR 발생 회로의 경우에, 직렬연결된 다수개의 NMOS 트랜지스터들을 이용하여 출력 VCCR의 레벨을 제어하므로써, VCCR의 레벨을 변화시키려 할 경우에 여러 공정을 거쳐야 하였고, 이로 인하여 많은 시간 및 비용이 소요되는 문제점이 있었다.However, in the case of the conventional VCCR generation circuit as described above, by controlling the level of the output VCCR by using a plurality of NMOS transistors connected in series, it was required to go through several processes in order to change the level of the VCCR, and thus a lot of time And costly problems.
따라서, 본 발명은 이와같은 문제점을 해결하기 위한 것으로서, 서로 다른 저항값을 갖는 다수개의 저항들을 직렬연결해 접지로 인가되는 전원전압을 조절하여 원하는 레벨의 VCCR을 출력시킬 수 있는 VCCR 발생 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a VCCR generation circuit capable of outputting a desired level of VCCR by controlling a power supply voltage applied to ground by connecting a plurality of resistors having different resistance values in series. The purpose is.
이와같은 목적을 달성하기 위한 본 발명은 외부에서 인가되는 전원전압에 응답하여 출력단으로 기준전압을 발생시키는 기준전압 발생회로에 있어서, 상기 전원전압이 공급되는 공급단에 접속된 전류미러링 수단; 및 상기 전류미러링 수단과 접지전압 사이에 구비되어 상기 전류미러링 수단에 의해 미러링되는 전류량을 조절하여, 상기 출력단을 통해 출력하는 기준전압의 레벨을 조절하기 위한 기준전압 레벨 안정화 수단; 및 상기 전류미러링 수단에서 미러링되는 전류량에 응답하여 상기 출력단으로 기준전압을 출력하는 기준전압 출력부를 구비하며, 상기 기준전압 레벨 안정화 수단은 상기 전류미러링 수단과 접지전압 사이에 직렬 접속된 N개의 NMOS 트랜지스터와, 상기 N개의 NMOS 트랜지스터 각각의 일측과 타측에 각각 병렬접속된 서로 다른 저항값을 가지는 N개의 저항을 구비하고, 상기 N개의 트랜지스터중 턴온되는 트랜지스터의 수를 조절함으로서 상기 전류미러링수단에 의해 미러링되는 전류량을 조절하는 기준전압 발생 회로를 제공한다.According to an aspect of the present invention, there is provided a reference voltage generation circuit for generating a reference voltage to an output terminal in response to a power supply voltage applied from the outside, comprising: current mirroring means connected to a supply terminal supplied with the power supply voltage; And a reference voltage level stabilization means provided between the current mirroring means and a ground voltage to adjust an amount of current mirrored by the current mirroring means to adjust a level of a reference voltage output through the output terminal. And a reference voltage output unit configured to output a reference voltage to the output terminal in response to the amount of current mirrored by the current mirroring means, wherein the reference voltage level stabilization means includes N NMOS transistors connected in series between the current mirroring means and a ground voltage. And N resistors having different resistance values respectively connected in parallel to one side and the other side of each of the N NMOS transistors, and mirrored by the current mirroring means by controlling the number of transistors turned on among the N transistors. It provides a reference voltage generator circuit for controlling the amount of current to be made.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 3을 참조하면, 본 발명의 VCCR 발생 회로는 도 2의 종래의 VCCR 발생 회로와 마찬가지로, VCCR 제어신호 발생수단(B0∼Bn)과, 제 1 및 제 2 전류미러(10, 20)와, VCCR 발생수단(30)과, VCCR 출력 제어수단(40)을 구비한다.Referring to FIG. 3, the VCCR generating circuit of the present invention, like the conventional VCCR generating circuit of FIG. 2, includes VCCR control signal generating means B0 to Bn, first and second current mirrors 10 and 20, VCCR generating means 30 and VCCR output control means 40 are provided.
그리고, 본 발명의 실시예에 따른 VCCR 발생 회로는 VCCR 제어신호 발생수단(B0∼Bn)의 출력신호에 의해 접지로 인가되는 전원전압의 크기를 조절하여 출력단을 통해 출력하는 VCCR의 레벨을 조절하기 위한 VCCR 레벨 안정화 수단(50)을 구비한다.The VCCR generating circuit according to the embodiment of the present invention adjusts the level of the power supply voltage applied to the ground by the output signal of the VCCR control signal generating means B0 to Bn to adjust the level of the VCCR output through the output terminal. VCCR level stabilization means (50).
VCCR 레벨 안정화 수단(50)은 제 2 전류미러(20)와 접지 사이에 직렬접속된 다수개의 NMOS 트랜지스터(NMB1∼NMBn)와, 제 2 전류미러(20)와 접지사이에 직렬접속되며, NMOS 트랜지스터(NMB1∼NMBn)에 각각 병렬연결된 서로다른 저항값을 갖는 다수개의 저항(R1∼Rn)을 포함한다.The VCCR level stabilization means 50 has a plurality of NMOS transistors NMB1 to NMBn connected in series between the second current mirror 20 and ground, and is connected in series between the second current mirror 20 and ground. It includes a plurality of resistors R1 to Rn having different resistance values respectively connected in parallel to (NMB1 to NMBn).
상기와 같은 구조를 갖는 본 발명의 실시예에 따른 VCCR 발생 회로에 대한 동작을 설명하면 다음과 같다.Referring to the operation of the VCCR generating circuit according to an embodiment of the present invention having the above structure as follows.
다이오드용 PMOS 트랜지스터(PM1, PM2)를 통해 인가된 전원전압 중에 소정의 전압은 제 1 및 제 2 전류미러(10, 20)를 통해 VCCR 레벨 안정화 수단(50)으로 인가되며, 이어 VCCR 레벨 안정화 수단(50)은 VCCR 제어신호 발생수단(B0∼Bn)의 서로다른 출력신호에 의해 소정의 전압을 접지로 인가한다.Among the power supply voltages applied through the diode PMOS transistors PM1 and PM2, a predetermined voltage is applied to the VCCR level stabilization means 50 through the first and second current mirrors 10 and 20, followed by the VCCR level stabilization means. Reference numeral 50 applies a predetermined voltage to ground by different output signals of the VCCR control signal generating means B0 to Bn.
이와같이 VCCR 레벨 안정화 수단(50)은 VCCR 제어신호 발생수단(B0∼Bn)의 출력신호에 따라 접지로 인가되는 전원전압의 크기를 조절하므로써, 제 1 전류미러(10)로부터 VCCR 발생수단(30)의 PMOS 트랜지스터(PM6)의 게이트로 인가되는 전압의 크기를 제어하여 PMOS 트랜지스터(PM6)의 온/오프 크기를 제어한다. 이에따라 VCCR 발생수단(30)은 다이오드용 PMOS 트랜지스터(PM5)를 통하여 인가된 전원전압 중 소정의 전압을 인가하여 출력단(VCCR_RF)을 통해 VCCR을 출력한다. 이때, VCCR 출력 제어수단(40)은 VCCR 발생수단(30)으로부터 발생된 소정의 VCCR을 접지로 인가하여 적정한 VCCR이 출력단(VCCR_RF)을 통해 출력되도록 VCCR의 출력을 제어한다.In this way, the VCCR level stabilization means 50 adjusts the magnitude of the power supply voltage applied to the ground in accordance with the output signals of the VCCR control signal generating means B0 to Bn, thereby generating the VCCR generating means 30 from the first current mirror 10. The magnitude of the voltage applied to the gate of the PMOS transistor PM6 is controlled to control the on / off magnitude of the PMOS transistor PM6. Accordingly, the VCCR generating means 30 applies a predetermined voltage among the power supply voltages applied through the diode PMOS transistor PM5 to output the VCCR through the output terminal VCCR_RF. At this time, the VCCR output control means 40 applies the predetermined VCCR generated from the VCCR generating means 30 to ground to control the output of the VCCR so that the appropriate VCCR is output through the output terminal VCCR_RF.
그리고, VCCR 레벨 안정화 수단(50)의 동작을 설명하면 다음과 같다.The operation of the VCCR level stabilization means 50 is described as follows.
VCCR 레벨 안정화 수단(50)의 NMOS 트랜지스터(NMB0∼NMBn)들 중에 VCCR 제어신호 발생수단(B0∼Bn)으로부터 게이트로 하이신호가 인가되면 턴온되어 드레인을 통해 인가된 소정의 전압을 소스를 통해 출력하며, 반대로 NMOS 트랜지스터(NMB0∼NMBn)들 중에 VCCR 제어신호 발생수단(B0∼Bn)으로부터 게이트로 로우 신호가 인가되면 턴오프되어 병렬연결된 저항을 통해 소정의 전압을 인가한다. 따라서, VCCR 레벨 안정화 수단(50)은 이와같은 동작 과정을 통하여 소정의 전압을 접지로 인가한다.When a high signal is applied from the VCCR control signal generating means B0 to Bn to the gate among the NMOS transistors NMB0 to NMBn of the VCCR level stabilization means 50, it is turned on and outputs a predetermined voltage applied through the drain through the source. On the contrary, when a low signal is applied from the VCCR control signal generating means B0 to Bn to the gate among the NMOS transistors NMB0 to NMBn, the signal is turned off to apply a predetermined voltage through a parallel connected resistor. Therefore, the VCCR level stabilization means 50 applies a predetermined voltage to ground through such an operation process.
도 4을 참조하여 VCCR 레벨 안정화 수단(50)에 의한 VCCR의 출력특성을 상세하게 설명하면 다음과 같다.The output characteristics of the VCCR by the VCCR level stabilization means 50 will be described in detail with reference to FIG. 4 as follows.
도 4을 참조하면, VCCR 레벨 안정화 수단(50)의 저항(R0∼Rn)에 의한 VCCR의 출력특성은 크게 (A), (B), (C) 세부분으로 나뉘어진다.Referring to Fig. 4, the output characteristics of the VCCR due to the resistances R0 to Rn of the VCCR level stabilization means 50 are largely divided into (A), (B), and (C) details.
(A)부분은 소정의 전압이 저항값이 매우 큰 저항을 통하여 접지로 인가되는 경우에 급격한 커브가 나타나는 VCCR의 출력특성 파형이며, (C)부분은 소정의 전압이 저항값이 매우 작은 저항을 통하여 접지로 인가되는 경우에 커브가 거의 나타나지 않는 VCCR의 출력특성 파형이고, (B)부분은 소정의 전압이 (A)와 (C)부분의 중간 정도의 저항값을 갖는 저항을 통하여 접지로 인가되는 경우에 완만한 커브가 발생되는 VCCR의 출력특성 파형이다.Part (A) is an output characteristic waveform of the VCCR in which a sudden curve appears when a predetermined voltage is applied to ground through a resistor having a very high resistance value, and part (C) shows a resistance having a very small resistance value. It is the output characteristic waveform of VCCR which hardly shows a curve when applied to ground through, and part (B) is applied to ground through a resistor having a predetermined voltage between the parts of (A) and (C). In this case, the VCCR output characteristic waveform generates a gentle curve.
따라서, 본 발명의 실시예에 따른 VCCR 발생 회로는, VCCR 제어신호 발생 수단(B0∼Bn)에 의해 VCCR 레벨 안정화 수단(50)의 NMOS 트랜지스터(NMB0∼NMBn)의 온/오프를 제어하여 원하는 레벨의 VCCR을 출력할 수 있으며, 또한 VCCR 레벨 안정화 수단(50)에 n개의 저항을 직렬연결할 경우에 2n개의 VCCR을 출력하여 안정된 레벨의 VCCR을 출력할 수 있다.Therefore, the VCCR generating circuit according to the embodiment of the present invention controls the on / off of the NMOS transistors NMB0 to NMBn of the VCCR level stabilization means 50 by the VCCR control signal generating means B0 to Bn, and thus the desired level. VCCR can be output, and when n resistors are connected in series to the VCCR level stabilization means 50, 2 n VCCRs can be output to output VCCRs having a stable level.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.
이상에서 설명한 바와같은 본 발명의 VCCR 발생 회로는 서로다른 저항값을 갖으며 직렬연결된 다수개의 저항을 이용하여 출력 VCCR의 레벨 제어하여 VCCR 레벨 조정시 여러 공정을 거치지 않으므로써, 시간적 및 경제적인 손실을 방지할 수 있는 효과를 제공한다.As described above, the VCCR generating circuit of the present invention has a different resistance value and controls the level of the output VCCR by using a plurality of resistors connected in series, thereby eliminating time and economic losses by performing various processes in adjusting the VCCR level. It provides a preventable effect.
도 1은 종래의 기준전압(VCCR) 발생 회로도.1 is a conventional reference voltage (VCCR) generation circuit diagram.
도 2는 도 1의 VCCR 제어신호 발생수단의 상세회로도.2 is a detailed circuit diagram of the VCCR control signal generating means of FIG.
도 3은 본 발명의 실시예에 따른 VCCR 발생 회로도.3 is a circuit diagram of a VCCR generation according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 VCCR의 출력특성을 도시한 특성도.4 is a characteristic diagram showing the output characteristics of the VCCR according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 제 1 전류미러 20: 제 2 전류미러10: first current mirror 20: second current mirror
30: VCCR 발생 수단 40: VCCR 출력 제어수단30: VCCR generating means 40: VCCR output control means
50: VCCR 레벨 안정화 수단50: VCCR level stabilization means
B0∼Bn: VCCR 제어신호 발생수단B0 to Bn: VCCR control signal generating means
R1∼Rn: 저항R1 to Rn: resistance
PM1∼PM12: PMOS 트랜지스터PM1-PM12: PMOS transistor
NM1∼NM8, NMB0∼NMBn: NMOS 트랜지스터NM1 to NM8, NMB0 to NMBn: NMOS transistors
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900012147A (en) * | 1989-01-11 | 1990-08-03 | 원본미기재 | Stable Reference Voltage Generator |
| KR910012863A (en) * | 1989-12-29 | 1991-08-08 | 김광호 | Voltage stabilization circuit |
| KR950006848A (en) * | 1993-08-02 | 1995-03-21 | 세끼모또 다다히로 | Reference potential generating circuit |
| JPH08256025A (en) * | 1994-12-20 | 1996-10-01 | Sgs Thomson Microelectron Inc | Voltage reference circuit using offset compensation current source |
| KR970029744A (en) * | 1995-11-07 | 1997-06-26 | 문정환 | Reference voltage generator |
| KR970029751A (en) * | 1995-11-13 | 1997-06-26 | 김광호 | Reference voltage generation circuit |
-
1997
- 1997-06-30 KR KR1019970029037A patent/KR100474074B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900012147A (en) * | 1989-01-11 | 1990-08-03 | 원본미기재 | Stable Reference Voltage Generator |
| KR910012863A (en) * | 1989-12-29 | 1991-08-08 | 김광호 | Voltage stabilization circuit |
| KR950006848A (en) * | 1993-08-02 | 1995-03-21 | 세끼모또 다다히로 | Reference potential generating circuit |
| JPH08256025A (en) * | 1994-12-20 | 1996-10-01 | Sgs Thomson Microelectron Inc | Voltage reference circuit using offset compensation current source |
| KR970029744A (en) * | 1995-11-07 | 1997-06-26 | 문정환 | Reference voltage generator |
| KR970029751A (en) * | 1995-11-13 | 1997-06-26 | 김광호 | Reference voltage generation circuit |
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