KR100473382B1 - Digital Fourth Sigma-Delta Modulator - Google Patents

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KR100473382B1
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성준배
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매그나칩 반도체 유한회사
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 신호대 잡음비가 향상된 디지털 4차 시그마-델타 변조기에 관한 것임.The present invention relates to a digital fourth-order sigma-delta modulator with an improved signal-to-noise ratio.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은, 벳셀-톰슨(Bessel-Tomson) 함수를 이용하여 적절한 계수값을 설정하고, 입력된 데이터의 쉬프트 동작을 달리하여 임의의 서로 다른 값으로 입력 데이터가 나누어지도록 함으로써 신호대 잡음비를 개선한 디지털 4차 시그마-델타 변조기를 제공하고자 함.The present invention improves the signal-to-noise ratio by setting an appropriate coefficient value using a Bessel-Tomson function and dividing the input data by arbitrary different values by changing the shift operation of the input data. To provide a fourth-order sigma-delta modulator.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은, 최종 출력 신호중 최상위 비트를 래치하여 선택 제어 신호를 제공하는 래치 수단과 쉬프팅 수단, 선택 수단, 가산 수단, 및 적분 수단을 구비한 다수개의 직렬로 연결된 시그마 -델타 변조 모듈을 구비한다. The present invention comprises a plurality of serially connected sigma-delta modulation modules comprising latching means for latching the most significant bit of the final output signal to provide a selection control signal, and shifting means, selecting means, adding means, and integrating means.

4. 발명의 중요한 용도4. Important uses of the invention

본 발명은 오디오 및 통신용 코덱(부호기와 복호기)과 변환기에 이용됨.The present invention is used in audio and communication codecs (encoders and decoders) and converters.

Description

디지털 4차 시그마-델타 변조기Digital Quaternary Sigma-Delta Modulator

본 발명은 16비트 또는 18비트 오디오용 디지털-아날로그 변환기에 사용되는 디지털 4차 시그마-델타 변조기에 관한 것으로, 벳셀-톰슨(Bessel-Tomson) 함수를 이용하여 적절한 계수값을 설정하고, 입력된 데이터의 쉬프트 동작을 달리하여 임의의 서로 다른 값으로 입력 데이터가 나누어지도록 함으로써 신호대 잡음비를 개선한 디지털 4차 시그마-델타 변조기에 관한 것이다. 특히, 본 발명은 오디오 및 통신용 코덱(CODEC :부호기와 복호기)과 디지털-아날로그 변환기, 아날로그-디지털 변환기 등에 적용되는 신호대 잡음비가 향상된 것을 특징으로 한다.The present invention relates to a digital fourth-order sigma-delta modulator used in digital-to-analog converters for 16-bit or 18-bit audio. The present invention uses a Bessel-Tomson function to set appropriate coefficient values and input data. The present invention relates to a digital fourth-order sigma-delta modulator that improves the signal-to-noise ratio by dividing the input data by arbitrary different values by changing the shift operation of. In particular, the present invention is characterized by an improved signal-to-noise ratio applied to audio and communication codecs (coders and decoders), digital-to-analog converters, analog-to-digital converters, and the like.

일반적으로, 시그마-델타 변조기는 입력 신호에 대해서는 저역통과필터(Low-Pass-Filter)로 동작하여 입력 신호를 그대로 통과시키고, 잡음에 대해서는 고주파 영역(Outband)으로 천이시키는 기능을 한다. 그래서, 잡음-쉐이퍼(Noise-Shaper)라 말하기도 한다. In general, the sigma-delta modulator operates as a low-pass filter for the input signal, and passes the input signal as it is, and performs a function for shifting the noise to the high frequency range (Outband). So, it is also called Noise-Shaper.

도 1 은 종래의 디지털 4차 시그마-델타 변조기의 구성도를 나타낸다.1 shows a schematic diagram of a conventional digital quaternary sigma-delta modulator.

도 1 과 같은 종래의 디지털 4차 시그마-델타 변조기는 이전 출력 데이터중 최상위 비트값에 따라 소정의 계수값중 하나를 선택하는 계수값 선택 수단, 입력 데이터를 오른쪽으로 쉬프트 시키는 쉬프팅 수단, 쉬프팅 수단의 출력과 계수값 선택 수단의 출력을 가산하는 가산 수단, 및 가산 수단의 출력을 적분하는 적분 수단으로 구성된다. The conventional digital quaternary sigma-delta modulator as shown in FIG. 1 includes coefficient value selecting means for selecting one of predetermined coefficient values according to the most significant bit value among previous output data, shifting means for shifting the input data to the right, and shifting means. Addition means for adding the output and the output of the coefficient value selecting means, and integration means for integrating the output of the adding means.

일반적으로, 44.1KHz 나 48KHz의 샘플링 주파수(fs)를 갖고 16비트나 18비트로 샘플링된 오디오 디지털 데이터가 유한 임펄스 응답(FIR : Finite Impulse Response)필터를 거쳐 64배의 샘플링 주파수를 갖고 19비트의 데이터로 변환되어 시그마-델타 변조기로 입력된다. 그리고, 시그마-델타 변조기의 최종 데이터중 최상위 비트(MSB)는 레지스터(112)에 의해 래치된후 계수값을 선택하기 위한 선택 제어 신호로 제공된다.Typically, audio digital data sampled at 16 or 18 bits with a sampling frequency (f s ) of 44.1 KHz or 48 KHz is passed through a finite impulse response (FIR) filter with 64 times the sampling frequency and 19 bits of data. Is converted into a sigma-delta modulator. The most significant bit MSB of the final data of the sigma-delta modulator is provided as a selection control signal for selecting a coefficient value after being latched by the register 112.

레지스터(112)에 의해 래치된 후 궤환된 최상위 비트가 로우(논리0)값인 경우는 제 1 멀티플렉서(116)에 의해 임의의 계수 a0값이 선택되고, 궤환된 최상위 비트가 하이(논리1)값인 경우는 제 1 멀티플렉서(116)에 의해 임의의 계수 a1값이 선택된다.If the most significant bit returned after being latched by the register 112 is a low (logical 0) value, a random coefficient a 0 value is selected by the first multiplexer 116, and the most significant bit returned is high (logical 1). In the case of a value, an arbitrary coefficient a 1 value is selected by the first multiplexer 116.

제 1 멀티플렉서(116)에 의해 선택된 계수값과 외부 입력 데이터는 제 1 가산기(101)에 의해 가산되고, 이 가산된 값은 제 1 적분기(102)에 의해 적분된다. The coefficient value selected by the first multiplexer 116 and the external input data are added by the first adder 101, which is integrated by the first integrator 102.

제 1 적분기(102)의 출력값은 제 1 쉬프트 레지스터(103)에 의해 오른쪽으로 3비트 쉬프트 되는데, 이는 제 1 적분기(102)의 출력값을 8로 나누는 효과가 있다.The output value of the first integrator 102 is shifted three bits to the right by the first shift register 103, which has the effect of dividing the output value of the first integrator 102 by eight.

제 1 쉬프트 레지스터(103)의 출력값은 제 2 가산기(104)로 인가되고, 제 2 멀티플렉서(115)는 제 1 멀티플렉서(116)와 같이 레지스터(112)로부터 입력된 신호에 따라 임의의 계수 b0와 b1값중 하나를 선택한다.The output value of the first shift register 103 is applied to the second adder 104, and the second multiplexer 115, like the first multiplexer 116, has an arbitrary coefficient b 0 in accordance with the signal input from the register 112. And one of the b 1 values.

그리고, 제 2 가산기(104)는 제 2 멀티플렉서(115)에 의해 선택된 계수값과 제 1 쉬프트 레지스터(103)의 출력값을 가산하고, 이 가산된 값은 제 2 적분기(105)에 의해 적분된다.The second adder 104 adds the count value selected by the second multiplexer 115 and the output value of the first shift register 103, and the added value is integrated by the second integrator 105.

제 2 적분기(105)의 출력값은 제 1 쉬프트 레지스터(103)와 마찬가지로 제 2 쉬프트 레지스터(106)에 의해 오른쪽 방향으로 3비트 쉬프트 되고, 이는 제 2 적분기의 출력값을 8로 나누는 효과가 있다. Like the first shift register 103, the output value of the second integrator 105 is shifted three bits to the right by the second shift register 106, which has the effect of dividing the output value of the second integrator by eight.

제 2 쉬프트 레지스터(106)의 출력값은 제 3 가산기(107)로 인가되고, 제 3 멀티플렉서(114)는 제 1 멀티플렉서(116)와 같이 레지스터(112)로부터 입력된 신호에 따라 임의의 계수 c0와 c1값중 하나를 선택한다.The output value of the second shift register 106 is applied to the third adder 107, and the third multiplexer 114, like the first multiplexer 116, has an arbitrary coefficient c 0 in accordance with the signal input from the register 112. And select one of the values of c 1 .

다음으로, 제 3 가산기(107)는 제 3 멀티플렉서(114)에 의해 선택된 계수값과 제 2 쉬프트 레지스터(106)의 출력값을 가산하고, 이 가산된 값은 제 3 적분기(108)에 의해 적분된다.Next, the third adder 107 adds the count value selected by the third multiplexer 114 and the output value of the second shift register 106, and this added value is integrated by the third integrator 108. .

제 3 적분기(108)의 출력값은 제 1 쉬프트 레지스터(103)와 마찬가지로 제 3 쉬프트 레지스터(109)에 의해서 오른쪽 방향으로 3비트 쉬프트 되고, 이는 제 3 적분기의 출력값을 8로 나누는 효과가 있다.The output value of the third integrator 108 is shifted three bits to the right by the third shift register 109 like the first shift register 103, which has the effect of dividing the output value of the third integrator by eight.

제 3 쉬프트 레지스터(109)의 출력값은 제 4 가산기(110)로 인가되고, 제 4 멀티플렉서(113)는 제 1 멀티플렉서(116)와 같이 레지스터(112)로부터 입력된 신호에 따라 임의의 계수 d0와 d1값중 하나를 선택한다.The output value of the third shift register 109 is applied to the fourth adder 110, and the fourth multiplexer 113, like the first multiplexer 116, has an arbitrary coefficient d 0 according to the signal input from the register 112. And select one of the d 1 values.

그리고, 제 4 가산기(110)는 제 4 멀티플렉서(113)에 의해 선택된 계수값과 제 3 쉬프트 레지스터(109)의 출력값을 가산하고, 이 가산된 값은 제 4 적분기(111)에 의해 적분된다. The fourth adder 110 adds the count value selected by the fourth multiplexer 113 and the output value of the third shift register 109, and the added value is integrated by the fourth integrator 111.

제 4 적분기(111)에 의해 적분된 신호는 시그마-델타 변조기의 최종 출력이 되고, 이 최종 출력되는 데이터중 최상위 비트는 레지스터(112)에 의해 래치되어 제 1 내지 제 4 멀티플렉서(116, 115, 114, 113)의 선택 제어 신호로 제공된다. The signal integrated by the fourth integrator 111 becomes the final output of the sigma-delta modulator, and the most significant bit of this finally output data is latched by the register 112 so that the first to fourth multiplexers 116, 115, 114, 113).

아나그램(Anagram)이라는 프로그램을 사용하여 도 1에 도시된 구조를 모델링한 결과가 도 2에 도시되었다. 도 2에서 알 수 있는 바와 같이 종래의 시그마-델타 변조기는 특정 영역에서 신호대 잡음비가 급격히 감소하는 문제점이 있다. The results of modeling the structure shown in FIG. 1 using a program called Anagram are shown in FIG. 2. As can be seen in FIG. 2, the conventional sigma-delta modulator has a problem in that the signal-to-noise ratio is sharply reduced in a specific region.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벳셀-톰슨(Bessel-Tomson) 함수를 이용하여 적절한 계수값을 설정하고, 입력된 데이터의 쉬프트 동작을 달리하여 임의의 서로 다른 값으로 입력 데이터가 나누어지도록 함으로써 신호대 잡음비를 개선한 디지털 4차 시그마-델타 변조기를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, by using a Bessel-Tomson function to set an appropriate coefficient value, and by changing the shift operation of the input data, The objective is to provide a digital fourth-order sigma-delta modulator that improves the signal-to-noise ratio by dividing the input data by values.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 입력된 데이터를 소정 비트 만큼 쉬프트시키기 위한 쉬프팅 수단과, 래치된 최종 출력의 최상위 비트값에 응답하여 임의의 두 계수값중 하나를 선택하기 위한 선택 수단과, 상기 쉬프팅 수단의 출력과 상기 선택 수단의 출력을 가산하기 위한 가산 수단과, 상기 가산 수단의 출력을 적분하기 위한 적분 수단을 각각 구비하는 일련의 제1 내지 제4 변조 모듈을 구비하며, 상기 제1 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 4비트 쉬프트 시키고, 상기 제2 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 2비트 쉬프트 시키며, 상기 제3 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 1비트 쉬프트 시키고, 상기 제4 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 래치하도록 구성된 것을 특징으로 하는 디지털 4차 시그마-델타 변조기가 제공된다.According to an aspect of the present invention for achieving the above object, a shifting means for shifting the input data by a predetermined bit, and for selecting one of any two coefficient values in response to the most significant bit value of the latched final output. A series of first to fourth modulation modules each having a selection means, an adding means for adding an output of the shifting means and an output of the selecting means, and an integration means for integrating the output of the adding means; The shifting means of the first modulation module shifts the input data four bits in a right direction, and the shifting means of the second modulation module shifts the input data two bits in a right direction, and the third modulation module. The shifting means of shifts the input data by one bit in the right direction, and shifts the shift of the fourth modulation module. It means a digital fourth order sigma, characterized in that is configured to latch the input data-delta modulator is provided.

이하, 첨부된 도 3 및 도 4를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to FIGS. 3 and 4.

도 3 은 본 발명에 따른 디지털 4차 시그마-델타 변조기의 구성도를 나타낸다.3 shows a schematic diagram of a digital quaternary sigma-delta modulator according to the present invention.

본 발명은 외부 입력 데이터 값과 최종 출력값의 최상위 비트값을 입력받아 입력 신호에 대하여 저역통과 필터로 동작하여 입력 신호를 그대로 통과시키며, 잡음에 대해서는 고주파 영역으로 천이시켜 다음 단으로 출력하는 4개의 모듈이 직렬로 배치된다.The present invention operates as a low pass filter for the input signal by receiving the most significant bit value of the external input data value and the final output value, and passes the input signal as it is, and four modules for transitioning to the high frequency region for noise and outputting to the next stage. This is arranged in series.

본 발명은 4개의 시그마-델타 변조 모듈이 직렬로 연결되고, 각 모듈은 과부하가 생기지 않게 환산계수(Scale fator)로써 하드-와이어된 쉬프트 레지스터, 올림수 예견 가산기를 사용한 가산기, 누산기가 쓰인 적분기, 및 계수값을 선택하기 위한 멀티플렉서를 구비한다. In the present invention, four sigma-delta modulation modules are connected in series, and each module has a hard-wired shift register, an adder using a predictor adder, an integrator using an accumulator, so as not to cause an overload. And a multiplexer for selecting coefficient values.

각 멀티플렉서(314 내지 317)에 의해 선택되는 계수값을 구하는 방법을 살펴보면 다음과 같다.The method of obtaining the coefficient value selected by each multiplexer 314 to 317 is as follows.

수학식 1에 나타난 바와 같이 계수를 얻기 위해 도 3에 대한 출력 함수(Y)를 구하면 다음과 같다.As shown in Equation 1, the output function Y of FIG. 3 is obtained to obtain coefficients.

Y = K5Z/(Z4-K1Z3+K2Z2-K3Z+K4)*X + (Z-1)4/(Z4-K1Z3+K2Z2-K3Z+K4)*NY = K 5 Z / (Z 4 -K 1 Z 3 + K 2 Z 2 -K 3 Z + K 4 ) * X + (Z-1) 4 / (Z 4 -K 1 Z 3 + K 2 Z 2 -K 3 Z + K 4 ) * N

여기서, K1=4-d, K2=6+c-3d, K3=4-b/2+2c-3d, K4=1+a/8-b/2+c-d, K5 = 1/128이다.Where K 1 = 4-d, K 2 = 6 + c-3d, K 3 = 4-b / 2 + 2c-3d, K 4 = 1 + a / 8-b / 2 + cd, K 5 = 1 / 128.

일반적인 오디오 신호는 44.1kHz(CD수준) 내지는 48kHz(클래식 전문용)의 샘플링 주파수(fs)를 갖는데 이를 차단 주파수로 하는 저역통과 필터나 고역통과 필터를 설계하게 된다.A typical audio signal has a sampling frequency (f s ) of 44.1 kHz (CD level) or 48 kHz (classic professional), which is designed as a low pass filter or a high pass filter as the cutoff frequency.

이 차단 주파수를 기준화(Scaling)하여 일반적으로 나와 있는 버터워스(Butterworth)함수에 대입한다. 즉, 4차의 고역통과 버터워스의 전달 함수는 수학식 2와 같다. This cutoff frequency is then scaled and substituted into the typical Butterworth function. That is, the fourth-order high pass Butterworth transfer function is expressed by Equation 2.

H(s) = s4 / (s4 + 2.6131s3 + 3.4142s2 + 2.6131s + 1)H (s) = s 4 / (s 4 + 2.6 131s 3 + 3.4 142s 2 + 2.6 131s + 1)

수학식 2에서 변수 s 대신에 s/α( α: 주파수 기준 요소)를 대입하여 아날로그 필터의 전달 함수를 구하고, 변수 s 대신에 (z-1)/(z+1)를 대입하여 z영역의 함수를 구한 후 수학식 1과 비교하여 계수 a', b', c', d'를 구할 수 있다. 그리고, 이 얻어진 계수값들은 다시 양자화한 후, 2의 보수를 취하면 최종적으로 계수값 a, b, c, d를 구할 수 있다.In Equation 2, the transfer function of the analog filter is obtained by substituting s / α (α: frequency reference element) instead of the variable s and substituting (z-1) / (z + 1) for the variable s. After obtaining the function, the coefficients a ', b', c ', and d' can be obtained by comparing with Equation 1. Then, the obtained coefficient values are quantized again, and finally, coefficients a, b, c, and d can be obtained by taking two's complement.

이렇게, 최종적으로 구한 계수값들을 살펴보면 다음과 같다.Thus, looking at the coefficient values finally obtained as follows.

a0 = 00 0100 0000 0000 0000 a1 = 11 1100 0000 0000 0000a 0 = 00 0 100 0000 0000 0000 a 1 = 11 1100 0000 0000 0000

b0 = 00 0111 0001 0001 1000 b1 = 11 1000 1110 1110 1000b 0 = 00 0111 0001 0001 1000 b 1 = 11 1000 1110 1110 1000

c0 = 00 1101 1100 1001 1000 c1 = 11 0010 0011 0110 1000c 0 = 00 1101 1100 1001 1000 c 1 = 11 0010 0011 0110 1000

d0 = 01 1101 1011 0000 0011 d1 = 10 0010 0100 1111 1101d 0 = 01 1101 1011 0000 0011 d 1 = 10 0010 0100 1111 1101

일반적으로 오디오용으로 사용되는 디지털-아날로그 변환기는 잡음 쉐이핑을 통해 잡음을 입력 신호 대역(Inband)밖으로 천이 시킴으로써 양질의 신호를 얻을 수 있게 된다. 고품질(신호대 잡음비:90dB)이상의 디지털-아날로그 변환기에서는 과표본비가 64이상이고, 시그마-델타 변조기 또한 4차 이상으로 설계되며, 본 발명 또한 디지털 4차 시그마-델타 변조기로서 64배의 과표본비를 가지며 동작한다. Digital-to-analog converters, which are typically used for audio, achieve noise quality by shifting noise out of the input signal band (Inband). The digital-to-analog converter with a high quality (signal-to-noise ratio: 90dB) or more has an oversample ratio of 64 or more, and the sigma-delta modulator is also designed to be more than 4th order. It works.

외부 입력 데이터값을 입력으로 하는 제 1 시그마-델타 변조 모듈(31)의 동작을 상세히 살펴보면 다음과 같다.The operation of the first sigma-delta modulation module 31 which takes an external input data value as an input will be described in detail as follows.

외부로부터 샘플링 주파수(fs)의 64배 크기의 샘플링비를 갖고 크기가 19비트인 입력 데이터가 시그마-델타 변조기로 입력된다. 그리고, 시그마-델타 변조기의 최종 데이터중 최상위 비트는 레지스터(313)에 의해 래치된후 계수값을 선택하기 위한 선택 제어 신호로 제공된다.From the outside, input data having a sampling rate of 64 times the sampling frequency f s and having a size of 19 bits is input to the sigma-delta modulator. The most significant bit of the final data of the sigma-delta modulator is latched by the register 313 and then provided as a selection control signal for selecting a coefficient value.

그리고, 외부 입력 데이터는 제 1 쉬프트 레지스터(301)에 의해 오른쪽 방향으로 4비트 쉬프트 되는데, 이는 외부 입력 데이터를 16으로 나누는 효과가 있다. The external input data is shifted four bits in the right direction by the first shift register 301, which divides the external input data by sixteen.

제 1 쉬프트 레지스터(301)의 출력값은 제 1 가산기(302)로 인가되고, 제 1 멀티플렉서(317)는 레지스터(112)에 의해 래치된후 궤환된 최상위 비트가 로우(논리0)값인 경우에는 계수 a0값(00 0100 0000 0000 0000)을 선택하고, 궤환된 최상위 비트가 하이(논리1)값인 경우는 계수 a1값(11 1100 0000 0000 0000)을 선택한다.The output value of the first shift register 301 is applied to the first adder 302, and the first multiplexer 317 is latched by the register 112 and then counted if the most significant bit returned is a low (logical 0) value. If a 0 value (00 0100 0000 0000 0000) is selected, and the feedback most significant bit is a high (logical 1) value, the coefficient a 1 value (11 1100 0000 0000 0000) is selected.

그리고, 제 1 가산기(302)는 제 1 쉬프트 레지스터(301)의 출력값과 제 1 멀티플렉서(317)에 의해 선택된 계수값을 가산하고, 이 가산된 값은 제 1 적분기(303)에 의해 적분된다. The first adder 302 adds the output value of the first shift register 301 and the coefficient value selected by the first multiplexer 317, and the added value is integrated by the first integrator 303.

상기 제 1 시그마-델타 변조 모듈(31)의 출력값을 입력으로 하는 제 2 시그마-델타 변조 모듈(32)의 동작을 살펴보면 다음과 같다.The operation of the second sigma-delta modulation module 32 using the output value of the first sigma-delta modulation module 31 is as follows.

제 1 적분기(303)의 출력값은 제 2 쉬프트 레지스터(304)에 의해 오른쪽 방향으로 2비트 쉬프트 되는데, 이는 제 1 적분기(303)의 출력값을 4로 나누는 효과가 있다.The output value of the first integrator 303 is shifted two bits to the right by the second shift register 304, which has the effect of dividing the output value of the first integrator 303 by four.

제 2 쉬프트 레지스터(304)의 출력값은 제 2 가산기(305)로 인가되고, 제 2 멀티플렉서(316)는 제 1 멀티플렉서(317)와 같이 레지스터(313)로부터 입력된 신호에 따라 계수 b0(00 0111 0001 0111 1000)와 b1(11 0010 0011 0110 1000)값중 하나를 선택한다.The output value of the second shift register 304 is applied to the second adder 305, and the second multiplexer 316 is equal to the coefficient b 0 (00) according to the signal input from the register 313, like the first multiplexer 317. Select one of 0111 0001 0111 1000) and b 1 (11 0010 0011 0110 1000).

그리고, 제 2 가산기(305)는 제 2 멀티플렉서(316)에 의해 선택된 계수값과 제 2 쉬프트 레지스터(304)의 출력값을 가산하고, 이 가산된 값은 제 2 적분기(306)에 의해 적분된다.The second adder 305 then adds the count value selected by the second multiplexer 316 and the output value of the second shift register 304, and this added value is integrated by the second integrator 306.

제 2 시그마-델타 변조 모듈(32)의 출력값을 입력으로 하는 제 3 시그마-델타 변조 모듈(33)의 동작을 살펴보면 다음과 같다. The operation of the third sigma-delta modulation module 33 using the output value of the second sigma-delta modulation module 32 is as follows.

제 2 적분기(306)의 출력값은 제 3 쉬프트 레지스터(307)에 의해 오른쪽 방향으로 1비트 쉬프트 되는데, 이는 제 2 적분기(306)의 출력값을 2로 나누는 효과가 있다.The output value of the second integrator 306 is shifted one bit to the right by the third shift register 307, which has the effect of dividing the output value of the second integrator 306 by two.

제 3 쉬프트 레지스터의 출력값은 제 3 가산기(308)로 인가되고, 제 3 멀티플렉서(315)는 제 1 멀티플렉서(317)와 같이 레지스터(313)로부터 입력된 신호에 따라 계수 c0(00 1101 1100 1001 1000)와 c1(11 0010 0011 0110 1000)값중 하나를 선택한다.The output value of the third shift register is applied to the third adder 308, and the third multiplexer 315 is equal to the coefficient c 0 (00 1101 1100 1001) according to the signal input from the register 313, like the first multiplexer 317. 1000) and c 1 (11 0010 0011 0110 1000).

그리고, 제 3 가산기(308)는 제 3 멀티플렉서(315)에 의해 선택된 계수값과 제 3 쉬프트 레지스터(307)의 출력값을 가산하고, 이 가산된 값은 제 3 적분기(309)에 의해 적분된다.The third adder 308 adds the count value selected by the third multiplexer 315 and the output value of the third shift register 307, and the added value is integrated by the third integrator 309.

제 3 시그마-델타 변조 모듈(33)의 출력값을 입력으로 하는 제 4 시그마-델타 변조 모듈(34)의 동작을 살펴보면 다음과 같다.The operation of the fourth sigma-delta modulation module 34 using the output value of the third sigma-delta modulation module 33 is as follows.

제 3 적분기(309)의 출력값은 제 4 쉬프트 레지스터(310)에 의해 0비트 쉬프트 되는데, 이는 입력된 값을 그대로 래치하여 제 4 가산기(311)로 출력하는 효과가 있다.The output value of the third integrator 309 is zero-bit shifted by the fourth shift register 310, which has the effect of latching the input value as it is and outputting the same to the fourth adder 311.

제 4 쉬프트 레지스터(310)의 출력값은 제 4 가산기(311)로 인가되고, 제 4 멀티플렉서(314)는 제 1 멀티플렉서(314)와 같이 레지스터(313)로부터 입력된 신호에 따라 계수 d0(01 1191 1011 0000 0011)와 d1(10 0010 0100 1111 1101)값중 하나를 선택한다.The output value of the fourth shift register 310 is applied to the fourth adder 311, and the fourth multiplexer 314, like the first multiplexer 314, according to the signal input from the register 313, coefficient d 0 (01). 1191 1011 0000 0011) and d 1 (10 0010 0100 1111 1101).

그리고, 제 4 가산기(311)는 제 4 멀티플렉서(314)에 의해 선택된 계수값과 제 4 쉬프트 레지스터(310)에 의해 래치된 출력값을 가산하고, 이 가산된 값은 제 4 적분기(312)에 의해 적분된다.The fourth adder 311 adds the count value selected by the fourth multiplexer 314 and the output value latched by the fourth shift register 310, which is added by the fourth integrator 312. Integrated.

상기와 같은 시그마-델타 변조기는 각 모듈을 통해 하나의 출력 샘플이 제공되고, 이 출력 샘플을 시간적으로 살펴보면 맨 처음 데이터만 4클럭만에 출력되고, 그 다음 데이터는 매클럭마다 출력 샘플이 제공된다. The sigma-delta modulator is provided with one output sample through each module. When looking at the output sample in time, only the first data is output in 4 clocks, and then the data is provided in every clock. .

각 적분기는 계속 누적되는 값을 갖도록 정해진 하드웨어에서 오버 플로우가 생기지 않도록 설계되어야 하며, 특히 제 4 시그마-델타 변조 모듈(34)의 최종 출력값에서 발생되는 양자화 잡음은 수학식 2의 전달함수에나타난 바와 같이 고주파 영역으로 천이된다. 이는 입력신호 대역내의 신호에 대해서는 저역통과 필터가 되고, 잡음에 대해서는 고역통과 필터의 성격을 갖는다.Each integrator must be designed so that it does not overflow in hardware that has a constant cumulative value. In particular, the quantization noise generated at the final output value of the fourth sigma-delta modulation module 34 is represented by the transfer function of Equation 2. As it transitions to the high frequency region. This becomes a lowpass filter for signals in the input signal band and has a highpass filter for noise.

제 4 적분기(312)로부터 출력된 값을 모델링한 결과가 도 4에 도시되었다. 도 4에서 알 수 있는바와 같이, 종래의 시그마-델타 변조기에 쉬프트 레지스터의 추가 및 쉬프트 동작을 달리함으로써 특정 구간에서도 급격한 감소가 없는 입력 신호의 크기에 비례한 결과를 얻을 수 있다. The result of modeling the value output from the fourth integrator 312 is shown in FIG. 4. As can be seen in Figure 4, by adding the shift register and the shift operation to the conventional sigma-delta modulator can be obtained in proportion to the size of the input signal without a sudden decrease in a specific interval.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다. The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and thus is limited to the above-described embodiments and drawings. It is not.

상기와 같은 본 발명은, 종래의 시그마-델타 변조기에 비해 그 구조와 계수값을 좀더 안정적인 값으로 대체하여 입력의 신호를 줄임으로써 하드웨어적으로 면적을 줄일 수 있고, 또한 신호대 잡음비가 특정 크기 신호대에서 급격히 감소하는 문제점을 해결하여 특정 구간에서도 급격한 감소가 없는 입력 신호의 크기에 비례한 결과를 얻을 수 있다.As described above, the present invention can reduce the area of the hardware by replacing the structure and the coefficient value with a more stable value than the conventional sigma-delta modulator to reduce the signal of the input, and also the signal-to-noise ratio in a specific size signal range. By solving the problem of sharply decreasing, it is possible to obtain a result proportional to the magnitude of the input signal without a sharp decrease even in a specific section.

상기와 같은 본 발명을 16비트 또는 18비트 오디오용 디지털-아날로그 변환기에 적용하고, 오디오 및 통신용 코덱(부호기와 복호기)과 디지털-아날로그 변환기, 아날로그-디지털 변환기 등에 응용할 경우 본 발명의 효과는 더욱 극대화될 것이다.When the present invention is applied to the digital-to-analog converter for 16-bit or 18-bit audio, and applied to audio and communication codecs (encoders and decoders), digital-to-analog converters, and analog-to-digital converters, the effects of the present invention are further maximized. Will be.

도 1 은 종래의 디지털 4차 시그마-델타 변조기의 구성도,1 is a block diagram of a conventional digital quaternary sigma-delta modulator,

도 2 는 종래의 디지털 4차 시그마-델타 변조기의 신호대 잡음비의 출력 파형을 나타낸 그래프,2 is a graph showing the output waveform of the signal-to-noise ratio of the conventional digital quaternary sigma-delta modulator,

도 3 은 본 발명에 따른 디지털 4차 시그마-델타 변조기의 구성도,3 is a block diagram of a digital quaternary sigma-delta modulator according to the present invention;

도 4 는 본 발명에 따른 디지털 4차 시그마-델타 변조기의 신호대 잡음비의 출력 파형을 나타낸 그래프.4 is a graph showing the output waveform of the signal-to-noise ratio of the digital quaternary sigma-delta modulator according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols for the main parts of the drawings

101,104,107,110,302,305,308,311 : 가산기101,104,107,110,302,305,308,311: adder

102,105,108,111,303,306,309,312 : 적분기102,105,108,111,303,306,309,312: Integrator

103,106,109,301,304,307,310 : 쉬프트 레지스터103,106,109,301,304,307,310: Shift register

113,114,115,116,314,315,316,317 : 멀티플렉서113,114,115,116,314,315,316,317: Multiplexer

112,313 : 레지스터112,313: registers

Claims (5)

입력되는 데이터를 소정 비트 만큼 쉬프트시키기 위한 쉬프팅 수단과, 래치된 최종 출력의 최상위 비트값에 응답하여 임의의 두 계수값중 하나를 선택하기 위한 선택 수단과, 상기 쉬프팅 수단의 출력과 상기 선택 수단의 출력을 가산하기 위한 가산 수단과, 상기 가산 수단의 출력을 적분하기 위한 적분 수단을 각각 구비하는 일련의 제1 내지 제4 변조 모듈을 구비하며, Shifting means for shifting the input data by a predetermined bit, selection means for selecting one of two coefficient values in response to the most significant bit value of the latched final output, output of the shifting means and the selection means A series of first to fourth modulation modules each having an adding means for adding an output and an integrating means for integrating the output of said adding means, 상기 제1 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 4비트 쉬프트 시키고, 제2 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 2비트 쉬프트 시키며, 상기 제3 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 오른쪽 방향으로 1비트 쉬프트 시키고, 상기 제4 변조 모듈의 상기 쉬프팅 수단은 입력된 데이터를 래치하도록 구성된 것을 특징으로 하는 디지털 4차 시그마-델타 변조기.The shifting means of the first modulation module shifts the input data four bits in the right direction, and the shifting means of the second modulation module shifts the input data two bits in the right direction. And the shifting means shifts the input data by one bit in the right direction, and the shifting means of the fourth modulation module is configured to latch the input data. 제1항에 있어서,The method of claim 1, 상기 제1 변조 모듈의 선택 수단은,The selecting means of the first modulation module, 계수값 a0 = 00 0100 0000 0000 0000와 계수값 a1 = 11 1100 0000 0000 0000중 어느 하나를 선택하는 것을 특징으로 하는 디지털 4차 시그마-델타 변조기.A digital quaternary sigma-delta modulator characterized by selecting either a coefficient value a 0 = 00 0100 0000 0000 0000 or a coefficient value a 1 = 11 1100 0000 0000 0000. 제1항에 있어서,The method of claim 1, 상기 제2 변조 모듈의 선택 수단은,The selecting means of the second modulation module, 계수값 b0 = 00 0111 0001 0111 1000와 계수값 b1 = 11 1000 1110 1110 1000중 어느 하나를 선택하는 것을 특징으로 하는 디지털 4차 시그마-델타 변조기.A digital quaternary sigma-delta modulator characterized in that it selects one of a coefficient value b 0 = 00 0111 0001 0111 1000 and a coefficient value b 1 = 11 1000 1110 1110 1000. 제1항에 있어서,The method of claim 1, 상기 제3 변조 모듈의 선택 수단은,The selecting means of the third modulation module, 계수값 c0 = 00 1101 1100 1001 1000와 계수값 c1 = 11 0010 0011 0110 1000중 어느 하나를 선택하는 것을 특징으로 하는 디지털 4차 시그마-델타 변조기.A digital quaternary sigma-delta modulator characterized in that it selects one of the coefficient value c 0 = 00 1101 1100 1001 1000 and the coefficient value c 1 = 11 0010 0011 0110 1000. 제1항에 있어서,The method of claim 1, 상기 제4 변조 모듈의 선택 수단은,The selecting means of the fourth modulation module, 계수값 d0 =01 1101 1011 0000 0011와 계수값 d1 = 10 0010 0100 1111 1101중 어느 하나를 선택하는 것을 특징으로 하는 디지털 4차 시그마-델타 변조기.A digital quaternary sigma-delta modulator characterized in that it selects one of a coefficient value d 0 = 01 1101 1011 0000 0011 and a coefficient value d 1 = 10 0010 0100 1111 1101.
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