KR100469914B1 - A method for forming a semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 229910052734 helium Inorganic materials 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- Engineering & Computer Science (AREA)
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- General Chemical & Material Sciences (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로,The present invention relates to a method of forming a semiconductor device,
비트라인 측벽에 스페이서 형성후 상기 비트라인 상부의 질화막 두께가 감소하는 공정을 해결하기 위하여,In order to solve the process of reducing the thickness of the nitride film on the upper side of the bit line after forming a spacer on the sidewall of the bit line,
상기 스페이서 식각공정시 CF4/Ar 의 혼합비를 3/7 ∼ 6/7 로 하고, CF4/O2 의 혼합비를 8/1 ∼ 4/1 로 하는 조건을 갖는 CF4/Ar/O2 플라즈마를 이용하여 식각함으로써 비트라인 상부의 쇼울더 로스(should loss)를 억제하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 기술이다.In the spacer etching process, by using a CF4 / Ar / O2 plasma having a condition that the mixing ratio of CF4 / Ar is 3/7 to 6/7 and the mixing ratio of CF4 / O2 is 8/1 to 4/1. This technology suppresses shoulder loss on the bit line and thus improves device characteristics and reliability.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 절연특성을 향상시키기 위하여 저장전극 콘택 공정시 페일이 유발되지 않도록 비트라인의 스페이서 식각공정의 조건을 적절히 조절하여 실시하는 것이다.The present invention relates to a method of forming a semiconductor device. In particular, in order to improve insulation characteristics due to high integration of a semiconductor device, a condition of a spacer etching process of a bit line is appropriately controlled so as not to cause a failure during a storage electrode contact process. .
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.In general, a DRAM, which is a semiconductor memory device, is formed of one transistor and a capacitor, and requires a bit line, a metal wiring, or the like to drive them.
반도체소자가 고집적화 됨에 따라 포토마스크 공정의 중첩마진 확보를 위하여 SAC(Self Aligned Contact, 이하에서 SAC 이라 함) 공정을 사용하고 있다.As semiconductor devices are highly integrated, a SAC (Self Aligned Contact) process is used to secure overlapping margins of a photomask process.
특히 0.13 ㎛ 이나 0.10 ㎛ 이하의 디자인룰을 갖는 소자의 경우 반도체소자가 초고집적화 됨에 따라 SAC 공정의 마진이 충분하지 않은 실정이다.In particular, in the case of a device having a design rule of 0.13 μm or less than 0.10 μm, the SAC process has insufficient margin as the semiconductor device is highly integrated.
따라서, 상기 SAC 공정시 하부 도전배선인 워드라인이나 비트라인과의 SAC 페일을 방지하기 위하여 하드마스크층의 두께를 높게 하려는 시도가 있다.Accordingly, there is an attempt to increase the thickness of the hard mask layer in order to prevent SAC failure with word lines or bit lines, which are lower conductive wirings, in the SAC process.
그러나, 이는 하드마스크층의 식각공정시 크기가 작아지면서 포토의 마스크 공정 마진을 확보하기 위하여 감광막 두께를 하향하고 있으며 이는 SAC 페일(fail)의 관점에서 더욱 취약해져 가는 실정이다.However, as the size of the hard mask layer becomes smaller during the etching process, the thickness of the photoresist film is decreased in order to secure a mask process margin of the photo, which is more vulnerable in terms of SAC fail.
저장전극의 SAC 공정은 하부 도전배선인 비트라인의 동일 하드마스크층 두께에서 쇼울더가 취약할 경우 SAC 페일, 즉 저장전극 콘택플러그와 비트라인의 쇼트(short)가 발생할 가능성이 높아진다.In the SAC process of the storage electrode, if the shoulder is vulnerable at the same hard mask layer thickness of the lower conductive wiring, the SAC fail, that is, the shortness of the storage electrode contact plug and the bit line is increased.
기존이 경우 비트라인 형성공정후 비트라인 스페이서 식각공정후 쇼울더를 취약하게 SAC 페일을 유발시키고 있다.In the conventional case, after the bit line forming process, the shoulder is weakly caused after the bit line spacer etching process.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 형성방법을 도시한 사진 및 단면도이다.1 to 3 are photographs and cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 1은 비트라인을 형성한 것을 도시한 사진이다.1 is a photograph showing the formation of a bit line.
도 1을 참조하면, 반도체기판(도시안됨) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다. 이때, 상기 소자분리막(도시안됨)은 트렌치형으로 형성한 것이다.Referring to FIG. 1, an isolation layer (not shown) defining an active region is formed on a semiconductor substrate (not shown). In this case, the device isolation layer (not shown) is formed in a trench type.
그 다음, 상기 반도체기판 상부에 게이트산화막(도시안됨), 폴리사이드층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극을 형성한다. 이때, 상기 하드마스크층은 2600 Å 두께로 형성한다.Next, a stacked structure of a gate oxide film (not shown), a polyside layer (not shown), and a hard mask layer (not shown) is formed on the semiconductor substrate, and the photolithography process is performed using a gate electrode mask (not shown). Etching is performed to form a gate electrode. At this time, the hard mask layer is formed to a thickness of 2600 kPa.
상기 게이트전극 사이를 통하여 상기 반도체기판의 활성영역에 접속되는 랜딩 플러그 폴리를 형성한다.A landing plug poly is formed to be connected to an active region of the semiconductor substrate through the gate electrodes.
상기 랜딩 플러그 폴리에 접속되는 비트라인을 형성한다.A bit line is formed to be connected to the landing plug pulley.
도 2a 및 도 2b는 상기 도 1의 공정후에 절연막 스페이서를 형성하는 것을 도시한 단면 및 평면 셈사진으로서, 도 1의 비트라인 측벽에 질화막 스페이서를 형성한 것이다. 이때, 상기 질화막 스페이서는 전체표면상부에 질화막을 500 Å 두께로 증착하고 이를 이방성식각하여 형성한다. 여기서, 상기 이방성 식각공정은 40 mTorr, 250 W, 20 sccm의 CF4, 75 sccm의 Ar과 5O2 를 이용한 CF4/Ar/O2 플라즈마 식각공정으로 실시한다.2A and 2B are cross-sectional and planar schematics illustrating the formation of insulating film spacers after the process of FIG. In this case, the nitride film spacer is formed by depositing a nitride film with a thickness of 500 부 에 on the entire surface and anisotropically etching it. Here, the anisotropic etching process is performed by a CF4 / Ar / O2 plasma etching process using 40 mTorr, 250 W, 20 sccm CF4, 75 sccm Ar and 5O2.
상기 질화막 스페이서의 형성공정시 비트라인의 쇼울더 부분이 많이 식각되어 비트라인의 중앙부분이 뾰족하게 형성되고 그로 인하여 비트라인 평면 사진인 도 2b의 형상과 같이 두 개의 라인이 보인다.During the formation process of the nitride film spacer, the shoulder portion of the bit line is etched so that a central portion of the bit line is sharply formed, thereby showing two lines as shown in FIG.
도 3a는 비트라인 상부를 평탄화시키는 층간절연막을 형성하고 이를 통하여 상기 비트라인 사이의 랜딩 플러그 폴리에 접속되는 저장전극 콘택홀을 형성한 것을 도시한 단면 셈사진이다.FIG. 3A is a cross-sectional view illustrating a formation of an interlayer insulating layer for planarizing an upper portion of a bit line and forming a storage electrode contact hole connected to a landing plug poly between the bit lines.
도 3b는 상기 도 3a를 개략적으로 도시한 단면도이다.FIG. 3B is a schematic cross-sectional view of FIG. 3A.
도 3b를 참조하면, 상부에 하드마스크층(13)이 형성된 비트라인(11) 측벽에 질화막 스페이서(15)를 형성한다. 이때, 상기 질화막 스페이서(15)를 형성하기 위한 식각공정시 과도식각되어 상기 스페이서가 형성되는 부분 상측이 ⓐ부분과 꺼져 도 2b 와 같은 평면 구조를 갖게 된다. 상기 ⓐ 부분과 같이 꺼진 부분의 하드마스크층은 약 450 Å 정도의 두께를 갖게 되어 소자의 비트라인의 절연특성을 열화시킨다.Referring to FIG. 3B, the nitride film spacer 15 is formed on sidewalls of the bit line 11 having the hard mask layer 13 formed thereon. At this time, during the etching process for forming the nitride film spacer 15 is over-etched, the upper side of the portion where the spacer is formed is turned off with the part ⓐ has a planar structure as shown in FIG. The hard mask layer of the turned off portion, such as the ⓐ portion, has a thickness of about 450 mW, which degrades the insulation characteristics of the bit line of the device.
전체표면상부에 층간절연막(17)을 형성하고 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(17)을 식각하여 저장전극 콘택홀(19)을 형성한다.The interlayer insulating layer 17 is formed on the entire surface, and the interlayer insulating layer 17 is etched by a photolithography process using a storage electrode contact mask (not shown) to form the storage electrode contact hole 19.
도 3c는 상기 도 3a의 공정후에 소자를 완성하고, ⓑ 와 같이 SAC 페일이 취약한 부분을 절단하여 도시한 단면 셈 사진이다.FIG. 3C is a cross-sectional view of the device after the process of FIG. 3A is completed, and the SAC fail is cut off as shown in ⓑ.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 비트라인 측벽의 질화막 스페이서 형성공정으로 인한 비트라인 쇼울더의 질화막 두께가 얇게 형성되는 현상으로 인하여 후곡 SAC 공정시 페일이 유발될 수 있어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.As described above, in the method of forming a semiconductor device according to the related art, due to the phenomenon that the thickness of the nitride film of the bit line shoulder due to the nitride film spacer forming process on the sidewall of the bit line is thin, a failure may occur during the post-curve SAC process. There is a problem of deteriorating characteristics and reliability.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 비트라인의 절연막 스페이서 형성공정시 공정 조건을 조절하여 비트라인 상측의 질화막 두께가 두껍게 형성되도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.The present invention improves the characteristics and reliability of the semiconductor device by adjusting the process conditions during the formation process of the insulating film spacer of the bit line so that the thickness of the nitride film on the upper side of the bit line is formed to solve the problems according to the prior art. Its purpose is to provide a method of forming a.
도 1 및 도 2는 종래기술에 따른 비트라인 형성방법을 도시한 단면 및 평면 셈사진.1 and 2 is a cross-sectional and planar schematic showing a bit line forming method according to the prior art.
도 3a 내지 도 3c는 상기 도 2의 공정후 SAC 공정을 이용한 저장전극 콘택홀 형성공정을 도시한 셈사진 및 단면도.3A to 3C are schematic and cross-sectional views illustrating a storage electrode contact hole forming process using the SAC process after FIG. 2.
도 4a 및 도 4b는 본 발명의 실시예에 따라 비트라인을 형성하는 것을 도시한 단면 및 평면 셈사진.4A and 4B are cross-sectional and planar views illustrating the formation of bit lines in accordance with an embodiment of the invention.
도 4c 및 도 4d는 상기 도 4a의 공정후 SAC 공정을 이용한 저장전극 콘택홀 형성공정을 도시한 셈사진 및 단면도.4C and 4D are schematic and cross-sectional views illustrating a storage electrode contact hole forming process using the SAC process after FIG. 4A.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11,21 : 비트라인 13,23 : 하드마스크층11,21: bit line 13,23: hard mask layer
15,25 : 스페이서 17,27 : 층간절연막15,25 spacer 17,27 interlayer insulating film
19,29 : 저장전극 콘택홀19,29: storage electrode contact hole
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
상측에 하드마스크층이 구비되고 측벽에 스페이서가 구비되는 비트라인을 형성하되,To form a bit line having a hard mask layer on the upper side and a spacer on the side wall,
상기 스페이서 식각공정시 CF4/Ar 의 혼합비를 3/7 ∼ 6/7 로 하고, CF4/O2 의 혼합비를 8/1 ∼ 4/1 로 하는 조건을 갖는 CF4/Ar/O2 플라즈마를 이용하여 실시함으로써 비트라인 상부의 쇼울더 로스를 억제하는 것과,In the spacer etching process, a CF4 / Ar / O2 plasma having a condition in which the mixing ratio of CF4 / Ar is 3/7 to 6/7 and the mixing ratio of CF4 / O2 is 8/1 to 4/1 is performed. Suppressing shoulder loss at the top of the bitline,
상기 스페이서 식각공정은 CF4 를 10 ∼ 60 sccm 으로 사용하고, Ar 을 20 ∼ 140 sccm 으로 사용하며 O2 를 1 ∼ 10 sccm 으로 사용하여 실시하는 것과,The spacer etching process is performed by using CF4 at 10 to 60 sccm, using Ar at 20 to 140 sccm and using O2 at 1 to 10 sccm,
상기 스페이서 식각공정은The spacer etching process
식각 챔버의 압력을 10 ∼ 80 mTorr 로 하고,The pressure of the etching chamber is 10 to 80 mTorr,
플라즈마 소오스 전력을 300 ∼ 800 W 로 하고,Plasma source power is set to 300 to 800 W,
챔버 측벽의 온도를 15 ∼ 45 ℃ 로 하고,The temperature of the chamber side wall is 15 to 45 ° C,
챔버의 전극 온도를 5 ∼ 20 ℃ 로 하고,The electrode temperature of the chamber is set to 5 to 20 ° C,
캐쏘드 백 사이드(cathode back side) 헬륨(He) 압력을 5 ∼ 20 Torr 로 하여 실시하는 것과,The cathode back side helium (He) pressure of 5 to 20 Torr,
상기 하드마스크층은 2500 ∼ 2700 Å 두께로 형성하고, 상기 스페이서는 400 ∼ 600 Å 두께로 형성하는 것과,The hard mask layer is formed to a thickness of 2500 to 2700 GPa, and the spacer is formed to a thickness of 400 to 600 GPa,
상기 하드마스크층과 스페이서는 질화막으로 형성되는 것을 특징으로 한다.The hard mask layer and the spacer is characterized in that formed of a nitride film.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 셈사진 및 단면도이다.4A to 4D are schematic and cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
도 4a는 비트라인의 상부 및 측벽에 하드마스크층과 스페이서를 형성한 것을 도시한 단면 셈 사진이다.FIG. 4A is a cross-sectional view illustrating the formation of a hard mask layer and a spacer on upper and sidewalls of a bit line.
도 4a를 참조하면, 반도체기판(도시안됨) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다. 이때, 상기 소자분리막(도시안됨)은 트렌치형으로 형성한 것이다.Referring to FIG. 4A, an isolation layer (not shown) defining an active region is formed on a semiconductor substrate (not shown). In this case, the device isolation layer (not shown) is formed in a trench type.
상기 반도체기판 상부에 게이트산화막(도시안됨), 폴리사이드층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극을 형성한다.A stacked structure of a gate oxide layer (not shown), a polyside layer (not shown), and a hard mask layer (not shown) is formed on the semiconductor substrate, and the gate is etched by a photolithography process using a gate electrode mask (not shown). Form an electrode.
상기 게이트전극 사이를 통하여 상기 반도체기판의 활성영역에 접속되는 랜딩 플러그 폴리를 형성한다.A landing plug poly is formed to be connected to an active region of the semiconductor substrate through the gate electrodes.
상기 랜딩 플러그 폴리에 접속되는 비트라인을 형성한다. 이때, 상기 비트라인은 상측에 하드마스크층은 2500 ∼ 2700 Å 두께로 형성된 것이다.A bit line is formed to be connected to the landing plug pulley. At this time, the bit line is formed on the upper side of the hard mask layer having a thickness of 2500 ~ 2700Å.
상기 비트라인 측벽에 질화막 스페이서를 400 ∼ 600 Å 두께로 형성한다.Nitride film spacers are formed on the sidewalls of the bit line to a thickness of 400 to 600 Å.
여기서, 상기 질화막 스페이서는 CF4/Ar/O2 플라즈마를 이용하여 MERIE 방법으로 식각하여 형성한다.The nitride layer spacer is formed by etching the MERIE method using CF4 / Ar / O2 plasma.
상기 MERIE 방법은 다음과 같은 조건으로 실시한다.The MERIE method is carried out under the following conditions.
먼저, CF4/Ar 의 혼합비는 3/7 ∼ 6/7 로 하고,First, the mixing ratio of CF 4 / Ar is 3/7 to 6/7,
CF4 를 10 ∼ 60 sccm 으로 사용하고,CF4 is used at 10 to 60 sccm,
Ar 을 20 ∼ 140 sccm 으로 사용하고,Using Ar at 20-140 sccm,
CF4/O2 의 혼합비를 8/1 ∼ 4/1 로 하고,The mixing ratio of CF4 / O2 is set to 8/1 to 4/1,
O2 를 1 ∼ 10 sccm 으로 사용하고,O2 is used at 1 to 10 sccm,
식각 챔버의 압력을 10 ∼ 80 mTorr 로 하고,The pressure of the etching chamber is 10 to 80 mTorr,
플라즈마 소오스 전력을 300 ∼ 800 W 로 하고,Plasma source power is set to 300 to 800 W,
챔버 측벽의 온도를 15 ∼ 45 ℃ 로 하고,The temperature of the chamber side wall is 15 to 45 ° C,
챔버의 전극 온도를 5 ∼ 20 ℃ 로 하고,The electrode temperature of the chamber is set to 5 to 20 ° C,
캐쏘드 백 사이드(cathode back side) 헬륨(He) 압력을 5 ∼ 20 Torr 로 한다.Cathode back side Helium (He) pressure is 5 to 20 Torr.
그러나, 플라즈마 소오스 전력이 300 W 이하나 800 W 이상일 경우,However, if the plasma source power is below 300 W or above 800 W,
CF4/O2 의 비가 8 : 1 이하인 경우, 그리고When the ratio of CF4 / O2 is 8: 1 or less, and
CF4/Ar 의 비가 3 : 8 이하인 경우, 즉 Ar 이 80 sccm 이고 CF4 가 30 sccm 이하인 경우는 종래기술의 문제점이 유발된다.When the ratio of CF4 / Ar is 3: 8 or less, that is, when Ar is 80 sccm and CF4 is 30 sccm or less, problems of the prior art are caused.
도 4b는 상기 도 4a의 비트라인 스페이서 형성공정후 평면 셈 사진을 도시한 것으로, 비트라인 내측으로 별도의 라인이 도시되지 않음을 알 수 있다. 참고로, 종래기술의 도 2b는 비트라인 내측으로 별도의 라인이 형성되어 비트라인의 상부구조가 단차를 갖고 있음을 알 수 있었다.4B illustrates a planar photo taken after the bit line spacer forming process of FIG. 4A, and it can be seen that no separate line is shown inside the bit line. For reference, FIG. 2B of the related art shows that a separate line is formed inside the bit line, so that the upper structure of the bit line has a step.
도 4c는 상기 도 4a의 공정과 같이 상측 및 측벽에 하드마스크층(23)과 스페이서(25)가 구비된 비트라인(21) 상부를 평탄화시키는 층간절연막(27)을 형성하고 저장전극 콘택마스크를 이용한 SAC 공정으로 저장전극 콘택홀(29)을 형성한 것을 도시한 단면도이다.FIG. 4C shows an interlayer insulating layer 27 for planarizing the upper portion of the bit line 21 having the hard mask layer 23 and the spacer 25 on the upper and sidewalls as shown in FIG. 4A and forming the storage electrode contact mask. It is sectional drawing which shows the formation of the storage electrode contact hole 29 by the used SAC process.
이때, ⓒ 부분은 종래기술에 따른 ⓐ 또는 ⓑ 과 달리 비트라인의 쇼울더 로스가 없음을 알 수 있다.At this time, it can be seen that part ⓒ does not have shoulder loss of the bit line, unlike ⓐ or ⓑ according to the prior art.
도 4d는 상기 도 4c의 단면 셈사진을 도시한 것으로서, 예정된 형태로 비트라인이 형성된 것을 도시한다.FIG. 4D illustrates the cross-sectional schematic of FIG. 4C, in which a bit line is formed in a predetermined form.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 비트라인의 측벽에 스페이서를 형성하기 위한 조건을 적절히 조절하여 비트라인 상측의 쇼울더 로스가 유발되지 않도록 함으로써 저장전극 콘택홀을 형성하기 위한 SAC 공정시 페일 유발을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the method of forming a semiconductor device according to the present invention, a storage electrode contact hole is formed by appropriately adjusting a condition for forming a spacer on a sidewall of a bit line so as not to cause shoulder loss on the upper side of the bit line. It provides the effect of improving device characteristics and reliability by preventing the occurrence of fail during SAC process.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0087099A KR100469914B1 (en) | 2002-12-30 | 2002-12-30 | A method for forming a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0087099A KR100469914B1 (en) | 2002-12-30 | 2002-12-30 | A method for forming a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040060329A KR20040060329A (en) | 2004-07-06 |
| KR100469914B1 true KR100469914B1 (en) | 2005-02-02 |
Family
ID=37352245
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0087099A KR100469914B1 (en) | 2002-12-30 | 2002-12-30 | A method for forming a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100469914B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4936709B2 (en) * | 2005-11-25 | 2012-05-23 | 東京エレクトロン株式会社 | Plasma etching method and semiconductor device manufacturing method |
-
2002
- 2002-12-30 KR KR10-2002-0087099A patent/KR100469914B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20040060329A (en) | 2004-07-06 |
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