KR100469911B1 - Arrangement of leisure bar capacitors - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 레저바르(reservoir) 커패시터가 차지하는 면적을 크게 줄이고 내부 파우어와 다른 파우어 사이에 발생되는 노이즈를 감소시키기 위하여 레저바르 커패시터를 배열하는 방법을 제공한다. 메모리 소자는 메인-칩 에지 부분에 다이간 연결을 행할 경우, 외부로부터의 강한 스트레스를 받거나 혹은 습기로부터 칩이 손상 받기가 쉬운데, 이를 보호하기 위하여 칩 에지 부분에 시일-링을 부착하고, 이 부분에 vss나 vbb를 공급하고 있다. 본 발명에서는 vcc나 vpp같은 여러 파우어들을 칩 에지부분에 추가한다. 이와 같이, 양 사방으로 칩 에지의 남는 부분에 레저바르 커패시터를 배치하였으므로, 기존의 레저바르 커패시터에 비하여 그 배치가능한 면적이 2배 이상 획기적으로 보충된다. 따라서, 반도체 소자의 파우어 라인 노이즈를 대폭 줄일 수 있고, 칩 사이즈 증가에 아무런 영향을 주지 않고, 안정된 동작을 하는데 아주 큰 도움이 된다. The present invention provides a method of arranging a leisure bar capacitor to greatly reduce the area occupied by the reservoir capacitor of the highly integrated semiconductor device and to reduce noise generated between the internal and other powers. The memory device is susceptible to strong stress from the outside or damaging the chip from moisture when the die-to-die connection is performed at the main-chip edge part. To protect this, a seal ring is attached to the chip edge part to protect it. We supply vss and vbb. In the present invention, several powders such as vcc and vpp are added to the chip edge portion. As described above, since the Leipvar capacitors are disposed on the remaining portions of the chip edges in both directions, the deployable area is replenished more than twice as much as the existing Leipvar capacitors. Therefore, the power line noise of the semiconductor device can be greatly reduced, and it is very helpful for stable operation without affecting the chip size increase.
Description
본 발명은 고집적 반도체 소자의 커패시터 배열방법에 관한 것으로서, 구체적으로 말하자면, 반도체 소자의 다이 형성시 입력되는 내부 파우어 라인과 동작 파우어 라인 사이의 노이즈를 감소시키기 위하여 게이트 커패시터를 이용하는 레저바르(reservoir) 커패시터의 배열방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor arrangement method of a highly integrated semiconductor device. Specifically, a reservoir capacitor using a gate capacitor to reduce noise between an internal power line and an operating power line input during die formation of a semiconductor device. It relates to the arrangement method of.
일반적으로, 반도체 메모리 소자의 테크날라지가 발달함에 따라 그리고 집적도가 증가함에 따라 디자인 룰에 의한 칩 사이즈의 면적이 많은 제약을 받게 되어서 집적도의 증가에 치명적인 작용을 하게 된다. 즉, 보통 게이트 커패시터인 레저바르 커패시터를 각각의 파우어 별로 설치하게 됨에 따라서, 레저바르 커패시터가 차지하는 면적이 아주 크기 때문에 집적도 증가에 따라 커패시터의 면적을 크게 할 수 없는 상황이 제기된다. In general, as the technology of semiconductor memory devices is developed and the degree of integration increases, the area of the chip size due to the design rule is subject to a lot of constraints, which has a fatal effect on the degree of integration. That is, since the Leipvar capacitor, which is usually a gate capacitor, is installed for each power, a situation arises in which the area of the capacitor cannot be increased due to the increase in integration because the Leipvar capacitor occupies a very large area.
그러므로, 레저바르 커패시터를 설치할 부분은 계속 줄어들고 있어, 파우어 연결 시의 노이즈 상쇄 역할에 치명적으로 작용하고 있다. 다시 말하자면, 칩설계가 끝난 후에 빈자리를 찾아서 레저바르 커패시터를 부분적으로 배치하여 메모리 셀에 관련되는 코어부분은 계속 줄어들게 하고 있으나, 주변회로가 위치하는 메모리 주변 부분은 줄어지지 않고 있다. Therefore, the portion to install the leisure bar capacitors continues to shrink, which is critical to the noise canceling role in the power connection. In other words, after the chip design is completed, a portion of the leisure bar capacitor is located by finding a vacant position, and the core part related to the memory cell is continuously reduced, but the peripheral part of the memory where the peripheral circuit is located is not reduced.
또한, 칩 에지 부분에 다이 간(間)을 소오잉(sawing)하는 경우, 외부로부터의 강한 스트레스나 습기로부터 칩이 손상 받기가 쉽다. 이를 보호하기 위하여 칩 에지 부분에 시일-링을 부착하고 있기 때문에, 칩 내부의 파우어를 사용하는 디바이스는 각각의 파우어 별로 레저바르 커패시터가 많이 필요하게 된다. 즉, 이런 문제점을 해결하기 위한 특수한 위치에 레저바르 커패시터를 배열하는 것이 필요하다. In addition, when sawing between dies on the chip edge portion, the chip is likely to be damaged from strong stress or moisture from the outside. To protect this, since the seal ring is attached to the chip edge portion, the device using the power inside the chip requires a lot of leisure bar capacitors for each power. That is, it is necessary to arrange the leisure bar capacitor in a special position to solve this problem.
따라서, 본 발명은 레저바르 커패시터의 배열방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of arranging a leisure bar capacitor.
이상의 목적을 달성하기 위해 본 발명에 따른 레저바르 커패시터의 배열방법은, In order to achieve the above object, the arrangement method of the leisure bar capacitor according to the present invention,
반도체 소자의 레저바르 커패시터 배열방법에 있어서,In the method of arranging the leisure bar capacitor of a semiconductor device,
메인칩과 일정거리 이격되어 상기 메인칩을 둘러싸는 폐곡선 형태 평면구조로 구비되는 시일-링과 상기 메인칩 사이에 레저바르 커패시터를 배열하되,A leisure bar capacitor is arranged between the seal-ring and the main chip provided in a closed curved planar structure spaced apart from the main chip to surround the main chip.
메모리 셀에 속하는 코어 부분과 칩 에지 부분의 상기 폐곡선 형태의 시일-링 사이에 파우어가 구비되는 것과,A power is provided between the core part belonging to the memory cell and the closed ring-shaped seal ring of the chip edge part;
상기 시일-링과 메인 칩 사이의 파우어는 상기 시일-링과 평행한 구조로 형성된 것과,The powder between the seal ring and the main chip has a structure parallel to the seal ring,
상기 메인 칩의 파우어와 시일-링을 통하는 파우어가 동시에 연결되는 것을 특징으로 한다.The power of the main chip and the power through the seal-ring is characterized in that connected at the same time.
이하, 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail.
본 발명에 따른 레저바르 커패시터를 배열하는 방법은, 칩 에지부분에 칩 에지부분에 다이 간 연결을 행하는 경우, 칩의 에지부분에 시일-링을 부착하고, 이 부분에 vss나 vbb같은 파우어를 공급하고 있다. 메모리 소자에는 파우어 사이에 발생되는 노이즈를 감소시키기 위하여 보통 게이트 커패시터인 차지 레저바르(charge reservoir)커패시터가 각각의 파우어 별로 설치된다. 또한, 메인 칩의 시일-링 부분에 vcc나 vpp같은 여러 파우어들을 칩 에지부분에 추가한다. 또 추가로 칩 에지부분의 남는 부분에 레저바르 커패시터를 양 사방으로 배치할 수 있다. 이에 의하여, 기존의 레저바르 커패시터에 비하여 2배 이상 그 공간이 획기적으로 보충이 된다. 그러므로, 반도체 소자의 파우어 라인 노이즈를 대폭 줄일 수 있고, 칩 사이즈 증가에 아무런 영향을 주지 않고, 반도체 소자의 안정된 동작에 아주 큰 도움이 된다. In the method of arranging a leisure bar capacitor according to the present invention, when a die-to-die connection is performed at a chip edge portion, a seal ring is attached to the edge portion of the chip, and a powder such as vss or vbb is supplied to the portion. Doing. In order to reduce noise generated between the powders, a charge reservoir capacitor, which is a gate capacitor, is usually provided for each powder. It also adds several powders, such as vcc and vpp, to the chip edge at the seal ring of the main chip. In addition, the Leipvar capacitors can be placed on either side of the chip edge. As a result, the space is replenished more than twice as much as the existing Leipvar capacitor. Therefore, the power line noise of the semiconductor device can be greatly reduced, and it is very helpful for the stable operation of the semiconductor device without affecting the increase in the chip size.
도 1 및 도 2 는 본 발명의 실시예에 따른 레저바르 커패시터의 배열방법에 의해 배열된 것이다.1 and 2 are arranged by the arrangement method of the leisure bar capacitor according to an embodiment of the present invention.
도 1은 본 발명에 따른 반도체 소자의 메인 칩과 시일-링 사이의 위치 및 연결을 개략적으로 도시한 배치도이다. 1 is a layout view schematically showing a position and a connection between a main chip and a seal ring of a semiconductor device according to the present invention.
도 1을 참조하면, 레저바르 커패시터 배열방법에 있어서는, 집적도가 증가함에 디자인 룰(design rule)이 감소하고 칩설계가 끝난 후에 빈자리를 찾아서 레저바르 커패시터를 부분적으로 배치한다. 상대적으로 메모리 셀에 관련되는 코어부분은 계속 줄이는 한편, 주변회로가 위치하는 메모리 주변부분은 줄어지지 않도록 칩 에지의 시일-링과 메인 칩 사이에 레저바르 커패시터가 부착된다. Referring to FIG. 1, in the method of arranging a leisure bar capacitor, the design rule decreases as the degree of integration increases, and after the chip design is completed, the leisure bar capacitor is partially disposed to find an empty place. Reservoir capacitors are attached between the seal-ring at the chip edge and the main chip so that the core portion associated with the memory cell is continuously reduced while the memory peripheral portion where the peripheral circuit is located is not reduced.
도 2는 본 발명의 레저바르 커패시터 배열방법에 의한 시일-링 구조를 이용하여 배치된 메인-칩과 시일-링 사이에 레저바르 커패시터를 상세히 도시한 배치도이다. FIG. 2 is a layout view illustrating in detail the Leipvar capacitor between the main-chip and the seal ring formed by using the seal-ring structure according to the Leipvar capacitor arrangement method of the present invention.
도 2를 참조하면, 메인 칩 에지 부분에는 시일-링 파우어 이외의 시일-링과 메인-칩사이에 평행한 구조로 파우어가 공급이 되는 구조를 갖는다. 메인-칩의 파우어와 시일-링 사이의 파우어가 연결되는 커패시터는 같은 방법을 사용하는 파우어와 메인 칩의 파우어를 같이 연결함으로써 이루어 진다. 시일-링의 파우어는 vss, vcc를 사용하고 있다. 이러한 배치에 의하면, 파우어간에 발생하는 노이즈를 줄이는데 큰 역할을 하게 된다. Referring to FIG. 2, the main chip edge part has a structure in which the powder is supplied in a parallel structure between the seal ring and the main chip other than the seal ring ring power. The capacitor that connects the power between the main-chip power and the seal-ring is made by connecting the power using the same method with the power of the main chip. Seal-ring powers use vss and vcc. This arrangement plays a large role in reducing noise generated between the powders.
도 3 은 종래기술에 따른 시일-링 구조를 도시한 배치도이다.3 is a layout view showing a seal-ring structure according to the prior art.
도 3을 참조하면, 메인-칩과 시일-링 사이의 필요한 파우어 라인을 만든 후에 사용하지 않는 공간에 레저바르 커패시터를 배치하지 않았음을 도시한다. Referring to Fig. 3, it is shown that the leisure bar capacitor is not placed in an unused space after making the required power line between the main chip and the seal ring.
이상에서 설명한 바와 같이 본 발명에 따른 레저바르 커패시터 배열방법은, 레저바르 커패시터를 증가시켜 소자의 파우어를 안정화시켜 반도체소자의 안정된 동작으로 인하여 반도체소자의 생산성을 향상시킬 수 있는 효과를 제공한다.As described above, the method for arranging a leisure bar capacitor according to the present invention provides an effect of increasing productivity of a semiconductor device due to a stable operation of the semiconductor device by stabilizing a power of the device by increasing the leisure bar capacitor.
도 1은 본 발명에 따른 반도체 소자의 레저바르 커패시터의 배치도.1 is a layout view of the leisure bar capacitor of the semiconductor device according to the present invention.
도 2는 본 발명의 레저바르 커패시터를 각각의 파우어 별로 설치한 것을 구체적으로 나타낸 배치도. FIG. 2 is a layout view showing in detail that the leisure bar capacitors of the present invention are installed for each power. FIG.
도 3은 현재 사용하고 있는 메모리 소자의 시일-링의 부분을 나타낸 배치도.3 is a layout view showing a portion of a seal ring of a memory element currently in use.
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