KR100464944B1 - A fuse set of redundancy circuit in semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 리던던시 회로(redundancy circuit)에 관한 것이며, 더 자세히는 리던던시 회로의 퓨즈셋에 관한 것이다. 본 발명은 칩 크기를 증가시키지 않으면서 퓨즈셋이 초기화 되는 동안 발생하는 발생하는 직접전류를 감소시킬 수 있는 반도체 메모리 소자의 리던던시 회로의 퓨즈셋을 제공하는데 그 목적이 있다. 본 발명은 반도체 메모리 소자의 리던던시 회로의 퓨즈셋에 있어서, 제1 전원과 그 출력단 사이에 직렬로 연결된 퓨즈 및 제1 스위칭 소자와, 상기 출력단과 제2 전원 사이에 접속되며 상기 제1 스위칭 소자와 공통으로 출력 초기화 신호에 제어 받는 제2 스위칭 소자를 구비하는 퓨즈부; 상기 퓨즈부의 출력단을 래치하기 위한 래치부; 및 상기 래치부에 래치된 신호를 퓨즈셋 출력신호로 출력하기 위한 출력부를 구비한다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to a redundancy circuit of a semiconductor memory device, and more particularly to a fuseset of a redundancy circuit. It is an object of the present invention to provide a fuseset of a redundancy circuit of a semiconductor memory device capable of reducing the direct current generated while the fuseset is initialized without increasing the chip size. The present invention relates to a fuse set of a redundancy circuit of a semiconductor memory device, comprising: a fuse and a first switching device connected in series between a first power supply and an output terminal thereof, and connected between the output terminal and a second power supply; A fuse unit having a second switching element commonly controlled by an output initialization signal; A latch unit for latching an output terminal of the fuse unit; And an output unit for outputting a signal latched to the latch unit as a fuse set output signal.
Description
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 리던던시 회로(redundancy circuit)에 관한 것이며, 더 자세히는 리던던시 회로의 퓨즈셋에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to a redundancy circuit of a semiconductor memory device, and more particularly to a fuseset of a redundancy circuit.
반도체 메모리 소자의 극히 일부의 메모리 셀에 결함(defect)이 발생하더라도 칩의 동작에 이상이 발생하게 된다. 통상적으로, 이러한 메모리 셀의 결함을 구제하기 위하여 메모리 소자 설계시 여분의 메모리 셀을 미리 확보해 두었다가 소정의 테스트 후에 결함이 발생한 메모리 셀을 미리 마련해 둔 여분의 메모리 셀로 치환하고 있다. 이때, 여분으로 미리 마련해 둔 셀을 스페어 셀(spare cell)이라 하며, 이러한 치환 동작에 개입하는 회로를 리던던시 회로라고 한다.Even if a defect occurs in only a part of the memory cells of the semiconductor memory device, an abnormality occurs in the operation of the chip. In general, in order to remedy defects of such memory cells, an extra memory cell is secured in advance when designing a memory device, and a memory cell in which a defect occurs after a predetermined test is replaced with an extra memory cell. At this time, a cell prepared in advance is called a spare cell, and a circuit which intervenes in such a substitution operation is called a redundancy circuit.
일반적으로, 테스트를 통해서 불량 메모리 셀을 골라내고, 그에 대응하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행함으로써 실제 메모리 소자 동작시 불량 라인에 해당하는 어드레스가 입력되면 스페어 라인으로 선택이 바뀌도록 한다.In general, programming is performed on an internal circuit to select a bad memory cell through a test and change an address corresponding to the address signal of a spare cell. Allow the selection to change.
상기와 같은 내부 회로에 대한 프로그램을 위하여 퓨즈(fuse)가 사용되고 있으며, 프로그램 방식으로는 과전류를 흘려 퓨즈를 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 접합을 단락시키는 방식 등이 있으며, 통상적으로 레이저빔을 이용한 프로그램을 수행하고 있다.A fuse is used to program the internal circuit as described above. The fuse is an electric fuse that blows the fuse by flowing an overcurrent, the burned fuse is blown by a laser beam, and the junction is shorted by a laser beam. And the like, and typically, a program using a laser beam is performed.
이와 같이 메모리 소자의 메모리 셀에 결함이 있어 이를 퓨즈를 사용하여 구제하는 경우에 있어서, 이 퓨즈의 정보를 이용하기 위해서는 퓨즈의 단락 여부에따른 결과를 알아 내기 위해 그 출력값을 정할 필요가 있다.In the case where the memory cell of the memory element is defective as described above and used to fix it by using a fuse, it is necessary to determine the output value in order to find out the result depending on whether the fuse is shorted in order to use the information of the fuse.
첨부된 도면 도 1은 종래기술에 따른 퓨즈셋의 회로 구성을 도시한 것으로, 도시된 바와 같이 종래기술에 따른 퓨즈셋은 출력 초기화 신호(set)를 입력으로 하는 퓨즈부(100)와, 퓨즈부(100)의 출력단(N0)을 래치하기 위한 인버터 래치부(110)와, 출력 인버터(INV0)로 구성된다.1 is a view illustrating a circuit configuration of a fuse set according to the related art. As illustrated, the fuse set according to the related art includes a fuse unit 100 having an output initialization signal set as an input, and a fuse unit. It consists of an inverter latch part 110 for latching the output terminal N0 of 100, and an output inverter INV0.
우선, 퓨즈부(100)는 공급전원(VDD)을 게이트 입력으로 하며 접지단(VSS)에 연결된 NMOS 트랜지스터(MN0)와, NMOS 트랜지스터(MN0)와 퓨즈부 출력단(N0) 사이에 접속되며 출력 초기화 신호(set)를 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, 공급전원(VDD)과 퓨즈부 출력단(N0) 사이에 접속된 퓨즈(10)를 구비한다.First, the fuse unit 100 is connected to the NMOS transistor MN0 connected to the ground terminal VSS with the power supply VDD as a gate input, and is connected between the NMOS transistor MN0 and the fuse unit output terminal N0 to initialize the output. An NMOS transistor MN1 having a signal set as a gate input, and a fuse 10 connected between the supply power supply VDD and the fuse section output terminal NO are provided.
그리고, 인버터 래치부(110)는 퓨즈부 출력단(N0)에 접속된 인버터(INV1)와, 접지단(VSS)과 퓨즈부 출력단(N0) 사이에 접속되며 인버터(INV1)의 출력을 게이트 입력으로 하는 NMOS 트랜지스터(MN2)를 구비한다.In addition, the inverter latch unit 110 is connected between the inverter INV1 connected to the fuse unit output terminal N0, the ground terminal VSS, and the fuse unit output terminal N0, and the output of the inverter INV1 is a gate input. An NMOS transistor MN2 is provided.
또한, 출력 인버터(INV0)는 인버터 래치부(110)의 출력을 반전시켜 퓨즈셋 출력신호(fout)로 출력한다.In addition, the output inverter INV0 inverts the output of the inverter latch unit 110 and outputs it as a fuse set output signal fout.
반도체 메모리 소자 내부에는 상기와 같은 퓨즈셋이 다수로 존재하게 되며, 퓨즈셋 출력신호(fout)를 리던던시에 사용한다. 내부적인 상황에 따라 퓨즈(10)는 끊어져 있기도 하고 단락되어 있기도 한다.A plurality of fuse sets as described above exist in the semiconductor memory device, and the fuse set output signal fout is used in redundancy. Depending on the internal situation, the fuse 10 may be blown or shorted.
우선, 퓨즈셋 출력값을 초기화하기 위해 출력 초기화 신호(set)가 입력되는데, 이 출력 초기화 신호(set)가 일정 시간 동안 논리 하이(High)를 유지하면, 퓨즈(10)가 끊어져 있는 퓨즈셋에서는 퓨즈부 출력단(N0)이 논리 로우(Low)로 세팅되어 퓨즈셋 출력신호(fout)를 논리 로우로 초기화하지만, 퓨즈(10)가 이어져 있는 경우에는 출력 초기화 신호(set)가 논리 하이인 동안 동안 공급전원(VDD)에서 접지단(VSS)으로 직접전류 경로(Direct Current Path)가 형성되고 출력 초기화 신호(set)가 논리 로우가 될 때 퓨즈(10)를 통해 공급전원(VDD)이 전달되어 퓨즈셋 출력신호(NO)를 하이로 초기화하게 된다.First, an output initialization signal (set) is input to initialize the fuse set output value. If the output initialization signal (set) is maintained at a logic high for a predetermined time, the fuse is blown in the fuse set in which the fuse 10 is blown. The negative output stage N0 is set to a logic low to initialize the fuseset output signal fout to a logic low, but is supplied while the output initialization signal set is logic high if the fuse 10 is connected. When the direct current path is formed from the power supply VDD to the ground terminal VSS, and the output initialization signal set becomes a logic low, the supply power supply VDD is transferred through the fuse 10 so that the fuse set The output signal NO is initialized high.
반도체 메모리의 대용량화 추세에 따라 리던던시 회로의 크기도 증가하고 있으며, 이와 같은 경우 퓨즈(10)가 끊어져 있지 않은 퓨즈셋의 직접전류 발생은 소자의 안정성에 매우 큰 영향을 미치게 된다. 한편, 상기와 같은 직접전류의 감소를 위해서는 직접전류 경로를 구성하는 MOS 트랜지스터의 길이(Length)를 매우 크게 해야 하며, 이는 칩의 크기를 증가시키는 문제점을 유발하게 된다.As the size of the semiconductor memory increases, the size of the redundancy circuit is also increasing. In such a case, the direct current generation of the fuse set in which the fuse 10 is not blown greatly affects the stability of the device. On the other hand, in order to reduce the direct current as described above, the length of the MOS transistor constituting the direct current path must be very large, which causes a problem of increasing the size of the chip.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 특히 칩 크기를 증가시키지 않으면서 퓨즈셋이 초기화 되는 동안 발생하는 발생하는 직접전류를 감소시킬 수 있는 반도체 메모리 소자의 리던던시 회로의 퓨즈셋을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and in particular, the redundancy circuit of a semiconductor memory device capable of reducing the direct current generated during the initialization of the fuse set without increasing the chip size. The purpose is to provide a fuse set.
도 1은 종래기술에 따른 퓨즈셋의 회로 구성도.1 is a circuit diagram of a fuse set according to the prior art.
도 2는 본 발명의 일 실시예에 따른 퓨즈셋의 회로 구성도.Figure 2 is a circuit diagram of a fuse set according to an embodiment of the present invention.
도 3은 상기 도 2의 퓨즈부의 다른 구성 예시도.3 is a diagram illustrating another configuration of the fuse of FIG. 2.
도 4는 본 발명의 다른 실시예에 따른 퓨즈셋의 회로 구성도.Figure 4 is a circuit diagram of a fuse set according to another embodiment of the present invention.
도 5는 상기 도 4의 퓨즈부의 다른 구성 예시도.5 is another configuration example of the fuse of FIG. 4.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200 : 퓨즈부200: fuse
210 : 인버터 래치부210: inverter latch portion
220 : 출력부220: output unit
250 : 제어 로직250 control logic
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 메모리 소자의 리던던시 회로의 퓨즈셋에 있어서, 제1 전원과 그 출력단 사이에 직렬로 연결된 퓨즈및 제1 스위칭 소자와, 상기 출력단과 제2 전원 사이에 접속되며 상기 제1 스위칭 소자와 공통으로 출력 초기화 신호에 제어 받는 제2 스위칭 소자를 구비하는 퓨즈부; 상기 퓨즈부의 출력단을 래치하기 위한 래치부; 및 상기 래치부에 래치된 신호를 퓨즈셋 출력신호로 출력하기 위한 출력부를 구비한다.In order to achieve the above technical problem, the present invention provides a fuse set of a redundancy circuit of a semiconductor memory device, comprising: a fuse and a first switching element connected in series between a first power source and an output terminal thereof, and between the output terminal and the second power source; A fuse unit connected to the second switching element and having a second switching element controlled by an output initialization signal in common with the first switching element; A latch unit for latching an output terminal of the fuse unit; And an output unit for outputting a signal latched to the latch unit as a fuse set output signal.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 퓨즈셋의 회로도로서, 이하 이를 참조하여 설명한다.2 is a circuit diagram of a fuse set according to an embodiment of the present invention, which will be described below with reference to the drawings.
제1 퓨즈셋(300)은 출력 초기화 신호(set)를 입력으로 하는 퓨즈부(200)와, 퓨즈부(100)의 출력단(N0)을 래치하기 위한 인버터 래치부(110)와, 인버터 래치부(110)의 출력을 입력 받아 퓨즈셋 출력신호(fout<1>)를 생성하기 위한 출력부(220)를 구비한다.The first fuse set 300 includes a fuse unit 200 for inputting an output initialization signal set, an inverter latch unit 110 for latching an output terminal N0 of the fuse unit 100, and an inverter latch unit. An output unit 220 is provided to receive the output of the 110 and generate the fuse set output signal fout <1>.
우선, 퓨즈부(200)는 출력 초기화 신호(set)를 공통 게이트 입력으로 하는 PMOS 트랜지스터(MP0) 및 NMOS(MN3)와, PMOS 트랜지스터(MP0)와 출력단(N0) 사이에 접속된 퓨즈(20)로 구성된다.First, the fuse unit 200 includes a PMOS transistor MP0 and an NMOS MN3 having the output initialization signal set as a common gate input, and a fuse 20 connected between the PMOS transistor MP0 and the output terminal N0. It consists of.
그리고, 인버터 래치부(210)는 퓨즈부 출력단(N0)에 접속된 인버터(INV3)와, 접지단(VSS)과 퓨즈부 출력단(N0) 사이에 접속되며 인버터(INV3)의 출력을 게이트 입력으로 하는 피드백 NMOS 트랜지스터(MN4)를 구비한다.In addition, the inverter latch unit 210 is connected between the inverter INV3 connected to the fuse unit output terminal NO and the ground terminal VSS and the fuse unit output terminal NO, and the output of the inverter INV3 is the gate input. Feedback NMOS transistor MN4.
또한, 출력부(220)는 출력 인버터(INV2)는 인버터 래치부(210)의 출력을 반전시켜 퓨즈셋 출력신호(fout)로 출력한다.In addition, the output unit 220 outputs the inverter inverter unit 210 by inverting the output of the inverter latch unit 210 and outputs the fuse set output signal fout.
한편, 리던던시 회로는 상기와 같이 구성된 퓨즈셋을 다수(n)개 포함하며, 이를 퓨즈 그룹(400)이라 한다. 퓨즈 그룹(400)을 구성하는 제1 내지 제n 퓨즈셋은 각각 동일한 출력 초기화 신호(set)을 입력으로 하며, 이 출력 초기화 신호(set)를 생성하기 위한 제어 로직(250)를 구비한다. 제어 로직(250)은 반도체 메모리의 파워업 신호(pwrup)를 입력으로 하는 인버터(INV4)와, 그의 출력 및 모드 레지스터 셋(mode resistor set, MRS) 명령시 일정 시간 동안 하이로 인에이블 되는 MRS 명령 인에이블 신호(mrs)를 입력으로 하는 노아게이트(NOR1)와, 그의 출력을 입력으로 하는 인버터(INV5)로 구성된다.Meanwhile, the redundancy circuit includes a plurality (n) of fuse sets configured as described above, which is referred to as a fuse group 400. Each of the first to nth fuse sets constituting the fuse group 400 receives the same output initialization signal set, and includes control logic 250 for generating the output initialization signal set. The control logic 250 is an inverter INV4 that inputs a power-up signal pwrup of the semiconductor memory, and an MRS command that is enabled high for a predetermined time during its output and mode resistor set (MRS) command. It consists of the noar gate NOR1 which inputs the enable signal mrs, and the inverter INV5 which inputs its output.
따라서, 출력 초기화 신호(set)는 파워업 동작시에는 논리 하이에서 논리 로우로 천이하고, MRS 명령 인에이블 신호(mrs)와 같은 특성을 가진다.Accordingly, the output initialization signal set transitions from logic high to logic low during a power-up operation and has the same characteristics as the MRS command enable signal mrs.
한편, 전술한 바와 같이 퓨즈셋(300) 내의 퓨즈(20)는 리던던시의 필요성에 따라 끊어져 있을 수도 있고 단락되어 있을 수도 있다.On the other hand, as described above, the fuse 20 in the fuse set 300 may be disconnected or shorted depending on the need for redundancy.
먼저, 출력 초기화 신호(set)가 퓨즈(20)가 끊어져 있는 퓨즈셋(300)으로 입력되면, 출력 초기화 신호(set)가 논리 하이인 동안 퓨즈부(200)의 NMOS 트랜지스터(MN3)가 턴온되어 퓨즈부 출력단(N0)을 논리 로우로 만들고, 인버터 래치부(210) 및 출력부(220)를 거쳐 퓨즈셋 출력신호(fout<1>)를 논리 로우로 출력하게 된다.First, when the output initialization signal set is input to the fuse set 300 in which the fuse 20 is blown, the NMOS transistor MN3 of the fuse unit 200 is turned on while the output initialization signal set is logic high. The fuse output terminal N0 is made logic low, and the fuse set output signal fout <1> is output to logic low via the inverter latch unit 210 and the output unit 220.
이후, 출력 초기화 신호(set)가 논리 로우로 천이하게 되면, PMOS 트랜지스터(MP0)가 턴온되는데, 이때 퓨즈(20)가 끊어져 있으므로 공급전원(VDD)이 퓨즈부출력단(N0)으로 전달되지 못하므로 퓨즈셋 출력신호(fout<1>)는 논리 로우를 유지하게 된다.Thereafter, when the output initialization signal set transitions to a logic low, the PMOS transistor MP0 is turned on. At this time, since the fuse 20 is blown, the power supply VDD is not transferred to the fuse part output terminal N0. The fuse set output signal fout <1> is maintained at a logic low.
다음으로, 출력 초기화 신호(set)가 퓨즈(20)가 이어진 퓨즈셋(300)으로 입력되면, 출력 초기화 신호(set)가 논리 하이인 동안 퓨즈부(200)의 NMOS 트랜지스터(MN3)가 턴온되어 퓨즈부 출력단(N0)을 논리 로우로 만들고, 인버터 래치부(210) 및 출력부(220)를 거쳐 퓨즈셋 출력신호(fout<1>)를 논리 로우로 출력하게 된다.Next, when the output initialization signal set is input to the fuse set 300 connected to the fuse 20, the NMOS transistor MN3 of the fuse unit 200 is turned on while the output initialization signal set is logic high. The fuse output terminal N0 is made logic low, and the fuse set output signal fout <1> is output to logic low via the inverter latch unit 210 and the output unit 220.
이후, 출력 초기화 신호(set)가 논리 로우로 천이하게 되면, PMOS 트랜지스터(MP0)가 턴온되는데, 이때 퓨즈(20)가 이어져 있으므로 공급전원(VDD)으로 퓨즈부 출력단(N0)을 구동하게 되고, 결국 퓨즈셋 출력신호(fout<1>)를 논리 하이로 변화시킨다.Subsequently, when the output initialization signal set transitions to a logic low, the PMOS transistor MP0 is turned on. At this time, since the fuse 20 is connected, the fuse output terminal N0 is driven by the power supply VDD. As a result, the fuse set output signal fout <1> is changed to logic high.
결국 출력 초기화 신호(set)가 논리 하이에서 논리 로우로 천이하는 순간에 퓨즈(20)가 끊어진 퓨즈셋과 퓨즈(20)가 이어진 퓨즈셋은 서로 반전된 값을 가지게 되며, 이 정보를 리던던시에 사용하게 된다.As a result, at the instant when the output initialization signal set transitions from logic high to logic low, the fuse set with the fuse 20 blown and the fuse set with the fuse 20 have inverted values, and this information is used in redundancy. Done.
첨부된 도면 도 3은 상기 도 2의 퓨즈부의 다른 구성예로서, 퓨즈(30)의 위치를 상기 도 2에서와 같이 풀업측에 배치하되, 퓨즈부 출력단(N0) 쪽이 아닌 공급전원(VDD) 쪽에 배치한 것이다. 이 경우에도 동작은 전술한 바와 동일하다.3 is another configuration example of the fuse of FIG. 2, wherein the position of the fuse 30 is located on the pull-up side as shown in FIG. 2, but the supply power VDD is not the output of the fuse unit N0. It is placed on the side. Even in this case, the operation is the same as described above.
한편, 첨부된 도면 도 4는 본 발명의 다른 실시예에 따른 퓨즈셋의 회로 구성을 도시한 것으로, 상기 도 2에 도시된 제어 로직(250)의 출력단에 인버터(INV6) 하나를 추가한 제어 로직(650)을 구비하도록 함으로써 출력 초기화 신호(set)가 상기 도 2와 반대 위상으로 입력되는 경우를 나타내고 있다.4 is a diagram illustrating a circuit configuration of a fuse set according to another exemplary embodiment of the present invention, in which a control logic in which an inverter INV6 is added to an output terminal of the control logic 250 illustrated in FIG. 2. By providing 650, the case where the output initialization signal set is input in the phase opposite to FIG. 2 is shown.
이 경우, 퓨즈부(600)에서 퓨즈(50)를 출력단(N0)과 NMOS 트랜지스터(MN3) 사이에 배치하였다.In this case, the fuse 50 is disposed between the output terminal NO and the NMOS transistor MN3 in the fuse unit 600.
또한, 인버터 래치부(610)는 인버터(INV3)와, 그 출력을 게이트 입력으로 하고 퓨즈부 출력단(N0)와 공급전원(VDD) 사이에 접속된 피드백 PMOS 트랜지스터(MP1)으로 구성하였다.The inverter latch unit 610 is composed of an inverter INV3 and a feedback PMOS transistor MP1 connected between the fuse unit output terminal NO and the supply power supply VDD with a gate input thereof.
그리고, 출력부(620)는 인버터(INV7) 하나를 추가하여 2개의 인버터로 구성하였다.In addition, the output unit 620 includes two inverters by adding an inverter INV7.
상기 도 4의 회로에서 상기 도 2의 회로와 같은 구성에 대해서는 이해를 돕기 위하여 동일한 도면 부호를 사용하였다.In the circuit of FIG. 4, the same reference numerals are used for the same configuration as the circuit of FIG. 2.
상기와 같이 구성된 본 발명의 다른 실시예에 따른 퓨즈셋(500) 역시 전술한 일 실시예에 따른 퓨즈셋(300)과 같은 동작을 수행하므로 그 동작에 대한 설명은 생략하기로 한다.Since the fuse set 500 according to another embodiment of the present invention configured as described above also performs the same operation as the fuse set 300 according to the above-described embodiment, a description thereof will be omitted.
첨부된 도면 도 5는 상기 도 4의 퓨즈부의 다른 구성예로서, 퓨즈(60)의 위치를 상기 도 4에서와 같이 풀다운측에 배치하되, 퓨즈부 출력단(N0) 쪽이 아닌 공급전원(VDD) 쪽에 배치한 것이다. 이 경우에도 동작은 전술한 바와 동일하다.5 is another configuration example of the fuse of FIG. 4, in which the position of the fuse 60 is disposed on the pull-down side as shown in FIG. 4, and the power supply VDD is provided instead of the fuse unit output terminal N0. It is placed on the side. Even in this case, the operation is the same as described above.
상기와 같이 본 발명에서는 인버터 타입의 퓨즈부를 사용하고, 퓨즈를 인버터의 풀다운측 또는 풀업측에 배치함으로써 퓨즈가 단락되어 있는 상태에서도 직접전류 경로가 형성되지 않도록 하였다.As described above, in the present invention, an inverter-type fuse unit is used, and the fuse is disposed on the pull-down side or the pull-up side of the inverter so that a direct current path is not formed even in a short-circuit state of the fuse.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge.
전술한 본 발명은 퓨즈셋의 퓨즈가 단락되어 있는 경우에도 직접전류의 발생을 방지함으로써 반도체 메모리의 안정성을 확보할 수 있는 효과가 있으며, 이로 인하여 반도체 메모리 내부의 퓨즈셋에 의한 칩 크기의 증가를 억제함으로써 생산 단가의 저감을 기대할 수 있다.The present invention has the effect of ensuring the stability of the semiconductor memory by preventing the generation of direct current even when the fuse of the fuse set is short-circuited, thereby increasing the chip size by the fuse set inside the semiconductor memory By suppressing, the production cost can be reduced.
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