KR100464452B1 - Avalanche photo diode and method for manufacturing the same - Google Patents
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Abstract
본 발명은 광통신 시스템에서 광을 수신하여 전기신호로 변환한 후 소자내부에서 신호를 증폭시켜 주는 애벌런치 포토다이오드 및 그 제조방법에 관한 것으로, 기판; 상기 기판 위에 차례로 적층된 광 흡수층, 그래이딩층, 전기장 버퍼층, 증폭층; 상기 증폭층의 상단 일부에 형성되고 가장자리 부분의 증폭층 폭이 중앙부분의 증폭층 폭보다 얇게 되도록 형성된 확산층; 상기 확산층 주위로 확산층과 전기적으로 분리되고 링 형태를 갖도록 형성된 가드링; 상기 확산층 위에 형성된 p형 전극; 및 상기 기판 배면에 형성된 n형 전극을 구비하여 이루어지는 것을 특징으로 한다.The present invention relates to an avalanche photodiode for amplifying a signal in a device after receiving light and converting the light into an electrical signal in an optical communication system, comprising: a substrate; A light absorbing layer, a grading layer, an electric field buffer layer, and an amplifying layer sequentially stacked on the substrate; A diffusion layer formed on a portion of the upper end of the amplification layer and formed such that the width of the edge portion of the amplification layer is smaller than the width of the amplification layer of the center portion; A guard ring formed around the diffusion layer to be electrically separated from the diffusion layer and to have a ring shape; A p-type electrode formed on the diffusion layer; And an n-type electrode formed on the rear surface of the substrate.
Description
본 발명은 포토다이오드에 관한 것으로, 특히 광통신 시스템에서 광을 수신하여 전기신호로 변환한 후 소자내부에서 신호를 증폭시켜 주는 애벌런치 포토다이오드 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a photodiode, and more particularly, to an avalanche photodiode for amplifying a signal inside an element after receiving light and converting it into an electrical signal in an optical communication system, and a method of manufacturing the same.
도 1은 일반적인 평탄형 애벌런치 포토다이오드의 구조를 나타낸 것으로, n형 InP기판(10)에 n형 InGaAs 흡수층(11), n형 InGaAsP 그래이딩층(12), n형 InP 전기장 버퍼층(13), InP 증폭층(14)이 차례로 형성되고, 증폭층(14)의 상단 일부에 1차 확산층(15) 및 2차 확산층(16)이 형성되어 있다. 참조부호 17은 SiNx 표면 보호막, 18은 p형 전극, 19는 n형 전극을 각각 나타낸다.1 illustrates a structure of a general planar avalanche photodiode, including an n-type InGaAs absorption layer 11, an n-type InGaAsP grading layer 12, an n-type InP electric field buffer layer 13, and an n-type InP substrate 10. The InP amplification layer 14 is sequentially formed, and the primary diffusion layer 15 and the secondary diffusion layer 16 are formed on a portion of the upper end of the amplification layer 14. Reference numeral 17 denotes a SiNx surface protective film, 18 denotes a p-type electrode, and 19 denotes an n-type electrode.
이 구조는 Wm, 즉 증폭층의 폭이 0.5㎛ 이상되는 2.5Gbps급 애벌런치 포토다이오드 및 0.2㎛ 정도 되는 10Gbps급 애벌런치 포토다이오드에 적용되는 구조이다. 설명이 용이하도록 1차 확산되고 이후 2차 확산공정에서 드라이브-인(drive-in) 되어 형성된 증폭층 부분을 주변 증폭층(B)이라고 부르고, 2차 확산으로 형성된 증폭층 부분을 중앙 증폭층(A)이라고 부르기로 한다.This structure is applied to Wm, that is, a 2.5Gbps avalanche photodiode with a width of 0.5 µm or more and a 10Gbps avalanche photodiode with a thickness of about 0.2µm. For ease of explanation, the amplification layer portion formed by the first diffusion and then drive-in in the second diffusion process is called the peripheral amplification layer (B), and the amplification layer portion formed by the second diffusion is called the central amplification layer ( Let's call it A).
기본적인 동작원리를 보면, 우선 광이 InP 및 InGaAsP 층에 흡수되지 않고통과해서 흡수층인 InGaAs층(11)에서 흡수 여기되고 이때 전자와 정공이 생성된다. 이를 전자-정공 쌍(electron-hole pair; EHP)이라 부른다. 소자에 역전압이 걸려 있으므로 흡수된 EHP에서 전자는 N-전극을 통해 빠져나가고 정공은 InGaAsP층(12)을 지나 n-InP층(13)에서 가속이 붙어서 신호 증폭층인 u-InP층(14)에서 본격적으로 신호 증폭되면서 P-형 전극(18)으로 빠져나오게 된다. 이런 과정을 거쳐 애벌런치 포토다이오드 소자는 입력신호를 내부적인 증폭을 통해 여타 증폭 전자소자보다 상대적으로 작은 잡음으로 큰 출력신호를 내보내게 된다.In the basic principle of operation, first, light is not absorbed by the InP and InGaAsP layers, but is absorbed and excited in the InGaAs layer 11, which is an absorption layer, whereby electrons and holes are generated. This is called an electron-hole pair (EHP). Since the device is subjected to a reverse voltage, electrons escape from the absorbed EHP through the N-electrode, and holes are accelerated in the n-InP layer 13 through the InGaAsP layer 12, so that the signal amplification layer u-InP layer 14 The signal is amplified in earnest at) and exits to the P-type electrode 18. Through this process, the avalanche photodiode device internally amplifies the input signal and emits a large output signal with relatively less noise than other amplified electronic devices.
하지만 이러한 증폭 과정은 시간 소모를 동반하게 되는데 증폭층(Wm)이 길면 길수록 소모시간은 늘어나고 소자의 대역폭 특성은 떨어지게 된다. 참고로 2.5Gbps급 애벌런치 포토다이오드의 경우 증폭층의 폭이 0.5㎛ 정도까지는 충분한 대역폭을 가지는 것으로 알려져 있다. 하지만 10Gbps급 초고속 광통신용 애벌런치 포토다이오드 소자의 경우 증폭층 폭이 최대 0.2㎛ 수준까지 밖에 허용되지 않는다. 이처럼 증폭층의 폭이 작아지는 경우에는 도 2에서 볼 수 있듯이, 필연적으로 주변 증폭층(B)에서 먼저 항복을 일으키게 된다.However, this amplification process is time consuming, and the longer the amplification layer (Wm), the longer the consumption time and the lower the bandwidth characteristics of the device. For reference, in the case of a 2.5Gbps avalanche photodiode, it is known that the amplification layer has a sufficient bandwidth up to about 0.5㎛. However, avalanche photodiode devices for 10Gbps ultra-fast optical communication are allowed only up to 0.2µm wide. As described above, when the width of the amplification layer decreases, as shown in FIG. 2, inevitably, the peripheral amplification layer B is caused to yield first.
도 3a는 중앙 증폭층(A)에서의 증폭이득이 10dB 정도 되도록 바이어스를 인가한 상태에서, 단일 모드 광섬유로부터 주사되는 입력광을 스캔하면서 얻은 증폭이득 지도이며, 도 3b는 3a의 컷-라인 뷰(cut-line view)이다. 도면에서 보듯이 중앙 증폭층(A)이 아닌 주변 증폭층(B)에서 더 큰 증폭이득을 보이고 있다. 이런 결과로 인해 중앙 증폭층에서의 광전류 대 전압 곡선이 도 4와 같이 나타나고, 소위 조기항복 현상에 의해 원활한 증폭영역을 확보하기 어렵게 된다. 또한 국부적인 항복 현상이 수반될 경우 신뢰성 측면에서도 조기에 실패할 가능성이 높아진다.FIG. 3A is an amplification gain map obtained by scanning input light scanned from a single mode optical fiber with a bias applied such that the gain in the central amplification layer A is about 10 dB, and FIG. 3B is a cut-line view of 3A. (cut-line view). As shown in the figure, a larger amplification gain is shown in the peripheral amplification layer (B) instead of the central amplification layer (A). As a result, the photocurrent vs. voltage curve in the central amplification layer is shown in FIG. 4, and it is difficult to secure a smooth amplification region by the so-called early breakdown phenomenon. In addition, local surrenders are more likely to fail early in terms of reliability.
물론 흡수층의 두께를 0.4㎛ 수준 이내로 충분히 줄이면 이와 같은 조기 항복 현상을 피할 수 있다. 도 5는 흡수층의 두께에 따른 항복 전압 대 증폭층 폭의 도면을 보여주고 있다. 또한, 도 6은 실제로 제작된 흡수층의 두께가 0.4㎛, 증폭층의 폭이 0.2㎛인 소자의 증폭이득 10dB에서의 증폭이득 지도이다. 하지만 이와 같은 방법으로 제작된 애벌런치 포토다이오드 모듈의 경우 너무 작은 리스판시비티(responsivity)( ~ 0.37)로 인해 수신감도의 손실을 초래하여, 최소 요구 사양인 -24dBm에 못 미치는 -22dBm 수준에 그치게 된다.Of course, if the thickness of the absorber layer is sufficiently reduced to within 0.4㎛ level, this early yield phenomenon can be avoided. 5 shows a breakdown voltage versus amplification layer width depending on the thickness of the absorber layer. 6 is an amplification gain map at an amplification gain of 10 dB of an element in which the thickness of the actually produced absorbing layer is 0.4 µm and the width of the amplifying layer is 0.2 µm. However, the avalanche photodiode module manufactured in this way causes loss of reception due to too small response (~ 0.37), which is -22dBm below the minimum requirement of -24dBm. do.
따라서, 본 발명의 목적은 10Gbps급 이상 광통신에 적합한 애벌런치 포토다이오드 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an avalanche photodiode and a method of manufacturing the same suitable for optical communication of 10Gbps or more.
본 발명의 다른 목적은 증폭층 주변에서의 에지 항복과 같은 국부적인 항복현상을 극복하고 중앙 증폭층에서 원활한 증폭 이득을 얻을 수 있는 애벌런치 포토다이오드 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide an avalanche photodiode and a method of manufacturing the same, which can overcome local yielding phenomenon such as edge yielding around the amplification layer and obtain a smooth amplification gain in the central amplification layer.
상기 목적을 달성하기 위해 본 발명의 애벌런치 포토다이오드는 기판과; 상기 기판 위에 차례로 적층된 광 흡수층, 그래이딩층, 전기장 버퍼층 및 증폭층과; 중앙확산층과 상기 중앙확산층의 양쪽 측벽 하부에 형성된 주변확산층으로 이루어져 상기 증폭층의 상단 일부에 형성되며, 상기 중앙확산층 하부에 위치한 증폭층의 폭이 상기 주변확산층 하부에 위치한 증폭층의 폭보다 두껍게 되도록 상기 중앙확산층의 상부 및 하부 표면은 각각 상기 주변확산층의 상부 및 하부 표면보다 상대적으로 높은 단에 위치하며, 상기 중앙확산층의 상부 표면은 상기 증폭층 위로 돌출된 구조를 갖는 확산층과; 상기 확산층과 전기적으로 분리되고 링 형태를 갖도록 형성된 가드링과; 상기 중앙확산층 이외의 상기 증폭층 위에 형성된 표면보호층과; 상기 표면보호층에 의해 노출된 상기 확산층 위에 형성된 상부 전극; 및 상기 기판 배면에 형성된 하부 전극을 포함하는 것을 특징으로 한다.In order to achieve the above object, the avalanche photodiode of the present invention comprises: a substrate; A light absorbing layer, a grading layer, an electric field buffer layer, and an amplifying layer sequentially stacked on the substrate; A central diffusion layer and a peripheral diffusion layer formed under both sidewalls of the central diffusion layer and formed on a portion of an upper portion of the amplification layer, such that the width of the amplification layer located below the central diffusion layer is thicker than the width of the amplification layer located below the peripheral diffusion layer. Upper and lower surfaces of the central diffusion layer are located at relatively higher stages than upper and lower surfaces of the peripheral diffusion layer, and an upper surface of the central diffusion layer has a structure protruding above the amplification layer; A guard ring electrically separated from the diffusion layer and formed to have a ring shape; A surface protective layer formed on the amplification layer other than the central diffusion layer; An upper electrode formed on the diffusion layer exposed by the surface protection layer; And a lower electrode formed on the rear surface of the substrate.
바람직하게, 상기 확산층은 가장자리 부분의 증폭층 폭이 중앙 부분의 증폭층 폭보다 30 내지 40nm 얇게 되도록 형성된 것을 특징으로 한다.Preferably, the diffusion layer is formed so that the width of the amplification layer of the edge portion is 30 to 40nm thinner than the width of the amplification layer of the central portion.
더욱 바람직하게, 상기 확산층은 상기 중앙 부분의 증폭층 폭이 0.1 내지 0.3㎛가 되도록 형성된 것을 특징으로 한다.More preferably, the diffusion layer is formed so that the width of the amplification layer of the central portion is 0.1 to 0.3㎛.
또한, 상기 목적을 달성하기 위해 본 발명의 애벌런치 포토다이오드 제조방법은 기판 위에 광 흡수층, 그래이딩층, 전기장 버퍼층, 증폭층을 차례로 형성하는 단계; 상기 증폭층 위에 마스크 패턴을 형성한 다음, 하부의 상기 증폭층을 소정 두께로 식각하여 단차가 형성되도록 하는 단계; 상기 증폭층 위에 확산층과 가드링 영역의 상기 증폭층이 노출되도록 패턴화된 확산마스크를 형성하는 단계; 확산 공정을 진행하여 가장자리 부분의 증폭층 폭이 중앙부분의 증폭층 폭보다 얇게 되도록 확산층을 형성하고 상기 확산층 주위로 확산층과 전기적으로 분리되고 링 형태를 갖도록 가드링을 형성하는 단계; 상기 확산층 위에 p형 전극을 형성하는 단계; 및 상기 기판 배면에 n형 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the avalanche photodiode manufacturing method of the present invention to achieve the above object comprises the steps of sequentially forming a light absorbing layer, a grading layer, an electric field buffer layer, an amplifying layer on the substrate; Forming a mask pattern on the amplification layer, and etching a lower thickness of the amplification layer to a predetermined thickness to form a step; Forming a patterned diffusion mask on the amplification layer such that the diffusion layer and the amplification layer of the guard ring region are exposed; Performing a diffusion process to form a diffusion layer such that the width of the edge portion of the amplification layer is thinner than the width of the amplification layer of the center portion, and forming a guard ring around the diffusion layer to be electrically separated from the diffusion layer and to have a ring shape; Forming a p-type electrode on the diffusion layer; And forming an n-type electrode on the back surface of the substrate.
바람직하게, 상기 증폭층 식각시 식각되는 증폭층의 두께는 30 내지 40nm 인 것을 특징으로 한다.Preferably, the thickness of the amplification layer to be etched during the etching of the amplification layer is characterized in that the 30 to 40nm.
더욱 바람직하게, 상기 확산층은 상기 중앙 부분의 증폭층 폭이 0.1 내지 0.3㎛가 되도록 형성된 것을 특징으로 한다.More preferably, the diffusion layer is formed so that the width of the amplification layer of the central portion is 0.1 to 0.3㎛.
도 1은 종래의 평탄형 애벌런치 포토다이오드의 구조를 나타내는 단면도,1 is a cross-sectional view showing the structure of a conventional flat avalanche photodiode,
도 2는 증폭층 폭에 따른 항복전압 정도를 나타내는 도면,2 is a view showing the breakdown voltage degree according to the width of the amplification layer,
도 3a 및 도 3b는 증폭이득이 10dB에서 얻은 증폭이득 지도,3A and 3B are amplification gain maps obtained at amplification gain of 10 dB,
도 4는 중앙 증폭층에서의 광전류 대 전압 곡선을 나타내는 도면,4 shows a photocurrent vs. voltage curve in a central amplification layer,
도 5는 흡수층의 두께에 따른 항복 전압 대 증폭층 폭을 나타내는 도면,5 is a graph showing breakdown voltage vs. amplification layer width depending on the thickness of an absorbing layer;
도 6은 흡수층의 두께가 0.4㎛, 증폭층의 폭이 0.2㎛인 소자의 증폭이득 10dB에서의 증폭이득 분포를 나타내는 도면,FIG. 6 is a diagram showing an amplification gain distribution at an amplification gain of 10 dB of an element having a thickness of 0.4 μm and an amplification layer of 0.2 μm;
도 7은 본 발명의 바람직한 실시예에 따른 애벌런치 포토다이오드의 구조를 나타내는 단면도,7 is a cross-sectional view showing the structure of an avalanche photodiode according to a preferred embodiment of the present invention;
도 8은 증폭층의 폭에 따른 항복전압(Vb) 변화를 나타내는 도면,8 is a view showing a breakdown voltage (Vb) change with the width of the amplification layer,
도 9는 흡수층과 증폭층의 터널링 항복현상이 일어나는 경계를 나타내는 도면,9 is a view showing a boundary in which the tunneling yield phenomenon of the absorbing layer and the amplifying layer occurs;
도 10a 및 도 10b는 본 발명에 따른 테스트 패턴의 증폭이득 분포를 나타내는 도면,10A and 10B are diagrams illustrating amplification gain distribution of a test pattern according to the present invention;
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 애벌런치 포토다이오드 제조과정을 나타내는 단면도.11A to 11F are cross-sectional views illustrating an avalanche photodiode manufacturing process according to an embodiment of the present invention.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도 7 내지 도 11을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 7 to 11. Note that the same components in the drawings are represented by the same reference numerals and symbols as much as possible even though they are shown in different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
도 7은 본 발명의 바람직한 실시예에 따른 포토다이오드의 구조를 나타낸 단면도로써, n형 InP기판(20), 그 위에 적층된 n형 InGaAs 흡수층(21), n형 InGaAsP 그래이딩층(22), n형 InP 전기장 버퍼층(23), 도핑하지 않은 InP 증폭층(24), 증폭층의 상단 일부에 형성되고 가장자리 부분의 증폭층 폭(WB)이 중앙(WA)보다 작도록 형성된 확산층(25,26), 상기 확산층 주위로 확산층과 전기적으로 분리되고 링 형태를 갖도록 형성된 n형 InP 가드링(60), 표면 보호층(27), 상기 확산층 위에 형성된 p형 전극(28), 기판 배면에 형성된 n형 전극(29) 및 반사방지층(30)으로 구성된다. 이때, 반사방지층(30)은 기판 쪽에서 광 입사가 이루어지도록 하는 경우에 적용되는 구조이다.7 is a cross-sectional view illustrating a structure of a photodiode according to an exemplary embodiment of the present invention, wherein an n-type InP substrate 20, an n-type InGaAs absorption layer 21 stacked thereon, an n-type InGaAsP grading layer 22, and n Type InP electric field buffer layer 23, an undoped InP amplification layer 24, a diffusion layer 25 formed on the upper part of the amplification layer and formed such that the width of the amplification layer W B of the edge portion is smaller than the center W A. 26, an n-type InP guard ring 60 formed to be electrically separated from the diffusion layer and having a ring shape around the diffusion layer, the surface protection layer 27, the p-type electrode 28 formed on the diffusion layer, and n formed on the back of the substrate. It consists of the type | mold electrode 29 and the anti-reflective layer 30. FIG. At this time, the anti-reflection layer 30 is a structure applied to the case where the light incident from the substrate side.
도 8은 증폭층의 폭에 따른 항복전압(Vb) 변화를 나타내는 그래프로써, 점선과 실선은 InGaAs흡수층 변화에 따른 변화이므로 실선에 대해서만 설명하도록 한다. 즉, 흡수층의 두께를 1.0㎛로 제작한 APD에 대해 논의한다. X-축은 nm 단위로 표시되어 있다.8 is a graph showing a breakdown voltage (Vb) change according to the width of the amplification layer. Since the dotted line and the solid line change according to the change in the InGaAs absorption layer, only the solid line will be described. That is, the APD which made the thickness of the absorption layer 1.0 micrometer is discussed. X-axis is indicated in nm.
상술한 바와 같이 애벌런치 포토다이오드에서는 증폭층 폭에 따라 빌드-업 타임(build-up time)이 영향을 받으므로 0.2㎛ 수준으로 조절해야 한다. 도면에서 증폭층의 폭이 0.1㎛에서 0.3㎛까지는 항복전압이 감소하는 경향을 갖는다. 이것은 증폭이득에 영향을 주는 파라미터가 전압에 따른 전기장의 세기뿐만 아니라 증폭층의 폭도 있기 때문이다. 증폭층이 너무 얇으면 그만큼 높은 전기장의 세기가 요구되고 곧 항복 전압이 커지게 된다. 이로부터 중앙 증폭층의 증폭이득을 주변 증폭층의 그것보다 더 크게 유지하기 위해서는 오히려 중앙 증폭층의 폭을 다소 더 크게 할 필요가 있다. 결국 증폭이득 분포와 빌드-업 타임을 동시에 충족시키기 위해서 중앙 증폭층의 폭(WA)은 0.2㎛ 수준으로 하고, 주변 증폭층의 폭(WB)은 이보다 다소 작게 해야 한다. 얼마나 작게 할 것인가에 대해서 도 9에 도시된 흡수층과 증폭층의 터널링 항복현상이 일어나는 경계를 제시함으로써 그 하한을 두고 있다. 대략 30 내지 40nm 수준의 증폭층 폭 차이는 허락될 수 있음을 알 수 있다.As described above, in the avalanche photodiode, the build-up time is affected by the width of the amplification layer, and thus, the avalanche photodiode should be adjusted to 0.2 μm. In the drawing, the breakdown voltage tends to decrease from 0.1 µm to 0.3 µm in width. This is because the parameter affecting the gain is not only the strength of the electric field with the voltage but also the width of the amplification layer. If the amplification layer is too thin, that high electric field strength is required and the breakdown voltage is large. From this, it is necessary to make the width of the center amplification layer somewhat larger to maintain the amplification gain of the center amplification layer larger than that of the peripheral amplification layer. As a result, the width W A of the center amplification layer should be 0.2 μm and the width W B of the peripheral amplification layer should be somewhat smaller than this to satisfy the amplification gain distribution and the build-up time. How small it is, the lower limit is set by presenting the boundary where the tunneling yield phenomenon of the absorbing layer and the amplifying layer shown in FIG. 9 occurs. It can be seen that amplification layer width differences of approximately 30 to 40 nm levels can be tolerated.
이와 같이 하더라도, 중앙 증폭층과 주변 증폭층이 이어지는 부분은 곡률에 의한 효과가 있을 수 있고 주변 증폭층의 바깥 테두리 부분은 여전히 낮은 항복 전압을 갖게 될 것으로 생각되어 국부적인 항복현상을 초래할 가능성이 있다. 하지만, 중앙 증폭층과 주변 증폭층 사이의 점이 영역은 그 두께 차이가 30 내지 40nm 수준으로 작아서 곡률 반경이 근사적으로 매우 커서 그 영향을 무시할 수 있고, 주변 증폭층의 바깥 테두리 부분은 그 바깥의 부동 가드링 간격을 최적화하여 해당 영역의 전기장 세기를 약화하여 항복으로부터 보호할 수 있다.Even in this case, the portion where the central amplification layer and the peripheral amplification layer are connected may have a curvature effect, and the outer edge of the peripheral amplification layer is still expected to have a low breakdown voltage, which may cause a local yield phenomenon. . However, the area between the central amplification layer and the peripheral amplification layer has a small thickness difference of 30 to 40 nm, so that the radius of curvature is approximately very large, so that the influence can be ignored. The floating guard ring spacing can be optimized to weaken the electric field strength of the area to protect against breakdown.
상기와 같은 구조를 갖는 애벌런치 포토 다이오드의 중앙에서 증폭이득이 주도적인지를 확인하고자 도 10a에 도시된 바와 같은 테스트 패턴(test pattern)을 이용해서 2-D 이득 프로파일(gain profile)을 얻었다.To confirm whether amplification gain is dominant in the center of the avalanche photodiode having the above structure, a 2-D gain profile was obtained using a test pattern as shown in FIG. 10A.
도 10b에서 볼 수 있듯이 증폭이득의 분포가 대개 원하는 방향으로 형성되어 있다.As can be seen in Figure 10b, the distribution of amplification gain is usually formed in the desired direction.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 애벌런치 포토다이오드 제조과정을 나타내는 단면도로써, 이를 통해 애벌런치 포토다이오드 제조방법을 설명하면 다음과 같다.11A through 11F are cross-sectional views illustrating an avalanche photodiode manufacturing process according to an exemplary embodiment of the present invention. Avalanche photodiode manufacturing method will be described as follows.
먼저, 도 11a에 도시된 바와 같이 n형 InP기판(20)에 1㎛ 두께의 n형 InGaAs 흡수층(21), n형 InGaAsP 그래이딩층(22), n형 InP 전기장 버퍼층(23), 도핑하지 않은 InP 증폭층(24)을 차례로 형성한 다음, 이후에 확산층이 형성될 영역의 상기 InP 증폭층(24) 위에 감광막 패턴(40)을 형성한다.First, as shown in FIG. 11A, an n-type InGaAs absorbing layer 21 having a thickness of 1 μm, an n-type InGaAsP grading layer 22, an n-type InP electric field buffer layer 23, and undoped are n-type InP substrates 20. After forming the InP amplification layer 24 in turn, a photoresist pattern 40 is formed on the InP amplification layer 24 in the region where the diffusion layer is to be formed later.
이어서, 도 11b에 도시된 바와 같이 상기 감광막 패턴(40)을 식각마스크로 하부의 상기 InP 증폭층(24)을 소정 두께로 식각하여 제거한 다음, 상기 감광막 패턴(40)을 제거한다. 이때, 식각되는 증폭층의 두께(D)는 400Å보다 작게 되도록 하며, 식각 두께(D)에 따라 이후에 형성될 중앙 증폭층과 주변 증폭층의 두께 차이가 결정되게 된다.Subsequently, as shown in FIG. 11B, the photoresist pattern 40 is removed by etching the lower InP amplification layer 24 to a predetermined thickness using an etching mask, and then the photoresist pattern 40 is removed. At this time, the thickness (D) of the amplified layer to be etched to be smaller than 400Å, the thickness difference between the central amplification layer and the peripheral amplification layer to be formed later is determined according to the etching thickness (D).
다음으로, 도 11c에 도시된 바와 같이 상기 증폭층(24) 위에 확산층과 가드링 영역의 상기 증폭층(24)이 노출되도록 패턴화된 SiNx확산마스크(50)를 형성한다.Next, as shown in FIG. 11C, a patterned SiNx diffusion mask 50 is formed on the amplification layer 24 so that the diffusion layer and the amplification layer 24 of the guard ring region are exposed.
계속해서, 도 11d에 도시된 바와 같이 상기 SiNx확산마스크(50)를 마스크로 이용한 확산(diffusion) 공정을 진행하여 상기 증폭층(24)에 중앙확산층(26), 주변확산층(25) 및 가드링(60)이 형성되도록 한다. 확산시, 상기 식각된 증폭층의 두께(D)만큼 주변 증폭층에서 확산영역이 아래쪽에 위치함으로써 중앙 증폭층의 폭(WA)이 주변 증폭층(WB)에 비해 크게 형성된다.Subsequently, as illustrated in FIG. 11D, a diffusion process using the SiNx diffusion mask 50 as a mask is performed to form a central diffusion layer 26, a peripheral diffusion layer 25, and a guard ring on the amplification layer 24. Let 60 be formed. At the time of diffusion, the diffusion region is positioned below the peripheral amplification layer by the thickness D of the etched amplification layer so that the width W A of the central amplification layer is larger than that of the peripheral amplification layer W B.
이어서, 도 11e에 도시된 바와 같이 SiNx확산마스크(50)를 제거한 다음, 전체 상부에 전극접촉을 위한 창이 형성된 SiNx(27) 및 p-전극(28)을 형성한다.Subsequently, the SiNx diffusion mask 50 is removed as shown in FIG. 11E, and then SiNx 27 and p-electrode 28 having windows for electrode contact are formed over the entire surface.
끝으로, 도 11f에 도시된 바와 같이, 기판 배면에 반사방지층(30), n-전극(29)을 형성하면 소자제조 공정이 완료된다.Finally, as shown in FIG. 11F, the device manufacturing process is completed by forming the anti-reflection layer 30 and the n-electrode 29 on the back surface of the substrate.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.
상술한 바와 같이 본 발명은 RP-APD(Recessed Periphery Avalanche Photo Diode) 구조를 적용함으로써 증폭층 주변에서의 에지 항복과 같은 국부적인 항복 현상을 극복하고 중앙 증폭층에서 원활한 증폭 이득을 얻을 수 있다. 이것은 소자의 DC, AC 특성 확보에 매우 중요할 뿐만 아니라 신뢰성 측면에서도 매우 바람직한 결과라 할 수 있다.As described above, according to the present invention, by applying the recessed peripheral avalanche photo diode (RP-APD) structure, local breakdown such as edge breakdown around the amplification layer can be overcome and smooth amplification gain can be obtained in the central amplification layer. This is not only important for securing DC and AC characteristics of the device, but also very desirable in terms of reliability.
또한, 한번의 확산공정만 수행되기 때문에 확산 깊이 조절에 대한 정확도가 높아져 공정 재현성이 향상되고, 결과적으로 수율을 높일 수 있다.In addition, since only one diffusion process is performed, the accuracy of controlling the depth of diffusion is increased, thereby improving process reproducibility and consequently increasing the yield.
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