KR100464414B1 - Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 - Google Patents
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Abstract
디램 소자의 메모리 셀 트랜지스터 및 그 제조방법을 제공한다. 본 발명은 DC 노드와 BC 노드의 하부의 반도체 기판에 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 구성된 소오스/드레인 접합 영역을 형성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일을 다르게 구성한다. 특히, BC 노드에 연결된 플러그 이온 주입 영역은 소오스/드레인 이온 주입 영역보다 깊이가 깊게 형성되어 스태틱 리프레쉬 특성을 향상시키고, DC 노드와 연결된 플러그 이온 주입 영역은 깊이가 낮게 형성되어 다이나믹 리프레쉬 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 트랜지스터와 커패시터로 메모리 셀을 구성하는 디램(DRAM, Dynamic random access memory)소자에 관한 것이다.
디램 소자는 대부분의 컴퓨터 시스템의 주 메모리(main memory)에 사용되고 있다. 디램 소자의 메모리 셀은 주기적으로 계속 리프레쉬(refresh)를 해주지 않을 경우 데이터가 파괴되어 버린다. 이는 디램 소자의 메모리 셀의 데이터 저장이 하나의 커패시터로 이루어져 있고, 실리콘 기판 상에 형성된 커패시터가 주변과 완벽하게 분리되어 있지 않아 리키지 전류가 흐르기 때문이다.
그런데, 디램 소자의 메모리 셀 트랜지스터의 채널 길이가 작아짐에 따라 채널 도즈량이 점차로 증가하여 스태틱 리프레쉬(static refresh) 특성을 열화시키고 있다. 이에 스태틱 리프레쉬 특성을 개선하기 위한 방법으로 메모리 셀 트랜지스터의 소오스/드레인 접합 영역(source/drain junction region)의 깊이(depth)를 조절하는 방법이 제안되었다.
도 1은 종래 기술에 따라, BC 노드 및 DC 노드와 연결된 소오스/드레인 접합 영역을 갖는 디램 소자의 메모리 셀 트랜지스터를 설명하기 위하여 도시한 단면도이다.
구체적으로, 종래의 디램 소자의 메모리 셀 트랜지스터는 실리콘 기판(10) 상에 게이트 스택 패턴(20)이 형성되어 있다. 상기 게이트 스택 패턴(20)은 게이트 절연막(12), 폴리실리콘막(14) 및 실리사이드막(16)으로 이루어지는 게이트 전극, 및 캡핑 절연막(18)이 적층된 형태로 구성된다. 상기 게이트 전극은 워드 라인 역할을 담당한다. 상기 게이트 스택 패턴(20)의 양측벽에는 산화막(22) 및 질화막(24)로 이루어진 스페이서(26)이 형성되어 있다.
그리고, 상기 게이트 스택 패턴(20)의 양측 하부의 실리콘 기판(10)에는 소오스/드레인 이온 주입 영역(28) 및 플러그 이온 주입 영역(30)으로 이루어진 소오스/드레인 접합 영역(32)이 형성되어 있다. 상기 소오스/드레인 접합 영역(32)의 한쪽은 비트 라인과 연결되는 DC(direct contact) 노드쪽이며, 다른 한쪽은 커패시터의 스토리지 전극과 연결되는 BC(buried contact) 노드쪽이다. 상기 플러그 이온 주입 영역(30)은 상기 소오스/드레인 이온 주입 영역(28)보다 깊이가 깊게 형성되어 있다. 이렇게 소오스/드레인 이온주입 영역보다 깊이가 깊게 플러그 이온 주입 영역(30)을 형성할 경우 메모리 셀 트랜지스터의 접합 리키지가 감소되어 스태틱 리프레쉬 특성을 향상시킬 수 있게 된다.
상술한 바와 같이 종래의 디램 소자의 메모리 셀 트랜지스터는 플러그 이온 주입 영역(30)의 형성으로 인해 소오스/드레인 접합 영역(32)의 깊이가 깊어 스태틱 리프레쉬 특성을 향상시킬 수 있다. 그러나, 종래의 디램 소자의 메모리 셀 트랜지스터는 상기 플러그 이온 주입 영역(30)을 인을 이용하여 상기 소오스/드레인 이온 주입 영역 보다 깊게 이온주입하여 형성하기 때문에, 메모리 셀 트랜지스터의 항복 전압을 떨어뜨려서 다이나믹 리프레쉬(dynamic refresh) 특성을 취약하게 하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스태틱 리프레쉬 특성뿐만 아니라 다이나믹 리프레쉬 특성도 향상시킬 수 있는 디램 소자의 메모리 셀 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 디램 소자의 메모리 셀 트랜지스터를 제조하는 적합한 방법을 제공하는 데 있다.
도 1은 종래 기술에 따라, BC 노드 및 DC 노드와 연결된 소오스/드레인 접합 영역을 갖는 디램 소자의 메모리 셀 트랜지스터를 설명하기 위하여 도시한 단면도이다.
도 2는 본 발명에 따라, BC 노드 및 DC 노드와 연결된 소오스/드레인 접합 영역의 접합 프로파일이 다른 디램 소자의 메모리 셀 트랜지스터를 설명하기 위하여 도시한 단면도이다.
도 3은 본 발명에 의한 디램 소자의 메모리 셀 트랜지스터의 BC 콘택홀, DC 콘택홀 및 셀프얼라인 콘택 패턴이 도시된 레이아웃도이다.
도 4는 본 발명의 제1 실시예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법을 설명하기 위하여 도시한 흐름도이다.
도 5는 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법을 설명하기 위하여 도시한 흐름도이다.
도 6은 도 4 및 도 5의 플러그 이온 주입 영역의 형성을 자세히 설명하기 위하여 도시한 단면도이다.
도 7 및 도 8은 도 4 및 도 5의 보상 이온 주입 영역의 형성을 자세히 설명하기 위한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 디램 소자의 메모리 셀 트랜지스터는 반도체 기판 상에 형성된 게이트 스택 패턴과, 상기 게이트 스택 패턴의 양측 하부의 반도체 기판 표면에 전기적으로 비트 라인 및 커패시터의 스토리지 전극과 각각 연결되는 DC 노드 및 BC 노드를 포함한다. 그리고, 상기 DC 노드와 BC 노드의 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역을 포함하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역은 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 형성되어 있다.
상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊은 것이 바람직하다. 상기 소오스/드레인접합 영역은 불순물로 인을 주입하여 형성하는 것이 바람직하다.
또한, 본 발명의 다른 예에 의한 디램 소자의 메모리 셀 트랜지스터는 반도체 기판 상에 형성된 게이트 스택 패턴과, 상기 게이트 스택 패턴의 양측 하부의 반도체 기판 표면에 전기적으로 비트 라인 및 커패시터의 스토리지 전극과 각각 연결되는 DC 노드 및 BC 노드를 포함한다. 더하여, 상기 DC 노드와 BC 노드의 하부의 반도체 기판에 형성된 소오스/드레인 이온 주입 영역과 상기 소오스/드레인 주입 영역보다 더 깊은 깊이로 형성된 플러그 이온 주입 영역으로 구성된 소오스/드레인 접합 영역을 포함하되, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역은 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 형성되어 있다.
상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊은 것이 바람직하다. 상기 소오스/드레인 접합 영역은 불순물로 인을 주입하여 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법은 반도체 기판 상에 게이트 스택 패턴을 형성한 후, 상기 게이트 스택의 양측벽의 하부의 반도체 기판 표면에 후에 DC 노드 및 BC 노드에 연결되는 소오스/드레인 이온 주입 영역을 형성한다. 후에 상기 DC 노드 및 BC 노드에 연결될 소오스/드레인 이온 주입 영역에 플러그 이온 주입 영역을 형성한 후, 상기 DC 노드에 연결될 플러그 이온 주입 영역에 보상 이온 주입 영역을 형성한다. 이에 따라, 상기 DC 노드 및 BC 노드에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 이루어진 소오스/드레인 접합 영역을 구성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 된다.
상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊게 형성하는 것이 바람직하다. 상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성하는 것이 바람직하다. 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성하는 것이 바람직하다. 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법은 반도체 기판 상에 게이트 스택 패턴을 형성한 후, 상기 게이트 스택 패턴의 양측벽의 하부의 반도체 기판 표면에 소오스/드레인 이온 주입 영역을 형성한다. 상기 반도체 기판 상에 상기 소오스/드레인 이온 주입 영역을 오픈하는 DC 콘택홀 및 BC 콘택홀을 갖는 셀프 얼라인 콘택 패턴을 형성한 후, 상기 셀프 얼라인 콘택 패턴을 마스크로 상기 DC 콘택홀 및 BC 콘택홀에 불순물을 주입하여 플러그 이온 주입 영역을 형성한다. 상기 셀프 얼라인 콘택 패턴 및 게이트 스택 패턴을 마스크로 상기 DC 콘택홀에 불순물을 선택적으로 주입하여 보상 이온 주입 영역을 형성한다. 이에 따라, 상기 DC 콘택홀 및 BC 콘택홀에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 소오스/드레인 접합 영역을 형성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 형성된다.
상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊게 형성하는 것이 바람직하다. 상기 보상 이온 주입 영역은 상기 셀프 얼라인 콘택 패턴 및 게이트 스택 패턴을 마스크로 불순물을 경사지게 이온주입하여 형성하는 것이 바람직하다. 상기 보상 이온 주입 영역 형성을 위한 불순물 이온 주입시 상기 셀프 얼라인 콘택 패턴의 유의차에 따라 상기 소오스/드레인 접합 영역의 접합 프로 파일이 변경될 수 있다.
상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성하는 것이 바람직하다. 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성하는 것이 바람직하다. 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성하는 것이 바람직하다.
상술한 본 발명의 디램 소자의 메모리 셀 트랜지스터는 DC 노드와 BC 노드의 하부의 반도체 기판에, 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 구성된 소오스/드레인 접합 영역을 구성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일을 다르게 구성한다. 이에 따라, 본 발명의 디램 소자의 메모리 셀 트랜지스터는 스태틱 리프레쉬 특성뿐만 아니라 다이나믹 리프레쉬 특성을 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 2는 본 발명에 따라, BC 노드 및 DC 노드와 연결된 소오스/드레인 접합 영역의 접합 프로파일이 다른 디램 소자의 메모리 셀 트랜지스터를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 디램 소자의 메모리 셀 트랜지스터는 기판(50), 예컨대 실리콘 기판 상에 게이트 스택 패턴(60)이 형성되어 있다. 상기 게이트 스택 패턴(60)은 게이트 절연막(52), 폴리실리콘막(54) 및 실리사이드막(56)으로 이루어지는 게이트 전극, 및 캡핑 절연막(58)이 순차적으로 적층된 형태로 구성된다. 상기 게이트 전극은 워드 라인 역할을 담당한다. 상기 캡핑 절연막(58)은 질화막으로 구성된다. 상기 게이트 스택 패턴(60)의 양측벽에는 산화막(62) 및 질화막(64)으로 이루어진 스페이서(66)이 형성되어 있다.
그리고, 상기 게이트 스택 패턴(60)의 양측 하부의 반도체 기판(50)에는 소오스/드레인 이온 주입 영역(68a, 68b) 및 플러그 이온 주입 영역(70a, 70b)으로 구성된 소오스/드레인 접합 영역(72a, 72b)이 형성되어 있다. 상기 소오스/드레인 접합 영역(72a, 72b)은 인을 불순물로 주입하여 형성한 불순물 영역이다. 상기 소오스/드레인 접합 영역(72b)쪽은 비트 라인과 연결되는 DC 노드쪽이며, 다른 한쪽의 소오스/드레인 접합 영역(72a)은 커패시터의 스토리지 전극과 연결되는 BC 노드쪽이다.
그런데, 본 발명의 디램 소자의 메모리 셀 트랜지스터의 플러그 이온 주입 영역(70a, 70b)은 상기 소오스/드레인 이온 주입 영역(68a, 68b)보다 깊이가 깊게 형성되어 있다. 이렇게 소오스/드레인 이온주입 영역(68a, 68b)보다 깊이가 깊게 플러그 이온 주입 영역(70a, 70b)을 형성할 경우 메모리 셀 트랜지스터의 접합 리키지가 감소되어 스태틱 리프레쉬 특성을 향상시킬 수 있게 된다.
더하여, 본 발명의 디램 소자의 메모리 셀 트랜지스터는 BC 노드 및 DC 노드와 연결되는 소오스/드레인 접합 영역(72a, 72b)의 접합 프로 파일을 다르게 구성한다. BC 노드에 연결된 소오스/드레인 접합 영역(72a)이 DC 노드에 연결된 소오스/드레인 접합 영역(72b)보다 깊이가 깊게 형성되어 있다. 특히, BC 노드에 연결된 플러그 이온 주입 영역(70a)이 DC 노드에 연결된 플러그 이온 주입 영역(70b)보다 깊이가 깊게 형성되어 있다. 이렇게 다이나믹 리프레쉬 특성 체크시 소오스로 작용하는 DC 노드와 연결된 소오스/드레인 접합 영역(72b)의 플러그 이온 주입 영역(70b)의 깊이를 BC 노드와 연결된 소오스/드레인 접합 영역(72a)의 플러그 이온 주입 영역(70a)보다 낮게 하여 다이나믹 리프레쉬 특성을 향상시킨다.
결과적으로, 본 발명의 디램 소자의 메모리 셀 트랜지스터는 BC 노드에 연결된 플러그 이온 주입 영역(70a)은 소오스/드레인 이온 주입 영역(68a)보다 깊이가 깊게 형성되어 스태틱 리프레쉬 특성을 향상시키고, DC 노드와 연결된 플러그 이온 주입 영역(70b)은 깊이가 낮게 형성되어 다이나믹 리프레쉬 특성을 향상시킨다.
도 3은 본 발명에 의한 디램 소자의 메모리 셀 트랜지스터의 BC 콘택홀, DC 콘택홀 및 셀프얼라인 콘택 패턴이 도시된 레이아웃도이다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 반도체 기판(50), 예컨대 실리콘 기판 상에 액티브 패턴(74)이 가로 방향으로 형성되어 있다. 상기 액티브 패턴(74)을 제외한 반도체 기판(50)은 비액티브 영역을 나타낸다.
상기 액티브 패턴(74)을 가로 질러 세로 방향으로 게이트 스택 패턴(60)이 형성되어 있다. 상기 게이트 스택 패턴(60)를 가로 지르고 상기 액티브 패턴(74)과 평행한 방향으로 셀프 얼라인 콘택 패턴(76)이 형성되어 있다.
상기 게이트 스택 패턴(60) 사이에 상기 셀프 얼라인 콘택 패턴(76)에 의하여 노출된 액티브 영역(74)은 DC 콘택홀(DC로 표시) 및 BC 콘택홀(BC로 표시)이 형성되어 있다. 특히, 상기 DC 콘택홀은 액티브 영역(74)와 그 외의 비액티브 영역도 노출시킨다. 상기 DC 콘택홀 및 BC 콘택홀은 각각 후에 비트 라인 및 커패시터의 스토리지 전극과 각각 연결되는 DC 노드 및 BC 노드가 형성되는 부분이다.
도 4는 본 발명의 제1 실시예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법을 설명하기 위하여 도시한 흐름도이다.
구체적으로, 반도체 기판, 예컨대 실리콘 기판 상에 게이트 스택 패턴을 형성한다(스텝 101). 상기 게이트 스택 패턴(도 2 및 도 3의 참조번호 60)은 게이트 절연막, 폴리실리콘막 및 실리사이드막으로 이루어지는 게이트 전극, 및 캡핑 절연막이 순차적으로 적층된 형태로 형성된다. 상기 게이트 전극은 워드 라인 역할을담당한다. 상기 캡핑 절연막은 질화막으로 구성된다.
다음에, 상기 게이트 스택 패턴의 양측벽의 하부의 반도체 기판 표면에 소오스/드레인 이온 주입 영역(도 2의 68a, 68b)을 형성한다(스텝 103). 상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성한다. 상기 소오스/드레인 이온 주입 영역은 후에 비트 라인 및 커패시터의 스토리지 전극과 전기적으로 연결되는 DC 노드 및 BC 노드와 연결될 부분이다. 상기 소오스/드레인 이온 주입 영역은 LDD 구조로 형성할 경우 게이트 스택 패턴의 양측벽에는 스페이서가 형성된다.
다음에, 상기 소오스/드레인 이온 주입 영역에 상기 소오스/드레인 이온 주입 영역보다 깊은 깊이로 플러그 이온 주입 영역을 형성한다(스텝 105). 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성한다.
다음에, 후에 DC 노드와 연결될 플러그 이온 주입 영역에 불순물을 주입하여 보상 이온 주입 영역을 형성한다(스텝 107). 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성한다. 이렇게 DC 노드와 연결될 플러그 이온 주입 영역에 보론을 이온주입하여 보상하면 상기 DC 노드와 연결될 플러그 이온 주입 영역의 깊이가 BC 노드와 연결될 플러그 이온 주입 영역의 깊이보다 낮아진다.
결과적으로, 상기 DC 노드 및 BC 노드에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 이루어진 소오스/드레인 접합 영역의 접합 프로파일이 서로 다르게 된다. 다시 말해, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 서로 다르게 된다.특히, BC 노드에 연결된 플러그 이온 주입 영역은 깊이가 깊게 형성되어 스태틱 리프레쉬 특성을 향상시키고, DC 노드와 연결된 플러그 이온 주입 영역은 깊이가 낮게 형성되어 다이나믹 리프레쉬 특성을 향상시킨다.
도 5는 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀 트랜지스터의 제조방법을 설명하기 위하여 도시한 흐름도이다.
구체적으로, 반도체 기판, 예컨대 실리콘 기판 상에 게이트 스택 패턴을 형성한다(스텝 201). 상기 게이트 스택 패턴(도 2 및 도 3의 참조번호 60)은 게이트 절연막, 폴리실리콘막 및 실리사이드막으로 이루어지는 게이트 전극, 및 캡핑 절연막이 순차적으로 적층된 형태로 형성된다. 상기 게이트 전극은 워드 라인 역할을 담당한다. 상기 캡핑 절연막은 질화막으로 구성된다.
다음에, 상기 게이트 스택 패턴의 양측벽의 하부의 반도체 기판 표면에 소오스/드레인 이온 주입 영역(도 2의 68a, 68b)을 형성한다(스텝 203). 상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성한다.
다음에, 상기 반도체 기판 상에 상기 소오스/드레인 이온 주입 영역을 오픈하는 DC 콘택홀 및 BC 콘택홀을 갖는 셀프 얼라인 콘택 패턴(도 3의 76)을 형성한다(스텝 205). 즉, 도 3에 도시한 바와 같이 게이트 스택 패턴 사이의 액티브 영역을 노출하는 DC 콘택홀 및 BC 콘택홀을 갖는 셀프 얼라인 콘택 패턴을 형성한다.후에 상기 DC 콘택홀에는 DC 노드가 연결되며, BC 콘택홀에는 BC 노드가 연결된다.
다음에, 상기 셀프 얼라인 콘택 패턴을 마스크로 상기 DC 콘택홀 및 BC 콘택홀에 불순물을 주입하여 플러그 이온 주입 영역을 형성한다(스텝 207). 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성한다.
다음에, 상기 셀프 얼라인 콘택 패턴을 마스크로 상기 DC 콘택홀에 불순물을 선택적으로 주입하여 보상 이온 주입 영역을 형성한다(스텝 209). 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성한다. 이렇게 DC 노드와 연결될 플러그 이온 주입 영역에 보론을 이온주입하여 보상하면 상기 DC 노드와 연결될 플러그 이온 주입 영역의 깊이가 BC 노드와 연결될 플러그 이온 주입 영역의 깊이보다 낮아진다.
결과적으로, 상기 DC 노드 및 BC 노드에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 이루어진 소오스/드레인 접합 영역의 접합 프로파일이 서로 다르게 된다. 다시 말해, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 서로 다르게 된다.특히, BC 노드에 연결된 플러그 이온 주입 영역은 깊이가 깊게 형성되어 스태틱 리프레쉬 특성을 향상시키고, DC 노드와 연결된 플러그 이온 주입 영역은 깊이가 낮게 형성되어 다이나믹 리프레쉬 특성을 향상시킨다.
도 6은 도 4 및 도 5의 플러그 이온 주입 영역의 형성을 자세히 설명하기 위하여 도시한 단면도이다.
구체적으로, 반도체 기판(50), 예컨대 실리콘 기판 상에 게이트 스택패턴(60) 및 셀프 얼라인 콘택 패턴(76)이 형성되어 있다. 상기 반도체 기판(50)은 BC 콘택홀이 형성되어 있는 부분과, DC 콘택홀이 형성되어 있는 부분으로 나뉘어져 있다. 앞서의 도 3에 도시한 바와 같이 BC 콘택홀이 오픈되는 영역은 DC 콘택홀이 오픈되는 영역보다 작게 형성되어 있다.
상기 BC 콘택홀 및 DC 콘택홀이 형성된 반도체 기판(50)에 불순물을 주입하여 플러그 이온 주입 영역(70a)을 형성한다. 상기 플러그 이온 주입 영역(70a)은 BC 콘택홀이나 DC 콘택홀이 형성된 반도체 기판에 동일한 깊이로 형성된다. 앞서 설명한 바와 같이 상기 불순물은 인이며, 플러그 이온 주입 영역(70a)은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성한다.
도 7 및 도 8은 도 4 및 도 5의 보상 이온 주입 영역의 형성을 자세히 설명하기 위한 단면도이다.
구체적으로, 상기 셀프 얼라인 콘택 패턴(76) 및 게이트 스택 패턴(60)을 마스크로 상기 DC 콘택홀에 불순물을 선택적으로 주입하여 보상 이온 주입 영역(78)을 형성한다. 상기 보상 이온 주입 영역(78)으로 인하여 상기 DC 콘택홀의 하부의 반도체 기판에 형성된 플러그 이온 주입 영역(도 2의 70b)의 깊이가 BC 콘택홀 하부의 플러그 이온 주입 영역(70a)보다 얕게 된다. 앞서 설명한 바와 같이 상기 보상 이온 주입 영역(78)에 주입되는 불순물은 보론이며, 상기 보상 이온 주입 영역(78)은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성한다. 상기 보상 이온 주입 영역(78) 형성을 위한 불순물 이온 주입시 상기 셀프 얼라인 콘택 패턴(76)의 유의차에 따라 상기 소오스/드레인 접합 영역의 접합 프로 파일이 변경된다.
특히, 상기 보상 이온 주입 영역(78)은 도 8에 도시한 바와 같이 별도의 마스크 없이 셀프 얼라인 콘택 패턴(76) 및 게이트 스택 패턴(60)을 마스크로 불순물을 경사지게 이온주입하여 형성한다. 도 3에 도시한 바와 같이 BC 콘택홀이 오픈되는 면적은 작고, DC 콘택홀이 오픈되는 면적이 크다. 이에 따라, 반도체 기판 표면부터 셀프 얼라인 콘택 패턴까지의 높이를 고려하면, 불순물의 경사 이온 주입에 의해 별도의 마스크 없이도 DC 콘택홀의 하부에 선택적으로 보상 이온 주입 영역(78)을 형성할 수 있다.
예컨대, 반도체 기판에서 셀프 얼라인 콘택 패턴까지의 높이를 4000Å이라 하면, 이온주입되는 불순물의 경사각( θ)에 따른 불순물이 주입되지 않는 차단폭(X)는 4000 x tanθ이다. 따라서, 경사각( θ)가 10도, 15도, 20도, 30도이면 각각 차단폭은 700Å, 1100Å, 1500Å, 2300Å이다. 그러므로, BC 콘택홀의 폭이 1600Å일 경우 경사각을 30도로 하면 별도의 마스크 없이 DC 콘택홀에만 선택적으로 불순물을 주입할 수 있다. 도 8에서 참조번호 80은 보상 이온 주입 영역 형성시 불순물이 주입되는 영역을 나타낸다.
상술한 바와 같이 본 발명의 디램 소자의 메모리 셀 트랜지스터는 플러그 이온 주입 영역의 형성으로 인해 소오스/드레인 접합 영역을 깊이를 깊게 하여 스태틱 리프레쉬 특성을 향상시킬 수 있다.
더하여, 본 발명의 디램 소자의 메모리 셀 트랜지스터는 DC 노드와 연결된 플러그 이온 주입 영역의 깊이는 낮게 형성되어 다이나믹 리프레쉬 특성을 향상시킬수 있다.
Claims (20)
- 반도체 기판 상에 형성된 게이트 스택 패턴;상기 게이트 스택 패턴의 양측 하부의 반도체 기판 표면에 전기적으로 비트 라인 및 커패시터의 스토리지 전극과 각각 연결되는 DC 노드 및 BC 노드; 및상기 DC 노드 및 BC 노드 하부의 반도체 기판에 소오스/드레인 접합 영역이 형성되고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 형성되어 있는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제1항에 있어서, 상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊은 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제1항에 있어서, 상기 소오스/드레인 접합 영역은 인을 불순물로 주입하여 형성한 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제1항에 있어서, 상기 게이트 스택 패턴의 양측벽에 스페이서가 형성되어 있는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 반도체 기판 상에 형성된 게이트 스택 패턴;상기 게이트 스택 패턴의 양측 하부의 반도체 기판 표면에 전기적으로 비트 라인 및 커패시터의 스토리지 전극과 각각 연결되는 DC 노드 및 BC 노드; 및상기 DC 노드와 BC 노드의 하부의 반도체 기판에 형성된 소오스/드레인 이온 주입 영역과 상기 소오스/드레인 주입 영역보다 더 깊은 깊이로 형성된 플러그 이온 주입 영역으로 구성된 소오스/드레인 접합 영역을 포함하고,상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역은 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일이 다르게 형성되어 있는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제5항에 있어서, 상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊은 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제5항에 있어서, 상기 소오스/드레인 접합 영역은 인을 불순물로 주입하여 형성한 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 제5항에 있어서, 상기 게이트 스택 패턴의 양측벽에 스페이서가 형성되어 있는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터.
- 반도체 기판 상에 게이트 스택 패턴을 형성하는 단계;상기 게이트 스택의 양측벽의 하부의 반도체 기판 표면에 후에 DC 노드 및 BC 노드에 연결되는 소오스/드레인 이온 주입 영역을 형성하는 단계;후에 상기 DC 노드 및 BC 노드에 연결될 소오스/드레인 이온 주입 영역에 플러그 이온 주입 영역을 형성하는 단계; 및상기 DC 노드에 연결될 플러그 이온 주입 영역에 보상 이온 주입 영역을 형성하여 상기 DC 노드 및 BC 노드에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 소오스/드레인 접합 영역을 형성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역은 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일을 다르게 하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터 제조방법.
- 제9항에 있어서, 상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊게 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 반도체 기판 상에 게이트 스택 패턴을 형성하는 단계;상기 게이트 스택 패턴의 양측벽의 하부의 반도체 기판 표면에 소오스/드레인 이온 주입 영역을 형성하는 단계;상기 반도체 기판 상에 상기 소오스/드레인 이온 주입 영역을 오픈하는 DC 콘택홀 및 BC 콘택홀을 갖는 셀프 얼라인 콘택 패턴을 형성하는 단계;상기 셀프 얼라인 콘택 패턴을 마스크로 상기 DC 콘택홀 및 BC 콘택홀에 불순물을 주입하여 플러그 이온 주입 영역을 형성하는 단계; 및상기 셀프 얼라인 콘택 패턴 및 게이트 스택 패턴을 마스크로 상기 DC 콘택홀에 불순물을 선택적으로 주입하여 보상 이온 주입 영역을 형성하여 상기 DC 콘택홀 및 BC 콘택홀에 형성된 소오스/드레인 이온 주입 영역과 플러그 이온 주입 영역으로 소오스/드레인 접합 영역을 형성하고, 상기 DC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역이 상기 BC 노드 하부의 반도체 기판에 형성된 소오스/드레인 접합 영역과 비교하여 접합 프로파일을 다르게 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터 제조방법.
- 제14항에 있어서, 상기 BC 노드와 연결된 소오스/드레인 접합 영역의 깊이는 상기 DC 노드와 연결된 소오스/드레인 접합 영역보다 깊게 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 보상 이온 주입 영역은 상기 셀프 얼라인 콘택 패턴 및 게이트 스택 패턴을 마스크로 불순물을 경사지게 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 보상 이온 주입 영역 형성을 위한 불순물 이온 주입시 상기 셀프 얼라인 콘택 패턴의 유의차에 따라 상기 소오스/드레인 접합 영역의 접합 프로 파일이 변경되는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 소오스/드레인 이온 주입 영역은 1E13/cm2의 도즈량과 20∼30kev의 에너지로 인을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 플러그 이온 주입 영역은 1E13/cm2의 도즈량과 40∼60kev의 에너지로 인을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 보상 이온 주입 영역은 6E12/cm2∼ 1E13/cm2도즈량과 20∼40kev의 에너지로 보론을 이온주입하여 형성하는 것을 특징으로 하는 디램 소자의 메모리 셀 트랜지스터의 제조방법.
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