KR100460773B1 - Image sensor with improved fill factor and method for driving thereof - Google Patents
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Abstract
본 발명은 이미지센서에 관한 것으로, 특히 필팩터를 향상시키며 인접 화소간의 데이타 변화를 최소화할 수 있는 이미지센서 및 그 구동방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 포토다이오드와, 상기 포토다이오드로부터 광전하를 전달받는 센싱노드를 포함하는 다수의 화소; 상기 다수의 화소의 센싱노드와 전원전압단 사이에 공통 접속되어 소스-드레인 경로가 형성되며 게이트로 제1제어신호를 인가받는 공통 리셋 트랜지스터; 게이트가 상기 각 센싱노드에 공통 접속되고 소스가 상기 전원전압단에 접속된 공통 드라이브 트랜지스터; 및 게이트에 제2제어신호를 인가받으며 소스가 상기 드라이브 트랜지스터의 드레인에 접속되며 자신의 드레인은 출력단에 접속된 셀렉트 트랜지스터를 포함하는 이미지센서를 제공한다.The present invention relates to an image sensor, and more particularly, to provide an image sensor and a driving method thereof capable of improving a fill factor and minimizing data change between adjacent pixels. The present invention provides a photodiode and the photodiode. A plurality of pixels including a sensing node receiving photocharges from the pixels; A common reset transistor commonly connected between the sensing node of the plurality of pixels and a power supply voltage terminal to form a source-drain path and receiving a first control signal through a gate; A common drive transistor having a gate connected to each of the sensing nodes in common and a source connected to the power supply voltage terminal; And a select transistor having a second control signal applied to a gate thereof, a source of which is connected to a drain of the drive transistor, and a drain of which is connected to an output terminal.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1화소의 제1포토다이오드와 제2화소의 제2포토레지스트로부터 광전하를 전달받는 센싱노드; 상기 센싱노드와 전원전압단 사이에 접속되어 소스-드레인 경로가 형성되며 게이트로 제1제어신호를 인가받는 공통 리셋 트랜지스터; 게이트가 상기 센싱노드에 접속되고 소스가 상기 전원전압단에 접속된 공통 드라이브 트랜지스터; 및 게이트에 제2제어신호를 인가받으며 소스가 상기 드라이브 트랜지스터의 드레인에 접속되며 자신의 드레인은 출력단에 접속된 셀렉트 트랜지스터를 포함하는 이미지센서를 제공한다.In addition, to achieve the above object, the present invention, a sensing node receiving a photocharge from the first photodiode of the first pixel and the second photoresist of the second pixel; A common reset transistor connected between the sensing node and a power supply voltage terminal to form a source-drain path and receiving a first control signal through a gate; A common drive transistor having a gate connected to the sensing node and a source connected to the power supply voltage terminal; And a select transistor having a second control signal applied to a gate thereof, a source of which is connected to a drain of the drive transistor, and a drain of which is connected to an output terminal.
또한, 전술한 이미지센서의 구동방법을 제공한다.In addition, the present invention provides a driving method of the image sensor.
Description
본 발명은 씨모스(Complementary MOS; 이하 CMOS라 함) 이미지센서에 관한 것으로 특히, 인접하는 화소가 드라이브 트랜지스터와 셀렉트 트랜지스터를 서로 공유하도록 함으로써 필 팩터를 높이고 화소간의 차이를 감소시킬 수 있는 씨모스 이미지센서 및 그 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS image sensor, and more particularly, to a CMOS image, in which adjacent pixels share a drive transistor and a select transistor with each other, thereby increasing the fill factor and reducing the difference between the pixels. The present invention relates to a sensor and a driving method thereof.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. In a double charge coupled device (CCD), individual metal-oxide-silicon (MOS) capacitors are very different from each other. Charge carriers are stored and transported in capacitors while being in close proximity, and CMOS image sensors use CMOS technology that uses control circuits and signal processing circuits as peripheral circuits. It is a device that adopts a switching method that makes a transistor and uses it to sequentially detect output.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이타화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.In the manufacture of such various image sensors, efforts are being made to increase the photo sensitivity of the image sensor, one of which is a condensing technology. For example, a CMOS image sensor is composed of a photodiode for detecting light and a portion of a CMOS logic circuit for processing the detected light as an electrical signal to data. In order to increase the light sensitivity, the area of the photodiode in the total image sensor area is increased. Efforts have been made to increase the ratio (commonly referred to as "fill factor").
CCD는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(Sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.CCD has many disadvantages such as complicated driving method, high power consumption, high number of mask process steps, complicated process, and difficult to implement signal processing circuit in CCD chip. In order to overcome such drawbacks, the development of CMOS image sensors using sub-micron CMOS manufacturing techniques has been studied. The CMOS image sensor forms an image by forming a photodiode and a MOS transistor in a unit pixel and sequentially detects signals in a switching method, and implements an image by using a CMOS manufacturing technology, which consumes less power and uses 30 to 40 masks as many as 20 masks. Compared to CCD process that requires two masks, the process is very simple, and it is possible to make various signal processing circuits and one chip, which is attracting attention as the next generation image sensor.
도 1은 일반적인 CMOS 이미지센서를 도시한 블럭도이다.1 is a block diagram illustrating a general CMOS image sensor.
도 1을 참조하면, CMOS 이미지 센서는 이미지센서의 전체적인 동작을 제어하며, 외부 시스템(System)에 대한 인터페이스(Interface) 역할을 담당하는 제어 및 외부 시스템 인터페이스부(10)와, 빛에 반응하는 성질을 극대화 시키도록 만든 화소를 가로 N개, 세로 M개로 배치하여 외부에서 들어오는 상(Image)에 대한 정보를감지하는 화소배열부(20), 센서의 각 화소에서 감지한 아날로그 전압을 디지탈 시스템에서 처리가 가능하도록 디지탈 전압으로 바꿔주는 아날로그-디지탈 변환기(30, Analog-digital converter; 이하 ADC라 함), 및 ADC(30)의 출력에 응답하여 디지탈화된 화소의 이미지 신호값을 저장하는 버퍼(40)로 이루어진다.Referring to FIG. 1, the CMOS image sensor controls the overall operation of the image sensor, and controls the external system interface unit 10, which serves as an interface to an external system, and a property of reacting to light. The pixel array unit 20 that senses information about an image coming from the outside by arranging pixels horizontally and vertically M which are made to maximize the size, and processes the analog voltage sensed by each pixel of the sensor in a digital system An analog-to-digital converter (hereinafter referred to as an ADC) for converting the digital voltage into a digital voltage, and a buffer 40 for storing an image signal value of the digitalized pixel in response to the output of the ADC 30. Is made of.
그리고, ADC(30)는 각 화소에서 감지한 전압과 비교하는 데 사용되는, 클럭에 따라 선형적으로 감소하는 램프(Ramp)형태의 비교 기준 전압(Reference voltage)을 만들어내는 디지탈-아날로그 변환기(31, Digital-Analog converter; 이하 DAC라 함)와 화소배열부(20)로부터 출력되는 감지 전압(아날로그 전압)과 DAC(31)로부터 출력되는 비교 기준 전압을 비교하여, 비교 기준 전압이 화소 전압보다 큰 동안 제어 및 외부 시스템 인터페이스부(10)로부터 출력되는 카운터 값을 버퍼(40)에 쓰여지도록 하는 쓰기 가능 신호를 출력하는 N개의 배열로 구성된 전압 비교기(32)로 이루어진다.In addition, the ADC 30 generates a reference voltage in the form of a ramp that decreases linearly with a clock, which is used to compare the voltage sensed by each pixel. The digital-analog converter (hereinafter referred to as DAC) and the sensed voltage (analog voltage) output from the pixel array unit 20 and the comparison reference voltage output from the DAC 31 are compared, and the comparison reference voltage is greater than the pixel voltage. And a voltage comparator 32 composed of N arrays for outputting a writable signal for writing a counter value output from the control and external system interface unit 10 to the buffer 40.
도 2는 종래기술에 따른 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도이다.FIG. 2 is a circuit diagram illustrating a unit pixel including one photodiode PD and four NMOS transistors in a conventional CMOS image sensor.
도 2를 참조하면, CMOS 이미지센서는 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD) 으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx)와, 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)를 구비하여 구성된다. 단위화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드 트랜지스터(Load Tr)가 구성되어 있다.Referring to FIG. 2, the CMOS image sensor may receive a photodiode PD that receives light to generate photocharges, and a transfer transistor Tx for transporting the photocharges collected from the photodiode PD to the floating diffusion region FD. And a reset transistor Rx for setting the potential of the floating diffusion region FD to a desired value and discharging electric charges to reset the floating diffusion region FD, and a source follower buffer amplifier. A drive transistor Dx and a select transistor Sx for addressing in a switching role are provided. Outside the unit pixel, a load transistor Load Tr is configured to read an output signal.
도 3은 전술한 도 2의 단위화소 구성에서 각 트랜지스터를 제어하는 신호에 대한 제어 타이밍도로서, 이를 참조하여 단위화소 동작을 구간별로 살펴보면 다음과 같다.FIG. 3 is a control timing diagram for a signal for controlling each transistor in the unit pixel configuration of FIG. 2 described above. Referring to this, the unit pixel operation will be described as follows.
1) 도 3에서 'A' 구간은 트랜스퍼 트랜지스터(Tx) 및 리셋 트랜지스터(Sx)가 턴-온(Turn-on)되고, 셀렉트 트랜지스터(Sx)가 턴-오프(Turn-off)되어 포토다이오드(PD)를 완전히 공핍(Fully depletion)시키는 구간이다.1) In FIG. 3, in the 'A' section, the transfer transistor Tx and the reset transistor Sx are turned on, and the select transistor Sx is turned off. Fully depletion of PD).
2) 'B' 구간은 턴-온된 트랜스퍼 트랜지스터(Tx)가 다시 턴-오프됨으로써 포토다이오드(PD)에서 빛을 흡수하여 광전하를 생성하고, 생성된 광전하를 집적하는 구간이다.('B' 구간은 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)의 상태와 관계없이 트랜스퍼 트랜지스터(Tx)가 다시 턴-온될 때까지 유지된다.)2) The 'B' section is a section in which the turned-on transfer transistor Tx is turned off again to absorb light from the photodiode PD to generate photocharges and to integrate the generated photocharges. Section is maintained until the transfer transistor Tx is turned on again regardless of the states of the reset transistor Rx and the select transistor Sx.)
3) 'C' 구간은 리셋 트랜지스터(Rx) 및 트랜스퍼 트랜지스터(Tx)가 각각 턴-온, 턴-오프 상태로 계속 유지되고, 셀렉트 트랜지스터(Sx)가 턴-온됨으로써 센싱 노드(N)에 의해 구동되는 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 통해 리셋 전압 레벨을 전달하는 구간이다. (Reset level transfer 구간)3) In the 'C' section, the sensing transistor N is turned on because the reset transistor Rx and the transfer transistor Tx are continuously turned on and off, and the select transistor Sx is turned on. The reset voltage level is transmitted through the driven drive transistor Dx and the select transistor Sx. (Reset level transfer section)
4) 'D' 구간은 리셋 트랜지스터(Rx)가 턴-오프됨으로써 'C' 구간에서 발생한 리셋 전압 레벨을 안정시키는 구간이다.(Reset level settling 구간)4) The 'D' section is a section for stabilizing the reset voltage level generated in the 'C' section by turning off the reset transistor Rx. (Reset level settling section)
5) 'E' 구간은 'D' 구간으로부터 리셋 전압 레벨을 샘플링하는구간이다.(Reset level sampling 구간)5) 'E' section is a section for sampling the reset voltage level from 'D' section. (Reset level sampling section)
6) 'F' 구간은 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)가 각각 턴-오프, 턴-온 상태로 계속 유지되고, 트랜스퍼 트랜지스터(Tx)가 턴-온됨으로써 'B' 구간 동안 포토다이오드(PD)에서 집적된 광전하에 의한 데이타 전압 레벨이 센싱 노드(N)에 전달되어 센싱 노드(N)에 의해 구동되는 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)에 의해 데이타 전압 레벨을 전달하는 구간이다.(Data level transfer 구간)6) In the 'F' section, the reset transistor Rx and the select transistor Sx are continuously maintained in the turn-off and turn-on states, respectively, and the photodiode for the 'B' section by the turn-on of the transfer transistor Tx. A period in which the data voltage level due to the photocharge integrated in the PD is transferred to the sensing node N to transfer the data voltage level by the drive transistor Dx and the select transistor Sx driven by the sensing node N. (Data level transfer section)
7)'G' 구간은 트랜스퍼 트랜지스터(Tx)가 턴-오프됨으로써 'F' 구간에서 발생한 데이타 전압 레벨을 안정시키는 구간이다.(Data level settling 구간)7) 'G' section is a section to stabilize the data voltage level generated in the 'F' section by the transfer transistor (Tx) is turned off (Data level settling section).
8) 'H' 구간은 'G' 구간으로부터의 데이타 전압 레벨을 샘플링하는 구간이다.(Data level sampling 구간)8) 'H' section is a section for sampling the data voltage level from the 'G' section (Data level sampling section).
'E' 구간 및 'H' 구간에서 각각 샘플링되는 리셋 레벨 및 데이타 레벨은 도 1의 ADC(30)로 출력되어 디지탈로 변환되어지고, 디지탈로 변환된 두 값의 차가 포토다이오드(PD)로부터 입력받은 이미지에 대한 CMOS 이미지센서의 출력 이미지 값이 된다.The reset level and data level sampled in the 'E' section and the 'H' section, respectively, are output to the ADC 30 of FIG. 1 and converted to digital, and the difference between the two values converted to digital is input from the photodiode PD. The output image value of the CMOS image sensor for the received image.
상술한 바와 같은 종래의 단위 화소(100) 동작은 다른 모든 단위 화소에서도 동일하다.The operation of the conventional unit pixel 100 as described above is the same in all other unit pixels.
이러한 종래의 단위 화소는 CDS 지원을 위해 단위 화소 당 4개의 트랜지스터를 사용함으로써 단위 화소의 사이즈를 증가시키고, 또한 다수의 단위 화소로 이루어진 화소 어레이의 전체 크기를 증가시킴으로써 결과적으로 CMOS 이미지 센서 칩사이즈를 증가시키는 문제점이 발생한다.This conventional unit pixel increases the size of the unit pixel by using four transistors per unit pixel for CDS support, and also increases the overall size of the pixel array consisting of a plurality of unit pixels, resulting in a CMOS image sensor chip size. There is a problem of increasing.
도 4는 전술한 도 2의 구조를 갖는 단위화소의 레이아웃을 보인 평면도로서, 포토다이오드 및 확산영역이 형성될 액티브 영역(Active region)을 정의하는 아이솔레이션(Isolation)과 각 트랜지스터의 게이트를 구성하는 폴리실리콘 및 전원전압 및 제어신호 연결을 위한 제1금속배선(M1)이 도시되어 있다.FIG. 4 is a plan view illustrating a layout of a unit pixel having the structure of FIG. 2 described above, in which an isolation defining an active region in which a photodiode and a diffusion region are to be formed, and a poly constituting a gate of each transistor are illustrated in FIG. The first metal wiring M1 for connecting the silicon and power voltage and the control signal is shown.
도 4를 참조하면, 포토다이오드(101)는 실질적으로 정방형을 이루고 있고, 트랜스퍼 트랜지스터(Tx)의 폴리실리콘 게이트(102)가 포토다이오드(101)의 일측면에 접하여 구성되어 있다.Referring to FIG. 4, the photodiode 101 is substantially square, and the polysilicon gate 102 of the transfer transistor Tx is in contact with one side of the photodiode 101.
플로팅확산영역(103)은 트랜스퍼 트랜지스터(Tx)의 폴리실리콘 게이트(102) 타측면에 접하여 Y축 방향에서 X축 방향으로 90°꺽여 레이아웃되며, 리셋 트랜지스터(Rx)의 폴리실리콘 게이트(104)의 일측과 접하게 된다.The floating diffusion region 103 is laid out by being turned 90 ° from the Y-axis direction to the X-axis direction in contact with the other side of the polysilicon gate 102 of the transfer transistor Tx, and of the polysilicon gate 104 of the reset transistor Rx. It comes in contact with one side.
리셋 트랜지스터(Rx)의 폴리실리콘 게이트(104)의 타측은 드레인영역(105)과 접하여 형성되고 드레인영역(105)은 X축 방향에서 Y축 방향으로 90°꺽여 형성된 후, 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(106)와 접하게 된다.The other side of the polysilicon gate 104 of the reset transistor Rx is formed in contact with the drain region 105, and the drain region 105 is formed at an angle of 90 ° from the X-axis direction to the Y-axis direction. In contact with the polysilicon gate 106.
이어, 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(106)와 동일방향으로 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(108)가 형성되고 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(106)의 타측과 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(108) 사이 및 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(108) 타측에 소오스/드레인 영역(107, 109)이 형성된다.Subsequently, the polysilicon gate 108 of the select transistor Sx is formed in the same direction as the polysilicon gate 106 of the drive transistor Dx, and the other side of the polysilicon gate 106 of the drive transistor Dx and the select transistor are formed. Source / drain regions 107 and 109 are formed between the polysilicon gates 108 of (Sx) and on the other side of the polysilicon gate 108 of the select transistor Sx.
이와 같이 구성된 종래의 단위화소의 레이아웃에서 플로팅확산영역(103)은트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx) 사이의 액티브 영역에 형성되어 있으며, 플로팅확산영역(103)과 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(106)는 콘택을 통하여 전기적으로 연결되어 있다.In the layout of a conventional unit pixel configured as described above, the floating diffusion region 103 is formed in an active region between the transfer transistor Tx and the reset transistor Rx, and the floating diffusion region 103 and the drive transistor Dx The polysilicon gate 106 is electrically connected through the contact.
또한, 리셋 트랜지스터(Rx)의 폴리실리콘 게이트(104)의 타측 및 드라이브 트랜지스터(Dx)에 접하는 드레인영역(105)은 제1금속배선(110)을 통해 전원전압단(VDD)에 연결되며, 셀렉트 트랜지스터(Sx)의 소스/드레인(109)은 제1금속배선(111)을 통해 출력단(Vout)으로 인출된다. 센싱 노드(N)에 연결된 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(106)와 리셋 트랜지스터(Rx)의 소스는 제1금속배선(112)을 통해 연결되어 있으며, 트랜스퍼 트랜지스터(Tx)의 폴리실리콘 게이트(102)와 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(108)는 각각 제1금속배선(114, 113)을 통해 제어라인에 연결된다.In addition, the drain region 105 in contact with the other side of the polysilicon gate 104 of the reset transistor Rx and the drive transistor Dx is connected to the power supply voltage terminal VDD through the first metal wiring 110. The source / drain 109 of the transistor Sx is led to the output terminal Vout through the first metal wiring 111. The polysilicon gate 106 of the drive transistor Dx connected to the sensing node N and the source of the reset transistor Rx are connected through the first metal wire 112 and the polysilicon gate of the transfer transistor Tx. The polysilicon gate 108 of the 102 and the select transistor Sx are connected to the control line through the first metal wires 114 and 113, respectively.
전술한 바와 같이, 필팩터는 단위화소의 전체면적 중에서 포토다이오드가 차지하는 면적의 비율을 나타내는데 이 요소는 이미지센서의 성능에 관계되는 중요 요소 중의 하나이다.As described above, the fill factor represents the ratio of the area occupied by the photodiode to the total area of the unit pixel, which is one of the important factors related to the performance of the image sensor.
전술한 단위화소에서 필팩터를 계산하여 보면, 단위화소의 사이즈 = 7.85 ×8 = 62.8㎛2이고, 포토다이오드의 사이즈는 4.2 ×4.2 = 17.64㎛2로서 필팩터는 17.64 ÷62.8 = 0.281 (28.1％)로서 필팩터가 그리 크지않음을 알 수 있다.When the fill factor is calculated from the aforementioned unit pixels, the unit pixel size is 7.85 × 8 = 62.8 μm 2 , and the photodiode size is 4.2 × 4.2 = 17.64 μm 2 , and the fill factor is 17.64 ÷ 62.8 = 0.281 (28.1% It can be seen that the fill factor is not very large.
필팩터가 크다는 것은 빛을 받아들여 전기적인 신호로 바꿀 수 있는 능력이 더 크다는 것으로, 필팩터가 크면 클수록 단위화소의 출력전압의 변화폭이 커진다는 것을 의미하며, 이는 결국 CMOS 이미지센서의 동적영역(Dynamic range)이 증가함을 나타낸다.The larger fill factor means that the ability to accept light and convert it into an electrical signal means that the larger the fill factor, the larger the change in the output voltage of the unit pixel. Dynamic range) increases.
0.18㎛ 이상의 비교적 저집적인 이미지센서에서는 약 30％ 정도의 필팩터를 갖는 4Tr 구조에서 만족할 만한 특성을 보였다. 그러나, 반도체 기술의 발전에 따라 화소는 작아지지만 수광부는 일정 면적 이상이 필요하므로 필팩터를 확대할 필요성이 있으며, 특히 최근 전세계적으로 개발중인 0.18㎛ 이하의 고집적 이미지센서에서는 필팩터의 확대가 필수적이라 할 수 있다.The relatively low-integration image sensor of 0.18 ㎛ or more showed satisfactory characteristics in the 4Tr structure with a fill factor of about 30%. However, with the development of semiconductor technology, the pixel becomes smaller, but the light receiving part needs more than a certain area, so it is necessary to enlarge the fill factor. Especially, in the highly integrated image sensor of 0.18㎛ or less, which is recently developed around the world, the enlargement of the fill factor is essential. This can be called.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 필팩터를 향상시키며 인접 화소간의 데이타 변화를 최소화할 수 있는 이미지센서를 제공하는데 그 목적이 있다.The present invention proposed to solve the above problems of the prior art, an object of the present invention is to provide an image sensor that can improve the fill factor and minimize data changes between adjacent pixels.
또한, 본 발명은 전술한 이미지센서의 구동방법을 제공하는데 다른 목적이 있다.In addition, another object of the present invention is to provide a driving method of the image sensor described above.
도 1은 일반적인 CMOS 이미지센서를 도시한 블럭도.1 is a block diagram showing a general CMOS image sensor.
도 2는 종래기술에 따른 CMOS 이미지센서에서 1개의 포토다이오드와 4개의 NMOS 트랜지스터로 구성된 단위 화소를 도시한 회로도.2 is a circuit diagram showing a unit pixel composed of one photodiode and four NMOS transistors in a CMOS image sensor according to the related art.
도 3은 도 2의 단위화소 구성에서 각 트랜지스터를 제어하는 신호에 대한 제어 타이밍도.3 is a control timing diagram for signals for controlling each transistor in the unit pixel configuration of FIG. 2; FIG.
도 4는 도 2의 구조를 갖는 단위화소의 레이아웃을 보인 평면도.4 is a plan view showing the layout of a unit pixel having the structure of FIG.
도 5는 본 발명의 일실시예에 따른 3개의 트랜지스터를 공유하는 2개의 화소를 도시한 상세회로도.5 is a detailed circuit diagram showing two pixels sharing three transistors according to an embodiment of the present invention.
도 6과 도 7은 도 5의 화소의 레이아웃을 도시한 평면도.6 and 7 are plan views illustrating the layout of the pixel of FIG. 5;
도 8은 도 5의 두 화소가 서로 3개의 트랜지스터를 공유하는 4Tr 구조의 화소를 갖는 이미지센서의 동작을 설명하기 위한 타이밍도.FIG. 8 is a timing diagram for describing an operation of an image sensor having a pixel having a 4Tr structure in which two pixels of FIG. 5 share three transistors.
도 9는 도 8의 동작을 정리한 플로우 챠트.9 is a flow chart summarizing the operation of FIG. 8.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
50 : 제1화소 51 : 제2화소50: first pixel 51: second pixel
PD1 : 제1포토다이오드 PD2 : 제2포토다이오드PD1: first photodiode PD2: second photodiode
Tx1 : 제1트랜스퍼 트랜지스터 Tx2 : 제2트랜스퍼 트랜지스터Tx1: first transfer transistor Tx2: second transfer transistor
Rx : 공통 리셋 트랜지스터 Dx : 공통 드라이브 트랜지스터Rx: common reset transistor Dx: common drive transistor
Sx : 셀렉트 트랜지스터Sx: Select Transistor
상기 목적을 달성하기 위하여 본 발명은, 포토다이오드와, 상기 포토다이오드로부터 광전하를 전달받는 센싱노드를 포함하는 다수의 화소; 상기 다수의 화소의 센싱노드와 전원전압단 사이에 공통 접속되어 소스-드레인 경로가 형성되며 게이트로 제1제어신호를 인가받는 공통 리셋 트랜지스터; 게이트가 상기 각 센싱노드에 공통 접속되고 소스가 상기 전원전압단에 접속된 공통 드라이브 트랜지스터; 및 게이트에 제2제어신호를 인가받으며 소스가 상기 드라이브 트랜지스터의 드레인에 접속되며 자신의 드레인은 출력단에 접속된 셀렉트 트랜지스터를 포함하는 이미지센서를 제공한다.In order to achieve the above object, the present invention provides a plurality of pixels including a photodiode and a sensing node receiving photocharges from the photodiode; A common reset transistor commonly connected between the sensing node of the plurality of pixels and a power supply voltage terminal to form a source-drain path and receiving a first control signal through a gate; A common drive transistor having a gate connected to each of the sensing nodes in common and a source connected to the power supply voltage terminal; And a select transistor having a second control signal applied to a gate thereof, a source of which is connected to a drain of the drive transistor, and a drain of which is connected to an output terminal.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1화소의 제1포토다이오드와 제2화소의 제2포토다이오드로부터 광전하를 전달받는 센싱노드; 상기 센싱노드와 전원전압단 사이에 접속되어 소스-드레인 경로가 형성되며 게이트로 제1제어신호를 인가받는 공통 리셋 트랜지스터; 게이트가 상기 센싱노드에 접속되고 소스가 상기 전원전압단에 접속된 공통 드라이브 트랜지스터; 및 게이트에 제2제어신호를 인가받으며 소스가 상기 드라이브 트랜지스터의 드레인에 접속되며 자신의 드레인은 출력단에 접속된 셀렉트 트랜지스터를 포함하는 이미지센서를 제공한다.In addition, to achieve the above object, the present invention, a sensing node receiving a photocharge from the first photodiode and the second photodiode of the second pixel; A common reset transistor connected between the sensing node and a power supply voltage terminal to form a source-drain path and receiving a first control signal through a gate; A common drive transistor having a gate connected to the sensing node and a source connected to the power supply voltage terminal; And a select transistor having a second control signal applied to a gate thereof, a source of which is connected to a drain of the drive transistor, and a drain of which is connected to an output terminal.
또한, 상기 목적을 달성하기 위하여 본 발명은,In addition, the present invention to achieve the above object,
4Tr 구조를 갖으며, 상호 연관된 이중 샘플링 방식으로 동작하는 이미지센서의 구동방법에 있어서, 상기 제1화소 및 제2화소의 트랜스퍼 트랜지스터를 턴-온시켜 상기 제1포토다이오드 및 상기 제2포토다이오드를 완전히 공핍시키는 단계; 상기 공통 리셋 트랜지스터를 턴-온시켜 상기 센싱노드를 리셋시키는 단계; 상기 제1화소 및 제2화소의 트랜스퍼 트랜지스터를 턴-오프시켜 상기 제1포토다이오드 및 상기 제2포토다이오드에서 광신호를 흡수하여 광전하를 생성 및 집적하는 단계; 상기 셀렉트 트랜지스터를 턴-온시켜 샘플링을 준비하는 단계; 상기 공통 리셋 트랜지스터를 턴-오프시키고, 이 때 리셋된 상기 제1화소에 해당하는 상기 센싱노드의전압레벨을 상기 공통 드라이브 트랜지스터의 소스로 인가받아 상기 출력단으로 출력하는 단계; 상기 제1화소의 트랜스퍼 트랜지스터를 턴-온시켜 상기 제1화소의 광전하에 의한 상기 센싱노드의 데이타 전압레벨을 상기 공통 드라이브 트랜지스터의 소스로 인가받아 상기 출력단으로 출력하는 단계; 상기 공통 리셋 트랜지스터를 턴-온시켜 상기 센싱노드를 리셋시키는 단계; 상기 공통 리셋 트랜지스터를 턴-오프시키고, 이 때 리셋된 상기 제2화소에 해당하는 상기 센싱노드의 전압레벨을 상기 공통 드라이브 트랜지스터의 소스로 인가받아 상기 출력단으로 출력하는 단계; 상기 제2화소의 트랜스퍼 트랜지스터를 턴-온시켜 상기 제2화소의 광전하에 의한 상기 센싱노드의 데이타 전압레벨을 상기 공통 드라이브 트랜지스터의 소스로 인가받아 상기 출력단으로 출력하는 단계; 및 상기 셀렉트 트랜지스터를 턴-오프시켜 상기 샘플링을 완료하는 단계를 포함하는 이미지센서의 구동방법을 제공한다.A method of driving an image sensor having a 4Tr structure and operating in an interconnected double sampling method, the transfer transistors of the first and second pixels are turned on so that the first photodiode and the second photodiode are turned on. Depletion completely; Resetting the sensing node by turning on the common reset transistor; Turning off the transfer transistors of the first pixel and the second pixel to absorb the optical signals in the first photodiode and the second photodiode to generate and accumulate photocharges; Turning on the select transistor to prepare for sampling; Turning off the common reset transistor and receiving a voltage level of the sensing node corresponding to the reset first pixel as a source of the common drive transistor and outputting the voltage to the output terminal; Turning on the transfer transistor of the first pixel and receiving the data voltage level of the sensing node by the photocharge of the first pixel as a source of the common drive transistor to output the output voltage to the output terminal; Resetting the sensing node by turning on the common reset transistor; Turning off the common reset transistor and receiving a voltage level of the sensing node corresponding to the reset second pixel as a source of the common drive transistor and outputting the voltage to the output terminal; Turning on the transfer transistor of the second pixel and receiving the data voltage level of the sensing node by the photocharge of the second pixel as a source of the common drive transistor to output the output voltage to the output terminal; And turning off the select transistor to complete the sampling.
본 발명은, 종래의 화소의 제한된 면적에서 한 수광부에 예컨대, 4개의 트랜지스터를 할당함으로 인해 각 공정 기술의 디자인 룰(Design rule) 상 제한되는 이론적인 필팩터 값을 넘기 위해 다수의 화소에서 리셋 트랜지스터와 드라이브 트랜지스터 및 셀렉트 트랜지스터를 공유하도록 함으로써, 면적 개념으로는 한 수광부에 3개(4Tr 구조) 이하의 트랜지스터를 갖는 것과 같고, 기능적으로는 4개(4Tr 구조)의 전체의 트랜지스터를 하나의 화소가 모두 가지고 있는 것과 같은 성능을 낼 수 있도록 하여 필팩터를 향상시킬 수 있도록 함과 동시에 세개의 트랜지스터를 공유함으로써, 공통으로 사용되는 센싱노드에 의해 트랜지스터를 서로 공유하는 화소간의 데이타 값의 차이(Variation)를 감소시키고자 한다.The present invention is directed to reset transistors in multiple pixels in order to exceed theoretical fill factor values limited by the design rules of each process technology, for example, by assigning four transistors to one light receiver in a limited area of a conventional pixel. By sharing the drive transistor and the select transistor with each other, the area concept is the same as having three (4Tr structures) or less transistors in one light-receiving unit, and functionally, the entire transistor of four (4Tr structures) is one pixel. Variation of data values between pixels sharing transistors by common sensing node by sharing three transistors while improving fill factor by achieving the same performance as all have We want to reduce
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 5는 본 발명의 일실시예에 따른 3개의 트랜지스터를 공유하는 2개의 화소를 도시한 상세회로도이다.5 is a detailed circuit diagram illustrating two pixels sharing three transistors according to an exemplary embodiment of the present invention.
도 5를 참조하면, 제1화소(50)는 외부의 피사체 이미지를 촬상한 빛을 흡수하여 전하를 생성 및 축적하는 제1포토다이오드(PD1)와, 제1포토다이오드(PD1)로부터 광전하를 전달받는 제1센싱노드(FD1)와, 제1포토다이오드(PD1)와 제1센싱노드(FD1) 사이에 소스-드레인 경로가 형성되며 게이트로 제3제어신호(t1)를 인가받는 제1트랜스퍼 트랜지스터(Tx1)와, 제1센싱노드(FD1)와 전원전압단(VDD) 사이에 소스-드레인 경로가 형성되며 게이트로 제1제어신호(r)를 인가받는 공통 리셋 트랜지스터(Rx)와, 게이트가 제1센싱노드(FD1)에 접속되고 소스가 전원전압단(VDD)에 접속된 공통 드라이브 트랜지스터(Dx)와, 게이트에 제2제어신호(s)를 인가받으며 소스가 공통 드라이브 트랜지스터(Dx)의 드레인에 접속되며 자신의 드레인은 출력단(Vout)에 접속된 셀렉트 트랜지스터(Sx)를 포함한다.Referring to FIG. 5, the first pixel 50 absorbs light captured by an external subject image to generate and accumulate electric charges, and transmits photocharges from the first photodiode PD1. A first transfer node is formed between the first sensing node FD1, the first photodiode PD1, and the first sensing node FD1, and receives a third control signal t1 through a gate. A common reset transistor Rx is formed between the transistor Tx1, the first sensing node FD1 and the power supply voltage terminal VDD, and receives a first control signal r as a gate. Is connected to the first sensing node FD1, the source is connected to the power supply voltage terminal VDD, and the second control signal s is applied to the gate, and the source is the common drive transistor Dx. Its drain includes a select transistor (Sx) connected to an output terminal (Vout). The.
또한, 제2화소(51)는 외부의 피사체 이미지를 촬상한 빛을 흡수하여 전하를 생성 및 축적하는 제2포토다이오드(PD2)와, 제2포토다이오드(PD2)로부터 광전하를전달받는 제2센싱노드(FD2)와, 제2포토다이오드(PD2)와 제2센싱노드(FD1) 사이에 소스-드레인 경로가 형성되며 게이트로 제4제어신호(t2)를 인가받는 제2트랜스퍼 트랜지스터(Tx2)와, 제2센싱노드(FD2)와 전원전압단(VDD) 사이에 소스-드레인 경로가 형성되며 게이트로 제1제어신호(r)를 인가받는 공통 리셋 트랜지스터(Rx)와, 게이트가 제2센싱노드(FD1)에 접속되고 소스가 전원전압단(VDD)에 접속된 공통 드라이브 트랜지스터(Dx)와, 게이트에 제2제어신호(s)를 인가받으며 소스가 공통 드라이브 트랜지스터(Dx)의 드레인에 접속되며 자신의 드레인은 출력단(Vout)에 접속된 셀렉트 트랜지스터(Sx)를 포함한다.In addition, the second pixel 51 absorbs light captured by an external subject image to generate and accumulate charges, and a second photodiode that receives photocharges from the second photodiode PD2. A second transfer transistor Tx2 having a source-drain path formed between the sensing node FD2, the second photodiode PD2, and the second sensing node FD1 and receiving a fourth control signal t2 as a gate. A common reset transistor Rx is formed between the second sensing node FD2 and the power supply voltage terminal VDD and receives the first control signal r as a gate. The gate senses the second sensing node. The common drive transistor Dx connected to the node FD1 and the source connected to the power supply voltage terminal VDD, and the second control signal s applied to the gate thereof, and the source connected to the drain of the common drive transistor Dx. Its drain includes the select transistor Sx connected to the output terminal Vout.
따라서, 제1화소(50)와 제2화소(52)는 서로 공통 리셋 트랜지스터(Rx)와 공통 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 공유하게 되며, 제1센싱노드(FD1)와 제2센싱노드(FD2)는 도면에서 서로 분리된 것처럼 보이지만 실제로는 동일한 노드라 할 수 있으며, 서로 트랜지스터를 공유하지 않는 단일 화소의 센싱노드 2개가 병렬로 접속된 만큼의 캐패시턴스(2배의 캐패시턴스) 갖게 된다.Accordingly, the first pixel 50 and the second pixel 52 share the common reset transistor Rx, the common drive transistor Dx, and the select transistor Sx, and the first sensing node FD1 and the first pixel 50 share the same. Although the two sensing nodes FD2 appear to be separated from each other in the drawing, they are actually identical nodes, and have two capacitance nodes (double capacitance) connected in parallel with two sensing nodes of a single pixel which do not share transistors with each other. do.
한편, 여기서는 2개의 화소가 트랜지스터를 서로 공유하는 것을 일예로 하였으나, 그 이상의 화소가 트랜지스터를 서로 공유할 수 있으며, 이 경우에는 화소의 수에 해당하는 수 만큼의 센싱노드의 캐패시턴스가 병렬로 연결된 것으로 간주할 수 있다.On the other hand, here the two pixels share the transistors as an example, but more than one pixel can share the transistors, in this case, the number of sensing node capacitance corresponding to the number of pixels is connected in parallel Can be considered.
도 6과 도 7은 전술한 도 5의 화소의 레이아웃을 도시한 평면도로서, 포토다이오드 및 확산영역이 형성될 액티브 영역을 정의하는 아이솔레이션과 각 트랜지스터의 게이트를 구성하는 폴리실리콘(P) 및 전원전압 및 제어신호 연결을 위한 제1금속배선(M1)이 도시되어 있다.6 and 7 are plan views illustrating the layout of the pixel of FIG. 5 described above, insulation defining an active region in which a photodiode and a diffusion region are to be formed, and polysilicon P and a power supply voltage constituting a gate of each transistor. And a first metal wiring M1 for connecting a control signal.
도 6 및 도 7을 참조하면, 제1화소(50)의 제1포토다이오드(601a)와 제2화소(51)의 제2포토다이오드(601b)는 실질적으로 정방형을 이루고 있고, 제1트랜스퍼 트랜지스터(Tx1)의 폴리실리콘 게이트(602a)와 제2트랜스퍼 트랜지스터(Tx2)의 폴리실리콘 게이트(602a)는 제1포토다이오드(601a)와 제2포토다이오드(602b)의 일측면에 각각 접하여 구성되어 있다.6 and 7, the first photodiode 601a of the first pixel 50 and the second photodiode 601b of the second pixel 51 are substantially square and have a first transfer transistor. The polysilicon gate 602a of (Tx1) and the polysilicon gate 602a of the second transfer transistor Tx2 are formed in contact with one side of the first photodiode 601a and the second photodiode 602b, respectively. .
플로팅확산영역(603)은 제1트랜스퍼 트랜지스터(Tx1)와 제2트랜스퍼 트랜지스터(Tx2) 각각의 폴리실리콘 게이트(602) 타측면에 접하여 Y축 방향에서 X축 방향으로 90°꺽인 'T'자 형태로 레이아웃되며, 공통 리셋 트랜지스터(Rx)의 폴리실리콘 게이트(604)의 일측과 접하게 된다.The floating diffusion region 603 is formed in a 'T' shape which is in contact with the other side of the polysilicon gate 602 of each of the first and second transistors Tx1 and Tx2 and is 90 ° in the X-axis direction in the Y-axis direction. Are arranged in contact with one side of the polysilicon gate 604 of the common reset transistor Rx.
공통 리셋 트랜지스터(Rx)의 폴리실리콘 게이트(604)의 타측은 드레인영역(605)과 접하여 형성되고 드레인영역(605)은 X축 방향에서 Y축 방향으로 90°꺽여 형성된 후, 공통 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(606)와 접하게 된다.The other side of the polysilicon gate 604 of the common reset transistor Rx is formed in contact with the drain region 605, and the drain region 605 is formed at an angle of 90 ° from the X-axis direction to the Y-axis direction, and then the common drive transistor Dx. Is in contact with the polysilicon gate 606.
이어, 공통 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(606)와 동일방향으로 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(608)가 형성되고 공통 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(606)의 타측과 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(608) 사이 및 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(608) 타측에 소오스/드레인 영역(607, 609)이 형성된다.Subsequently, the polysilicon gate 608 of the select transistor Sx is formed in the same direction as the polysilicon gate 606 of the common drive transistor Dx, and the other side of the polysilicon gate 606 of the common drive transistor Dx is formed. Source / drain regions 607 and 609 are formed between the polysilicon gates 608 of the select transistor Sx and on the other side of the polysilicon gate 608 of the select transistor Sx.
여기서, 플로팅확산영역(603)은 제1 및 제2트랜스퍼 트랜지스터(Tx1, Tx2)와공통 리셋 트랜지스터(Rx) 사이의 액티브 영역에 형성되어 있으며, 플로팅확산영역(603)과 공통 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(606)는 콘택을 통하여 전기적으로 연결되어 있다.Here, the floating diffusion region 603 is formed in an active region between the first and second transfer transistors Tx1 and Tx2 and the common reset transistor Rx, and the floating diffusion region 603 and the common drive transistor Dx. Polysilicon gate 606 is electrically connected through a contact.
또한, 공통 리셋 트랜지스터(Rx)의 폴리실리콘 게이트(604)의 타측 및 공통 드라이브 트랜지스터(Dx)에 접하는 드레인영역(605)은 제1금속배선(613)을 통해 전원전압단(VDD)에 연결되며, 셀렉트 트랜지스터(Sx)의 소스/드레인(609)은 제1금속배선(611)을 통해 출력단(Vout)으로 인출된다. 센싱 노드(FD1, FD2)에 연결된 공통 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(606)와 공통 리셋 트랜지스터(Rx)의 소스는 제1금속배선(612)을 통해 연결되어 있으며, 제1 및 제2트랜스퍼 트랜지스터(Tx1, Tx2) 각각의 폴리실리콘 게이트(602a, 602b)와 셀렉트 트랜지스터(Sx)의 폴리실리콘 게이트(608)는 각각 제1금속배선(610a, 610b)을 통해 제어라인에 연결된다.In addition, the drain region 605 of the other side of the polysilicon gate 604 of the common reset transistor Rx and the common drive transistor Dx is connected to the power supply voltage terminal VDD through the first metal wiring 613. The source / drain 609 of the select transistor Sx is led to the output terminal Vout through the first metal wiring 611. The polysilicon gate 606 of the common drive transistor Dx and the source of the common reset transistor Rx connected to the sensing nodes FD1 and FD2 are connected through the first metal wire 612, and the first and second electrodes are connected to each other. The polysilicon gates 602a and 602b of each of the transfer transistors Tx1 and Tx2 and the polysilicon gate 608 of the select transistor Sx are connected to the control line through the first metal lines 610a and 610b, respectively.
여기서, 도 6은 1개의 폴리실리콘 패턴(602a, 602b, 604, 606, 608) 형성 공정과 2개의 금속배선(610a, 610b, 611, 612, 613) 형성 공정 즉, 1P2M 공정을 적용한 것이고, 도 7은 1개의 폴리실리콘 패턴(602a, 602b, 604, 606, 608) 형성 공정과 3개의 금속배선(610a, 610b, 611, 612, 613) 형성 공정 즉, 1P3M 공정을 적용한 것이다.6 illustrates a process of forming one polysilicon pattern 602a, 602b, 604, 606, and 608 and forming two metal wires 610a, 610b, 611, 612, and 613, that is, a 1P2M process. 7 shows one polysilicon pattern 602a, 602b, 604, 606, and 608 forming process and three metal wirings 610a, 610b, 611, 612, and 613 forming process, that is, a 1P3M process.
전술한 도 6 및 도 7의 레이아웃에 도시된 바와 같이, 2개의 화소(50, 51)는 3개의 트랜지스터(Rx, Sx, Dx)를 서로 공유하므로 각 화소별로 4개의 트랜지스터를 따로 따로 구비하는 것에 비해 그 면적을 줄일 수 있어, 결국 하나의 화소에 대한수광부의 면적을 넓힐 수 있으며, 두 화소의 플로팅확산영역(603)이 병렬로 접속되도록 함으로써 두 화소간의 전압의 차이를 줄일 수 있다.As shown in the layout of FIGS. 6 and 7 described above, the two pixels 50 and 51 share three transistors Rx, Sx, and Dx, so that four transistors are separately provided for each pixel. In comparison, the area can be reduced, so that the area of the light receiving unit for one pixel can be widened, and the difference in voltage between the two pixels can be reduced by allowing the floating diffusion regions 603 of the two pixels to be connected in parallel.
즉, 종래의 화소는 최대 41%의 필펙터를 보이지만 본 발명의 화소는 도 6의 1P2M의 공정이 적용된 경우에는 약 50%, 도 7의 1P3M의 공정이 적용된 경우에는 약 55%의 필팩터를 보인다.That is, while the conventional pixel shows a maximum of 41% of the filter factor, the pixel of the present invention has a fill factor of about 50% when the 1P2M process of FIG. 6 is applied and about 55% when the 1P3M process of FIG. 7 is applied. see.
도 8은 도 5의 두 화소가 서로 3개의 트랜지스터를 공유하는 4Tr 구조의 화소를 갖는 이미지센서의 동작을 설명하기 위한 타이밍도로서, 이를 참조하여 상호 연관된 이중 샘플링(CDS) 방식으로 동작하는 화소 동작을 구간별로 살펴보면 다음과 같다.FIG. 8 is a timing diagram illustrating an operation of an image sensor having a 4Tr pixel in which two pixels of FIG. 5 share three transistors, and with reference thereto, a pixel operation operating in an interconnected double sampling (CDS) scheme. Looking at each section as follows.
1) 도 8에서 'X-Y' 구간은 제1트랜스퍼 트랜지스터(Tx1)와 제2트랜스퍼 트랜지스터(Tx2) 및 공통 리셋 트랜지스터(Sx)가 턴-온되고, 셀렉트 트랜지스터(Sx)가 턴-오프(Turn-off)되어 제1 및 제2포토다이오드(PD1, PD2)를 완전히 공핍시키는 구간이다.1) In FIG. 8, in the “XY” section, the first transfer transistor Tx1, the second transfer transistor Tx2, and the common reset transistor Sx are turned on, and the select transistor Sx is turned off. off) to completely deplete the first and second photodiodes PD1 and PD2.
2) 'α' 및 'β' 구간은 각각 턴-온된 제1 및 제2트랜스퍼 트랜지스터(Tx1, Tx2)가 다시 턴-오프됨으로써 제1 및 제2포토다이오드(PD1, PD2)에서 빛을 흡수하여 광전하를 생성하고, 생성된 광전하를 집적하는 구간이다.('α' 및 'β' 구간은 공통 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)의 상태와 관계없이 제1 또는 제2트랜스퍼 트랜지스터(Tx1, Tx2)가 다시 턴-온될 때까지 유지된다.)2) In the 'α' and 'β' period, the first and second phototransistors Tx1 and Tx2 are turned off again to absorb light from the first and second photodiodes PD1 and PD2, respectively. A period for generating photocharges and integrating the generated photocharges. ('Α' and 'β' periods are the first or second transfer transistors regardless of the states of the common reset transistor Rx and the select transistor Sx. It remains until (Tx1, Tx2) is turned on again.)
3) 'a'의 시점에서 셀렉트 트랜지스터(Sx)가 턴-온되어 샘플링이 도 화소(50, 51)가 선택됨으로써, 샘플링이 준비된다.3) At the time of 'a', the select transistor Sx is turned on so that sampling is selected for the pixels 50 and 51, so that sampling is prepared.
4) 블루밍(Blooming) 방지를 위해 'b'의 시점에서 공통 리셋 트랜지스터(Rx)를 턴-오프시켜 리셋 및 광전하에 의한 데이타를 읽기 위한 준비가 완료된다.4) To prevent blooming, the common reset transistor Rx is turned off at the time 'b' to prepare for reading data by reset and photocharge.
따라서, 'a-b' 구간은 공통 리셋 트랜지스터(Rx) 및 제1, 2트랜스퍼 트랜지스터(Tx1, Tx2)가 각각 턴-온, 턴-오프 상태로 계속 유지되고, 셀렉트 트랜지스터(Sx)가 턴-온됨으로써 센싱 노드(FD1, FD2)에 의해 구동되는 공통 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 통해 리셋 전압 레벨을 전달하는 구간이다. (Reset level transfer 구간)Accordingly, in the 'ab' period, the common reset transistor Rx and the first and second transfer transistors Tx1 and Tx2 are continuously maintained in turn-on and turn-off states, respectively, and the select transistor Sx is turned on. The reset voltage level is transmitted through the common drive transistor Dx and the select transistor Sx driven by the sensing nodes FD1 and FD2. (Reset level transfer section)
5) 'b-c' 구간은 공통 리셋 트랜지스터(Rx)가 턴-오프됨으로써 'a-b' 구간에서 발생한 리셋 전압 레벨을 안정시키는 구간이다.(Reset level settling 구간)5) The 'b-c' section is a section for stabilizing the reset voltage level generated in the 'a-b' section by turning off the common reset transistor Rx. (Reset level settling section)
6) 'c-d' 구간은 'b-c' 구간으로부터 리셋 전압 레벨(r1)을 샘플링하는 구간이다.(Reset level sampling 구간)6) 'c-d' section is a section for sampling the reset voltage level (r1) from the 'b-c' section (Reset level sampling section).
7) 'e-f' 구간은 공통 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)가 각각 턴-오프, 턴-온 상태로 계속 유지되고, 제1트랜스퍼 트랜지스터(Tx1)가 턴-온됨으로써 'α' 구간 동안 제1포토다이오드(PD1)에서 집적된 광전하에 의한 데이타 전압 레벨(data1)이 센싱 노드(FD1)에 전달되어 센싱 노드(FD1)에 의해 구동되는 공통 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)에 의해 데이타 전압 레벨(data1)을 전달하는 구간이다.(Data level transfer 구간)7) In the 'ef' section, the common reset transistor Rx and the select transistor Sx are continuously maintained in the turn-off and turn-on states, respectively, and the 'transfer section' is turned on by the first transfer transistor Tx1. The data voltage level data1 due to the photocharge integrated in the first photodiode PD1 is transferred to the sensing node FD1 to be driven by the sensing node FD1 and the common drive transistor Dx and the select transistor Sx. The data voltage level (data1) is transferred by (Data level transfer section).
8)'f-g' 구간은 제1트랜스퍼 트랜지스터(Tx1)가 턴-오프됨으로써 'e-f' 구간에서 발생한 데이타 전압 레벨(data1)을 안정시키는 구간이다.(Data level settling 구간)8) The 'f-g' section is a section for stabilizing the data voltage level data1 generated in the 'e-f' section by turning off the first transfer transistor Tx1. (Data level settling section)
9) 'g-h' 구간은 'f-g' 구간으로부터의 데이타 전압 레벨(data1)을 샘플링하는 구간이다.(Data level sampling 구간)9) 'g-h' section is a section for sampling the data voltage level (data1) from the 'f-g' section (Data level sampling section).
'c-d' 구간 및 'g-h' 구간에서 각각 샘플링되는 제1화소(50)에 대한 리셋 레벨(r1) 및 데이타 레벨(data1)은 도 1의 ADC(30)로 출력되어 디지탈로 변환되어지고, 디지탈로 변환된 두 값의 차가 제1포토다이오드(PD1)로부터 입력받은 이미지에 대한 CMOS 이미지센서의 출력 이미지 값이 된다.The reset level r1 and the data level data1 for the first pixel 50 sampled in the 'cd' section and the 'gh' section are output to the ADC 30 of FIG. 1 and converted to digital. The difference between the two values converted into is the output image value of the CMOS image sensor for the image received from the first photodiode PD1.
따라서, 제1화소(50)에 대한 데이타 샘플링은 공통 리셋 트랜지스터(Rx)가 턴-오프된 'b-i' 구간에서만 이루어진다.Therefore, data sampling for the first pixel 50 is performed only in the 'b-i' section in which the common reset transistor Rx is turned off.
10) 'i-j' 구간은 제2화소(51)에 데이타 샘플링을 위해 센싱노드(FD1 및/또는 FD2)를 리프레쉬(Refresh)하는 구간이다.10) The 'i-j' section is a section in which the sensing nodes FD1 and / or FD2 are refreshed in the second pixel 51 for data sampling.
따라서, 'i-j' 구간은 공통 리셋 트랜지스터(Rx) 및 제1, 2트랜스퍼 트랜지스터(Tx1, Tx2)가 각각 턴-온, 턴-오프 상태로 계속 유지되고, 셀렉트 트랜지스터(Sx)가 턴-온됨으로써 센싱 노드(FD1 및/또는 FD2)에 의해 구동되는 공통 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 통해 제2화소(51)에 대한 리셋 전압 레벨(r2)을 전달하는 구간이다. (Reset level transfer 구간)Accordingly, in the 'ij' period, the common reset transistor Rx and the first and second transfer transistors Tx1 and Tx2 are kept in turn-on and turn-off states, respectively, and the select transistor Sx is turned on. The reset voltage level r2 for the second pixel 51 is transferred through the common drive transistor Dx and the select transistor Sx driven by the sensing nodes FD1 and / or FD2. (Reset level transfer section)
11) 'j-k' 구간은 공통 리셋 트랜지스터(Rx)가 턴-오프됨으로써 'i-j' 구간에서 발생한 리셋 전압 레벨(r2)을 안정시키는 구간이다.(Reset level settling 구간)11) The 'j-k' section is a section for stabilizing the reset voltage level r2 generated in the 'i-j' section by turning off the common reset transistor Rx. (Reset level settling section)
12) 'k-l' 구간은 'j-k' 구간으로부터 리셋 전압 레벨(r2)을 샘플링하는 구간이다.(Reset level sampling 구간)12) The 'k-l' section is a section for sampling the reset voltage level r2 from the 'j-k' section (Reset level sampling section).
13) 'm-n' 구간은 공통 리셋 트랜지스터(Rx) 및 셀렉트 트랜지스터(Sx)가 각각 턴-오프, 턴-온 상태로 계속 유지되고, 제2트랜스퍼 트랜지스터(Tx2)가 턴-온됨으로써 'β' 구간 동안 제2포토다이오드(PD1)에서 집적된 광전하에 의한 데이타 전압 레벨(data2)이 센싱 노드(FD2)에 전달되어 센싱 노드(FD2)에 의해 구동되는 공통 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)에 의해 데이타 전압 레벨(data2)을 전달하는 구간이다.(Data level transfer 구간)13) In the 'mn' section, the common reset transistor Rx and the select transistor Sx are continuously maintained in a turn-off and turn-on state, respectively, and the 'transfer' section is formed by turning on the second transfer transistor Tx2. The data voltage level data2 due to the photocharge integrated in the second photodiode PD1 is transferred to the sensing node FD2 and is driven by the sensing node FD2 and the common drive transistor Dx and the select transistor Sx. The data voltage level (data2) is transferred by (Data level transfer section).
14)'n-o' 구간은 제2트랜스퍼 트랜지스터(Tx2)가 턴-오프됨으로써 'm-n' 구간에서 발생한 데이타 전압 레벨(data2)을 안정시키는 구간이다.(Data level settling 구간)14) The 'n-o' section is a section for stabilizing the data voltage level data2 generated in the 'm-n' section by turning off the second transfer transistor Tx2. (Data level settling section)
15) 'o-p' 구간은 'n-o' 구간으로부터의 데이타 전압 레벨(data2)을 샘플링하는 구간이다.(Data level sampling 구간)15) 'o-p' section is a section for sampling the data voltage level (data2) from the 'n-o' section (Data level sampling section).
'k-l' 구간 및 'o-p' 구간에서 각각 샘플링되는 제2화소(51)에 대한 리셋 레벨(r2) 및 데이타 레벨(data2)은 도 1의 ADC(30)로 출력되어 디지탈로 변환되어지고, 디지탈로 변환된 두 값의 차가 제1포토다이오드(PD2)로부터 입력받은 이미지에 대한 CMOS 이미지센서의 출력 이미지 값이 된다.The reset level r2 and the data level data2 for the second pixel 51 sampled in the 'kl' section and the 'op' section, respectively, are output to the ADC 30 of FIG. 1 and converted to digital. The difference between the two values converted into is the output image value of the CMOS image sensor for the image received from the first photodiode PD2.
따라서, 제2화소(51)에 대한 데이타 샘플링은 공통 리셋 트랜지스터(Rx)가 턴-오프된 'j-q' 구간에서만 이루어진다.Accordingly, data sampling for the second pixel 51 is performed only in the 'j-q' section in which the common reset transistor Rx is turned off.
16) 'q'의 시점에서 공통 리셋 트랜지스터(Rx)를 턴-온시켜 센싱노드(FD1 및/또는 FD2)를 리프레쉬 시킨다.16) At the time 'q', the common reset transistor Rx is turned on to refresh the sensing nodes FD1 and / or FD2.
17) 'u' 시점에서 셀렉트 트랜지스터(Sx)를 턴-오프시킴으로써, 제1화소(50)및 제2화소(51)에 대한 데이타 샘플링이 완료된다.17) By turning off the select transistor Sx at the 'u' time point, the data sampling for the first pixel 50 and the second pixel 51 is completed.
한편, 제1화소(50)의 광전하 집적 구간(α)과 제2화소(51)의 광전하 집적 구간(β) 간에 'e-m' 구간 만큼의 시간 차이가 발생하게 되나, 'X-Y' 구간과 'Y-a' 구간이 'e-m' 구간의 시간을 무시할 만큼 크기 때문에 동작에는 아무런 지장이 없으며, 만일 트랜지스터를 공유하는 화소의 수가 더 많거나 'X-Y' 구간과 'Y-a'을 작게 할 필요가 있을 경우에는 제2트랜스퍼 트랜지스터(Tx2)를 턴-온시키기 위한 제4제어신호(t2)를 'X-Y' 구간에서 턴-온시키지 않고 일정 시간 쉬프트시킴으로써, 제2트랜스퍼 트랜지스터(Tx2)가 턴-온되어 제2포토다이오드(PD2)를 공핍시키는 시점을 늦출 수 있다.Meanwhile, a time difference between the photocharge integration section α of the first pixel 50 and the photocharge integration section β of the second pixel 51 may occur as much as the 'em' section, but the 'XY' section Since the 'Ya' section is large enough to ignore the time of the 'em' section, there is no problem in the operation, and if the number of pixels sharing the transistor is larger or the 'XY' section and the 'Y-a' need to be made smaller, In this case, the second transfer transistor Tx2 is turned on by shifting the fourth control signal t2 for turning on the second transfer transistor Tx2 for a predetermined time without turning on the 'XY' period. The time point at which the second photodiode PD2 is depleted can be delayed.
상술한 바와 같은 도 5의 구성을 갖는 화소의 동작은 다른 모든 화소에서도 동일하며, 비록 도 5에서 트랜스퍼 트랜지스터를 사용하였다 할지라도 트랜스퍼 트랜지스터를 사용하지 않는 경우에도 이러한 구동방법을 따라 동작할 것이다.The operation of the pixel having the configuration of FIG. 5 as described above is the same in all other pixels, even if the transfer transistor is used in FIG. 5, even if the transfer transistor is not used.
또한, 이러한 2개의 화소가 서로 트랜지스터를 공유하는 것 이외에 3개 또는 그 이상의 화소가 트랜지스터를 공유하는 경우에도 그 동작은 동일하게 적용된다.In addition to the two pixels sharing a transistor with each other, the operation is equally applied even when three or more pixels share a transistor.
도 9는 전술한 도 8의 동작을 정리한 플로우 챠트로서, 이를 참조하여 구동 도 5의 구동 순서를 간략히 살펴본다.FIG. 9 is a flow chart summarizing the operation of FIG. 8 described above. Referring to this, the driving sequence of FIG. 5 will be briefly described.
먼저, 제1화소(50) 및 제2화소(51)의 트랜스퍼 트랜지스터(Tx1, Tx2)를 턴-온시켜 제1포토다이오드(PD1) 및 제2포토레지스트(PD2)를 완전히 공핍시킨 다음(901), 공통 리셋 트랜지스터(Rx)를 턴-온시켜 센싱노드(FD1 및/또는 FD2)를 리셋시킨 다음(902), 제1화소(50) 및 제2화소(51)의 트랜스퍼 트랜지스터(Tx1,Tx2)를 각각 턴-오프시켜 제1포토다이오드(PD1) 및 제2포토다이오드(PD2)에서 광신호를 흡수하여 광전하를 생성 및 집적한다(903)First, the transfer transistors Tx1 and Tx2 of the first pixel 50 and the second pixel 51 are turned on to completely deplete the first photodiode PD1 and the second photoresist PD2 (901). ), The common reset transistor Rx is turned on to reset the sensing nodes FD1 and / or FD2 (902), and then the transfer transistors Tx1 and Tx2 of the first pixel 50 and the second pixel 51. ) Are respectively turned off to absorb optical signals from the first photodiode PD1 and the second photodiode PD2 to generate and accumulate photocharges (903).
이어서, 셀렉트 트랜지스터(Rx)를 턴-온시켜 샘플링을 준비한 후, 공통 리셋 트랜지스터(Rx)를 턴-오프시키고, 이 때 리셋된 제1화소(50)에 해당하는 센싱노드(FD1 및/또는 FD2)의 전압레벨(r1)을 공통 드라이브 트랜지스터(Dx)의 소스로 인가받아 출력단(Vout)으로 출력하며(904), 제1화소(50)의 트랜스퍼 트랜지스터(Tx1)를 턴-온시켜 제1화소(50)의 광전하에 의한 센싱노드(FD1 및/또는 FD2)의 데이타 전압레벨(data1)을 공통 드라이브 트랜지스터(Dx)의 소스로 인가받아 출력단(Vout)으로 출력함으로써(905), 제1화소(50)에 대한 CDS 데이타 샘플링이 완료된다.Subsequently, after preparing the sampling by turning on the select transistor Rx, the common reset transistor Rx is turned off, and the sensing nodes FD1 and / or FD2 corresponding to the reset first pixel 50 are then turned on. Is applied as a source of the common drive transistor Dx to the output terminal Vout (904), and the transfer transistor Tx1 of the first pixel 50 is turned on to turn on the first pixel. When the data voltage level data1 of the sensing nodes FD1 and / or FD2 by the photocharge of 50 is applied to the source of the common drive transistor Dx and output to the output terminal Vout (905), the first pixel ( CDS data sampling for 50) is complete.
계속해서, 공통 리셋 트랜지스터(Rx)를 턴-온시켜 센싱노드(FD1 및/또는 FD2)를 리셋시킨 다음, 공통 리셋 트랜지스터(Rx)를 턴-오프시키고, 이 때 리셋된 제2화소(51)에 해당하는 센싱노드(FD1 및/또는 FD2)의 전압레벨(r2)을 공통 드라이브 트랜지스터(Dx)의 소스로 인가받아 출력단(Vout)으로 출력한 다음(906), 제2화소(51)의 트랜스퍼 트랜지스터(Tx2)를 턴-온시켜 제2화소(51)의 광전하에 의한 센싱노드(FD1 및/또는 FD2)의 데이타 전압레벨(data2)을 공통 드라이브 트랜지스터(Dx)의 소스로 인가받아 출력단(Vout)으로 출력함으로써(907), 제2화소(51)에 대한 CDS 데이타 샘플링이 완료된다.Subsequently, the common reset transistor Rx is turned on to reset the sensing nodes FD1 and / or FD2, and then the common reset transistor Rx is turned off, at which time the reset second pixel 51 is reset. The voltage level r2 of the sensing nodes FD1 and / or FD2 corresponding thereto is applied as the source of the common drive transistor Dx and output to the output terminal Vout (906), and then the transfer of the second pixel 51 is performed. By turning on the transistor Tx2 and receiving the data voltage level data2 of the sensing node FD1 and / or FD2 by the photocharge of the second pixel 51 as the source of the common drive transistor Dx, the output terminal Vout ), CDS data sampling for the second pixel 51 is completed.
여기서, 제1화소(50)와 제2화소(51)에 대한 각각의 데이타 샘플링은 제1제어신호(r)가 예컨대, 공통 리셋 트랜지스터(Rx)가 NMOS(N-type Metal OxideSemiconductor; 이하 NMOS라 함) 트랜지스터일 경우 "로직로우" 상태인 'b-i'와 'j-q' 구간에서만 각각 이루어진다.In this case, each data sampling for the first pixel 50 and the second pixel 51 may include a first control signal r such that the common reset transistor Rx is an N-type metal oxide semiconductor (NMOS). In the case of transistors, they are only made in 'b-i' and 'jq' intervals, respectively, in the "logic low" state.
마지막으로, 셀렉트 트랜지스터(Sx)를 턴-오프시켜 샘플링을 완료된다(908). 따라서, 전체적인 샘플링 동작은 제2제어신호(s)가 예컨대, 셀렉트 트랜지스터(Sx)가 NMOS 트랜지스터일 경우 "로직하이" 상태인 'a-u' 구간에서만 이루어진다.Finally, sampling is completed by turning off the select transistor Sx. Therefore, the entire sampling operation is performed only in the 'a-u' period in which the second control signal s is, for example, the "logic high" state when the select transistor Sx is an NMOS transistor.
상기한 바와 같이 이루어지는 본 발명에서는, 인접하는 화소간의 구성 트랜지스터들(셀렉트 트랜지스터(Sx)와 드라이브 트랜지스터(Dx) 및 리셋 트랜지스터(Rx))을 서로 공유하도록 함으로써, 하나의 화소에서 포토다이오드를 포함하는 수광부의 면적을 크게하여 필팩터를 높일 수 있어, 같은 면적에 집적되는 종래의 이미지센서에 비해 포화 전하량과 광감도(Light Sensitivity)을 증가시킬 수 있다.According to the present invention made as described above, a photodiode is included in one pixel by sharing the constituent transistors (select transistor Sx, drive transistor Dx, and reset transistor Rx) between adjacent pixels. The fill factor can be increased by increasing the area of the light receiving unit, thereby increasing the amount of saturation charge and light sensitivity compared to the conventional image sensor integrated in the same area.
또한, 트랜지스터를 공유하는 인접 화소간의 플로팅확산노드가 병렬로 연결됨에 따라 노이즈에 대한 면역성을 키울 수 있고, 공유하는 화소가 같은 증폭기(소스 팔로워)를 사용함으로써 로 디코더의 수를 그 만큼 줄일 수 있다.In addition, immunity to noise can be increased by floating diffusion nodes between adjacent pixels sharing a transistor, and the number of low decoders can be reduced by using the same amplifier (source follower). .
이울러, 로 디코더의 수가 줄어듦에 따라 디코더 피치(Pitch)가 공유하는 화소의 개수배 만큼 증가해 로 디코더 설계가 용이해진다. 특히, 화소의 크기가 감소할 수록 로 디코더의 설계가 매우 어려워지기 때문에 그 유효성이 커지게 된다.In addition, as the number of low decoders decreases, the decoder pitch increases by the number of pixels shared, thereby facilitating low decoder design. In particular, as the size of the pixel decreases, the design of the low decoder becomes very difficult, and thus the effectiveness thereof increases.
또한, 로 디코더 수가 감소된 구조는 한 프레임을 읽는데 필요한 로 억세스(Row access) 횟수가 줄기 때문에 높은 프레임 레이트(Frame rate)를 확보하는데 매무 유리한 구조이다. 따라서, 본 발명은 이미지센서의 집적도를 높일 수 있으면서도 그와 동시에 고속 동작, 노이즈 특성 등의 성능을 더욱 향상시킬 수 있음을 실시예를 통해 알아 보았다.In addition, the structure in which the number of low decoders is reduced is a very advantageous structure to secure a high frame rate because the number of low accesses required to read one frame is low. Accordingly, the present invention has been found through the embodiments that the integration of the image sensor can be improved while the performance of high speed operation, noise characteristics, and the like can be further improved.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은, 이미지센서의 집적도를 높일 수 있어 생산성을 향상시킬 수 있는 효과를 기대할 수 있으며, 아울러 화소의 필팩터를 향상시켜 이미지센서의 광감도와 포화전하량 및 노이즈에 대한 면역성을 증가시켜 이미지센서의 성능을 향성시킬 수 있는 효과를 기대할 수 있다.According to the present invention, it is possible to increase the degree of integration of the image sensor, thereby improving the productivity, and also to improve the fill factor of the pixel, thereby increasing the photosensitivity of the image sensor and the immunity to the saturation charge amount and noise. You can expect the effect to improve the performance of the sensor.
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