KR100459482B1 - 박막트랜지스터및그제조방법 - Google Patents
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Abstract
Description
Claims (33)
- 절연기판과,상기 절연기판 상에 형성된 소오스전극 및 드레인전극과,상기 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층을 포함하여 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막과,상기 채널영역 상부의 상기 제 2 절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터.
- 청구항 1에 있어서,상기 게이트전극과 노출된 기판의 전면을 덮는 제 3 절연막과,상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀과,상기 소오스전극과 소오스영역을 연결하는 제 1 배선 및 상기 드레인영역과 드레인전극을 연결하는 제 2 배선을 더 포함하는 박막트랜지스터.
- 청구항 1에 있어서,상기 소오스전극 및 드레인전극은 이중층의 구조를 가지는 박막트랜지스터.
- 청구항 3에 있어서,상기 소오스전극 및 드레인전극의 제 1 층은 알미늄층인 박막트랜지스터.
- 청구항 4에 있어서,상기 소오스전극 및 드레인전극의 제 2 층은 몰리브덴층 혹은 크롬층인 박막트랜지스터.
- 청구항 1에 있어서,상기 소오스전극 및 드레인전극은 단일층 구조를 가지는 박막트랜지스터.
- 청구항 1에 있어서,상기 제 1 절연막은 3000~10000Å의 두께를 가지는 박막트랜지스터.
- 청구항 1에 있어서,상기 제 1 절연막은 실리콘 산화막인 박막트랜지스터.
- 청구항 2에 있어서,상기 제 3 절연막으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막, 유기절연막 등의 어느 하나로 된 단일층 구조 또는, 둘 이상이 선택되어 이루어진 적층구조로 형성되는 박막트랜지스터.
- 청구항 2에 있어서,상기 제 1 연결배선 및 제 2 연결배선은 투명도전층으로 형성된 박막트랜지스터.
- 청구항 2에 있어서, 상기 제 1 연결배선 및 제 2 연결배선은 CMOS 구조의 박막트랜지스터에서 두 개 의 제 1 박막트랜지스터와 제 2 박막트랜지스터를 CMOS로 연결하는데 사용되는 박막트랜지스터.
- 절연기판 상에 소오스전극 및 드레인전극을 형성하는 공정과,상기 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과,상기 제 1 절연막 상에 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 소오스전극 및 드레인전극을 노출시키는 공정과,상기 활성층, 소오스전극 및 드레인전극을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과,상기 활성층 상부의 제 2 절연막 상에 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 소오스영역과 드레인영역을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서, 상기 활성층은 다결정 실리콘층으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서,상기 게이트전극과 노출된 기판의 전면을 덮는 제 3 절연막을 증착하는 공정과,상기 제 3 절연막과 제 2 절연막을 사진식각하여 상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀을 형성하는 공정과,상기 소오스전극과 소오스영역을 연결하는 제 1 배선 및 상기 드레인영역과 드레인전극을 연결하는 제 2 배선을 형성하는 공정을 더 포함하는 박막트랜지스터의 제조방법.
- 청구항 12에 있어서,상기 소오스전극과 드레인전극을 이중층의 구조로 형성하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 상기 제 2 도전층과 제 1 도전층을 하나의 마스크를 사용하는 식각공정에 의하여 동시에 식각하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층과 제 2 도전층을 연속적으로 증착한 후, 상기 제 2 도전층과 제 1 도전층을 하나의 마스크를 사용하는 식각공정에 의하여 순차적으로 식각하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층을 증착한 다음 사진식각하고, 사진식각된 제 1 도전층을 덮는 제 2 도전층을 증착한 다음 사진식각하여 형성되는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 소오스전극과 드레인전극은,상기 절연기판 상에 제 1 도전층을 증착한 다음 사진식각하고, 사진식각된 제 1 도전층을 덮는 제 2 도전층을 증착한 다음 사진식각하여 형성되는 박막트랜지스터 제조방법.
- 청구항 12에 있어서,상기 제 1 절연막은 3000~10000Å의 두께로 형성하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서,상기 게이트전극을 마스크로 상기 제 2 절연막을 상기 소오스전극, 소오스영역, 드레인영역 및 드레인전극을 노출시키는 콘택홀을 상기 제 3 절연막에 형성하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서,상기 제 3 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층구조 혹은, 유기절연막을 사용하는 형성하는 박막트랜지스터 제조방법.
- 절연기판과,상기 절연기판 상에 소오스전극을 구비하여 형성된 데이터라인과,상기 절연기판 상에 소정의 패턴형상으로 형성되어 있는 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층과 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막과,상기 채널영역 상부의 상기 제 2 절연막 상에 상기 데이터라인에 교차하되, 게이트전극을 구비하여 형성된 게이트라인과,상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막과,상기 소오스전극, 소오스영역 및 드레인영역을 노출시키는 콘택홀과,상기 소오스전극과 소오스영역을 연결하는 연결배선과,상기 드레인영역에 연결되는 화소전극을 포함하는 액정표시장치.
- 청구항 23에 있어서,상기 제 1 절연막은 3000~10000Å의 두께를 가지는 액정표시장치.
- 청구항 23에 있어서,상기 데이터라인과 게이트라인의 교차부분에서 상기 데이터라인과 상기 게이트라인의 사이에 상기 활성층 형성용 물질로 형성된 삽입층이 개재되어 있는 액정표시장치.
- 청구항 25에 있어서,상기 제 1 절연막 상부의 상기 제 2 절연막 상에 상기 게이트라인에 평행하게 제 1 캐패시터 전극과, 상기 제 1 캐패시터 전극에 중첩되는 상기 화소전극 부분으로 이루어지는 제 2 캐패시터 전극과, 상기 제 1 캐패시터전극과 제 2 캐패시터 전극 사이에 위치하는 제 3 절연막 부분으로 이루어지는 캐패시터 절연막을 구비하는 스토리지 캐패시터를 더 포함하는 액정표시장치.
- 청구항 25에 있어서,상기 데이터라인과 상기 제 1 캐패시터전극의 교차부에서 상기 데이터라인과 상기 제 1 캐패시터전극 사이에 상기 활성층 형성용 물질로 형성된 삽입층이 개재되어 있는 액정표시장치.
- 절연기판 상에 소오스전극을 구비하는 데이터라인을 형성하는 공정과,상기 데이터라인을 포함하는 기판의 노출된 전면에 제 1 절연막을 증착하는 공정과,상기 제 1 절연막 상에 비정질 실리콘 박막을 증착한 후, 결정화하여 다결정 실리콘 박막을 형성하는 공정과,상기 다결정 실리콘 박막을 사진식각하여 활성층을 형성하는 공정과,상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하여 상기 데이터라인을 노출시키는 공정과,상기 활성층 및 데이터라인을 포함하는 기판의 노출된 전면을 덮는 제 2 절연막을 증착하는 공정과,상기 데이터라인에 교차하되, 상기 활성층 상부의 제 2 절연막 상에 위치하는 게이트전극을 구비하는 게이트라인을 형성하는 공정과,상기 게이트전극을 마스크로 그 하부의 활성층에 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 공정과,상기 게이트라인을 포함하는 기판의 노출된 전면을 덮는 제 3 절연막을 증착하는 공정과,상기 제 2 절연막과 제 3 절연막에 상기 소오스전극과 소오스영역 및 드레인영역을 노출시키는 콘택홀을 각각 형성하는 공정과,상기 소오스전극과 소오스영역을 연결하는 연결배선 및 상기 드레인영역에 연결되는 화소전극을 형성하는 공정을 포함하는 액정표시장치 제조방법.
- 청구항 28에 있어서,상기 화소전극의 일부와 상기 제 3 절연막의 일부와 중첩하여 스토리지 캐패시터를 구성하는 제 1 캐패시터전극을 더 형성하는 액정표시장치 제조방법.
- 청구항 28에 있어서,상기 다결정 실리콘 박막을 사진식각하여 상기 게이트라인과 상기 데이터라인의 교차부 및 상기 제 1 캐패시터 전극과 상기 데이터라인의 교차부에 위치하는 삽입층들을 상기 활성층과 동시에 형성하는 액정표시장치 제조방법.
- 청구항 30에 있어서,상기 삽입층 및 활성층을 형성한 후, 상기 삽입층 및 상기 활성층을 마스크로하여 상기 제 1 절연막을 식각하는 액정표시장치 제조방법.
- 청구항 30에 있어서,상기 다결정 실리콘 박막을 사진식각하여 상기 게이트라인과 상기 데이터라인의 교차부 및 상기 제 1 캐패시터 전극과 상기 데이터라인의 교차부에 위치하는 삽입층들을 상기 활성층과 동시에 형성하는 액정표시장치의 제조방법.
- 절연기판과,상기 절연기판 상에 형성된 소오스전극 및 드레인전극과,상기 소오스전극 및 드레인전극 사이의 절연기판 상에 소정의 패턴으로 형성된 제 1 절연막과,상기 제 1 절연막 상에 소오스영역, 채널영역 및 드레인영역을 구비하여 형성되는 활성층과,상기 활성층의 채널영역에 형성된 제 2 절연막과,상기 제 2 절연막 상에 형성된 게이트전극과,상기 소오스전극, 드레인전극 및 게이트전극을 포함하는 기판 전면에 형성된 제 3 절연막과,상기 소오스전극, 드레인전극, 소오스영역 및 드레인영역의 일부를 노출시키는 콘택홀과,상기 콘택홀을 통해 소오스전극 및 소오스영역을 연결하는 제1배선 및 드레인전극 및 드레인영역을 연결하는 제2배선을 포함하는 박막트랜지스터.
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