KR100451038B1 - Method of manufacturing a transistor in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 다마신 금속 게이트 형성 공정에서 더미 게이트 패턴을 제거할 때 측벽 산화막을 함께 제거하고, 이때 발생되는 채널 영역의 반도체 기판에 가해지는 식각 손상과 게이트 홈 가장자리 하단에 발생할 수 있는 언더컷을 LPCVD 또는 UHV CVD 공정을 이용하는 SEG 공정으로 보상함으로써 소자의 구동 전류를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a transistor in a semiconductor device, wherein the sidewall oxide film is removed together when the dummy gate pattern is removed in the damascene metal gate forming process, and the etching damage and gate groove applied to the semiconductor substrate in the channel region generated at this time. A method of fabricating a transistor of a semiconductor device is disclosed, which can improve driving current of a device by compensating undercuts that may occur at the bottom edges of the SEG process using an LPCVD or UHV CVD process.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 다마신 금속 게이트 형성 공정에서 더미 게이트 패턴을 제거할 때 측벽 산화막을 함께 제거하고, 이때 발생되는 채널 영역의 반도체 기판에 가해지는 식각 손상과 게이트 홈 가장자리 하단에 발생할 수 있는 언더컷 부분을 LPCVD 또는 UHV CVD 공정을 이용하는 SEG 공정으로 보상함으로써 소자의 구동 전류를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, and in particular, when a dummy gate pattern is removed in a damascene metal gate formation process, sidewall oxide films are removed together, and etching damage and gate applied to the semiconductor substrate in the channel region generated at this time. The present invention relates to a method of fabricating a transistor of a semiconductor device capable of improving the driving current of the device by compensating the undercut portion that may occur at the bottom of the groove with an SEG process using an LPCVD or UHV CVD process.
0.1㎛이하의 MOSFET 소자를 제조함에 있어서 매우 작은 선폭상에서 저저항(low resistivity)의 게이트를 구현하는 것이 중요한 연구 테마중의 하나라고 할 수 있다. 그래서 최근에는 순수한 금속 게이트에 대한 연구 및 개발이 적극적으로 추진되고 있는 실정이다.One of the important research themes is to implement low resistivity gates on very small line widths in the fabrication of MOSFET devices less than 0.1µm. In recent years, research and development on pure metal gates have been actively promoted.
금속 게이트의 장점으로는 매우 낮은 비저항을 가지며, 선폭 효과(line width effect)가 거의 없다. 그리고, 금속 게이트에서는 도펀트(dopant)를 사용하지 않기 때문에 보론 침투 현상(boron penetration) 및 게이트 공핍화(gate depletion)가 근본적으로 존재하지 않는다. 또한, 일반적인 금속 게이트의 일함수(work function)가 실리콘의 미드밴드갭(midband gap)에 위치한다는 특성을 이용하여 NMOS 및 PMOS 영역에서 대칭적 문턱 전압(symmetric threshold voltage)을 형성하는 단일(single) 게이트로서 적용할 수 있다. 한편, 이러한 금속 게이트의 대표적인 물질로는 텅스턴(W), 질화 텅스텐(WN), 타이타늄(Ti), 질화 타이타늄(TiN), 탄탈륨(Ta), 질화 탄탈륨(TaN), Ti3Al, Ti3AlN 및 각종 귀금속(noble metal) 등이 있다.Advantages of metal gates are very low resistivity and almost no line width effect. In addition, since the metal gate does not use a dopant, boron penetration and gate depletion do not exist. In addition, a single metal that forms a symmetric threshold voltage in the NMOS and PMOS regions is exploited by the fact that the work function of a typical metal gate is located in the midband gap of silicon. It can be applied as a gate. Representative materials of such metal gates include tungsten (W), tungsten nitride (WN), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), Ti 3 Al, and Ti 3. AlN and various noble metals.
그러나, 금속 게이트의 단점으로는 RIE(Reactive Ion Etching)를 이용한 식각 공정 조건을 설정하기 어렵고, 식각 및 이온 주입 공정에서 플라즈마에 의한 손상, 후속 열공정에 의한 열적 손상 등과 같은 제조 공정상 발생하는 문제점이 존재한다.However, the disadvantage of the metal gate is that it is difficult to set the etching process conditions using Reactive Ion Etching (RIE), and problems caused by the manufacturing process such as plasma damage in the etching and ion implantation processes and thermal damage by subsequent thermal processes. This exists.
상기와 같은 금속 게이트 제조 공정상의 문제점을 효과적으로 해결하기 위한 공정 기술로서 최근 다마신 공정을 이용한 금속 게이트 형성 방법이 제시되고 있는데, 이 방법을 MOSFET 소자에 적용한 예를들어 설명하기로 한다.As a process technology for effectively solving the above problems in the metal gate manufacturing process, a metal gate forming method using a damascene process has been recently proposed. An example of applying the method to a MOSFET device will be described.
도 1(a) 내지 도 1(d)는 종래의 다마신 공정으로 금속 게이트를 형성하는 MOSFET 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a MOSFET device for forming a metal gate by a conventional damascene process.
도 1(a)를 참조하면, 반도체 기판(11) 상의 소정 영역에 필드 산화막(12)을 형성하여 액티브 영역 및 필드 영역을 확정한다. 액티브 영역에 스크린 산화막(도사않됨)을 형성한 후 문턱 전압 조정(VthAdjust) 이온 주입 공정을 실시한다. 스크린 산화막을 제거한 후 전체 구조 상부에 더미 게이트 산화막(13), 더미 폴리실리콘막(14) 및 마스크층(15)을 순차적으로 형성한다. 마스크 공정 및 식각 공정을 실시하여 마스크층(15), 더미 폴리실리콘막(14) 및 더미 게이트 산화막(13)을 패터닝하여 더미 게이트 패턴을 형성한다. 게이트 재산화 공정을 실시하여 더미 폴리실리콘막(14)의 측벽 및 반도체 기판(11) 상부에 LDD 산화막(16)을 형성한다. 그리고, 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 저농도 불순물 영역을 형성한다. 전체 구조 상부에 질화막을 형성한 후 반도체 기판(11)이 노출되도록 전면 식각 공정을 실시하여 더미 게이트 패턴 측벽에 스페이서(17)를 형성한다. 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 고농도 불순물 영역을 형성한다. 이에 의해 저농도 및 고농도 불순물 영역으로 이루어진 LDD 구조의 접합 영역(18)이 형성된다,.Referring to FIG. 1A, a field oxide film 12 is formed in a predetermined region on the semiconductor substrate 11 to determine an active region and a field region. After the screen oxide film (not shown) is formed in the active region, a threshold voltage adjustment (V th Adjust) ion implantation process is performed. After the screen oxide film is removed, the dummy gate oxide film 13, the dummy polysilicon film 14, and the mask layer 15 are sequentially formed on the entire structure. The mask layer 15, the dummy polysilicon layer 14, and the dummy gate oxide layer 13 are patterned by performing a mask process and an etching process to form a dummy gate pattern. A gate reoxidation process is performed to form the LDD oxide film 16 on the sidewall of the dummy polysilicon film 14 and on the semiconductor substrate 11. A low concentration impurity ion implantation process is performed to form a low concentration impurity region on the semiconductor substrate 11. After forming a nitride film over the entire structure, a front surface etching process is performed to expose the semiconductor substrate 11 to form spacers 17 on the sidewalls of the dummy gate pattern. A high concentration impurity ion implantation process is performed to form a high concentration impurity region on the semiconductor substrate 11. Thereby, the junction region 18 of the LDD structure which consists of low concentration and high concentration impurity region is formed.
도 1(b)를 참조하면, 전체 구조 상부에 층간 절연막(19)을 형성한다. CMP 공정을 실시하여 층간 절연막(19) 및 더미 게이트 패턴의 마스크층(15)을 제거한다.Referring to FIG. 1B, an interlayer insulating layer 19 is formed on the entire structure. The CMP process is performed to remove the interlayer insulating film 19 and the mask layer 15 of the dummy gate pattern.
도 1(c)는 더미 폴리실리콘막(14) 및 더미 게이트 산화막(13)을 제거하여 반도체 기판(11)을 노출시킨 상태의 단면도이다.FIG. 1C is a cross-sectional view of the semiconductor substrate 11 exposed by removing the dummy polysilicon film 14 and the dummy gate oxide film 13.
도 1(d)를 참조하면, 전체 구조 상부에 게이트 절연막(20) 및 금속층(21)을 순차적으로 형성한다. 금속층(21) 및 게이트 절연막(20)을 연마하여 층간 절연막(19)을 노출시킨다.Referring to FIG. 1D, the gate insulating film 20 and the metal layer 21 are sequentially formed on the entire structure. The metal layer 21 and the gate insulating film 20 are polished to expose the interlayer insulating film 19.
상술한 바와 같은 다마신 공정으로 금속 게이트를 형성하는 방법은 일단 제조 공정이 셋업되면 CMP 가능한 모든 금속 물질을 금속 게이트로서 적용할 수 있다는 매우 큰 장점을 가지게 된다. 또한, MOSFET 소자를 제조하는 과정에서 필연적으로 발생하는 플라즈마 및 열적 손상이 이미 금속 게이트 형성 전에 더미 폴리실리콘 게이트 패턴에 모두 가해지기 때문에 그로 인한 금속 게이트 특성의 저하는 존재하지 않는다.The method of forming a metal gate with the damascene process as described above has the great advantage that once the manufacturing process is set up, all CMP-capable metal materials can be applied as the metal gate. In addition, since the plasma and thermal damage inevitably generated in the process of manufacturing the MOSFET device are already applied to the dummy polysilicon gate pattern before the metal gate is formed, there is no deterioration of the metal gate characteristic.
그러나, 게이트 전압에 의해 턴온되는 채널 영역과 접합 영역간에 상당한 공간적 단절이 존재하게 되어 구동 전류의 감소라는 문제점이 발생한다. 여기서, 채널 영역과 접합 영역간의 공간적 단절은 더미 게이트 패턴의 더미 폴리실리콘막 측벽과 반도체 기판 상부에 형성되는 산화막과 게이트 절연막의 두께에 기인한다. 따라서, 이러한 공간적 단절을 최소화하기 위해서는 더미 게이트 산화막을 제거하는 과정에서 게이트 홈 측면의 LDD 산화막도 제거해야 한다. 그런데, 일반적으로 더미 게이트 패턴의 측벽에 형성된 LDD 산화막은 반도체 기판 상부에 형성된 산화막보다 대략 3배정도의 두께를 가지고, 더미 게이트 산화막보다도 두껍기 때문에 측벽 LDD 산화막을 모두 제거하기 위해서는 과도한 조건의 습식식각 공정을 실시해야 한다.However, there is a significant spatial disconnection between the channel region and the junction region that are turned on by the gate voltage, resulting in a reduction in driving current. Here, the spatial disconnection between the channel region and the junction region is caused by the thickness of the dummy polysilicon film sidewall of the dummy gate pattern and the oxide film and the gate insulating film formed on the semiconductor substrate. Therefore, in order to minimize such spatial disconnection, the LDD oxide layer on the side of the gate groove must also be removed in the process of removing the dummy gate oxide layer. However, in general, the LDD oxide film formed on the sidewalls of the dummy gate pattern is about three times the thickness of the oxide film formed on the semiconductor substrate, and is thicker than the dummy gate oxide film. It must be done.
이렇게 과도한 습식 식각 공정을 실시할 경우 게이트 홈의 가장자리 하단에 언더컷이 발생된다. 여기서, 언더컷이 발생되면 게이트 산화막을 형성한 후에 언더컷 부분에 보이드가 발생되므로 정상적인 MOSFET 소자의 제조를 불가능하게 한다. 또한, 과도한 식각 조건으로 인해 채널 영역의 반도체 기판이 손상되어 채널 특성이 저하된다. 그러므로, 언더컷을 보상하고, 반도체 기판의 식각 손상을 보상하기 위해 절연막을 형성하는 공정등이 추가되어야 한다.This excessive wet etching process causes undercuts at the bottom edges of the gate grooves. Here, if undercut occurs, voids are generated in the undercut portion after the gate oxide film is formed, making it impossible to manufacture a normal MOSFET device. In addition, excessive etching conditions damage the semiconductor substrate in the channel region, thereby degrading channel characteristics. Therefore, a process of forming an insulating film to compensate for the undercut and to compensate for the etching damage of the semiconductor substrate should be added.
본 발명의 목적은 구동 전류의 감소를 방지할 수 있는 다마신 공정으로 게이트 전극을 형성하는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a transistor of a semiconductor device for forming a gate electrode in a damascene process that can prevent a reduction in driving current.
본 발명의 다른 목적은 과도 식각에 의한 언더컷 및 반도체 기판의 손상을 보상하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of fabricating a transistor of a semiconductor device capable of compensating damage to the undercut and the semiconductor substrate due to excessive etching to improve device characteristics.
본 발명에서는 다마신 공정을 이용한 금속 게이트 형성 공정에서 더미 게이트 전극 제거 공정을 실시할 때 게이트 홈 측벽에 존재하는 산화막을 더미 게이트 산화막과 함께 제거하고, SEG(Selective Epitaxial Growth) 공정을 실시함으로써 구동 전류의 저하, 언더컷 현상 및 식각 손상을 보상한다.In the present invention, when the dummy gate electrode removal process is performed in the metal gate forming process using the damascene process, an oxide film existing on the sidewall of the gate groove is removed together with the dummy gate oxide film, and a driving current is performed by performing a selective epitaxial growth (SEG) process. To compensate for the degradation, undercut phenomenon and etching damage.
더미 게이트 전극을 제거함과 동시에 측벽 LDD 산화막을 제거함으로써 최종의 다마신 금속 게이트에서 채널 영역과 접합 영역간의 공간적 단절을 최소화할 수 있게 된다. 그리고 후속 SEG 공정을 실시하여 과도한 습식식각 공정에서 게이트 홈 가장자리 하단에 발생할 수 있는 언더컷 부분을 에피실리콘(Epi-silicon)층이 채워주게 된다. 그 결과 후속 게이트 산화막이 보이드없이 정상적으로 증착되어 원하는 다마신 금속 게이트를 완성할 수 있게 된다. 또한, SEG 공정을 통하여 채널 영역의 반도체 기판에 가해진 식각 손상을 회복시킴으로써 채널 특성의 향상을 유도하는 효과를 가진다. 그 이유는 반도체 기판상에서 형성된 게이트 산화막보다 에피실리콘상에서 형성된 게이트 산화막이 더 우수한 박막 특성을 가지며, 또한 에피실리콘내 존재하는 불순물이 상대적으로 반도체 기판보다 적기 때문이다.By removing the dummy gate electrode and simultaneously removing the sidewall LDD oxide layer, it is possible to minimize the spatial disconnection between the channel region and the junction region in the final damascene metal gate. Subsequent SEG processes are followed by epi-silicon layers to fill undercut areas that may occur at the bottom of the gate groove edges in excessive wet etching processes. As a result, subsequent gate oxide films are normally deposited without voids to complete the desired damascene metal gate. In addition, the SEG process has an effect of inducing improvement of channel characteristics by recovering etching damage applied to the semiconductor substrate in the channel region. The reason is that the gate oxide film formed on the episilicon has better thin film characteristics than the gate oxide film formed on the semiconductor substrate, and the impurities present in the episilicon are relatively smaller than the semiconductor substrate.
여기서, SEG 공정은 크게 LPCVD 공정과 UHV(Ultra High Vacuum) CVD 공정으로 나눌 수 있다.Here, the SEG process may be broadly divided into an LPCVD process and an ultra high vacuum (UHV) CVD process.
첫째, LPCVD 공정의 경우에는 수소 가스를 캐리어(carrier) 가스로 이용하고, SiH2Cl2가스와 HCl 가스를 반응 가스로 사용하는 공정이다. 이때, 공정 압력은 수Torr∼수백Torr까지 가능하며, 공정 온도는 800∼1100℃의 온도 범위에서 설정된다. 그리고 LPCVD 공정에서는 에피실리콘의 성장 전에 세정 공정(cleaning)을 익스시투와 인시투의 두가지 방식으로 진행한다. 익스시투 세정은 습식 세정으로서 유기물 및 산화막을 제거하기 위한 목적으로, 인시투 세정은 LPCVD 장비내에 웨이퍼를 투입한 후 에피성장 전에 자연 산화막 제거와 이전 식각공정에서 발생한 손상층을 제거하기 위한 목적으로, H2분위기에서 800℃∼1000℃에서 수분(min) 정도 베이크(Bake) 공정을 진행하는 것을 그 특징으로 한다. 둘째, UHV CVD 공정의 경우에는 그 공정 특성상 에피실리콘의 성장 온도가 상대적으로 LPCVD 공정보다 낮기 때문에 열버짓(thermal budget)이 중요한 공정에서 일반적으로 사용되고 있다.First, in the LPCVD process, hydrogen gas is used as a carrier gas and SiH 2 Cl 2 gas and HCl gas are used as reaction gases. At this time, the process pressure can be from several Torr to several hundred Torr, and the process temperature is set in the temperature range of 800-1100 degreeC. In the LPCVD process, before the growth of episilicon, cleaning is performed in two ways: excitus and incitu. Excito cleaning is a wet cleaning for the purpose of removing organic material and oxide film, in-situ cleaning for the purpose of removing the natural oxide film and the damage layer generated in the previous etching process before epi growth after the wafer is put into the LPCVD equipment, It is characterized in that the bake process is performed at a temperature of 800 ° C. to 1000 ° C. in a H 2 atmosphere. Second, in the case of the UHV CVD process, since the growth temperature of episilicon is relatively lower than that of the LPCVD process, thermal budget is generally used in an important process.
그리고, 본 발명의 다마신 금속 게이트 형성 공정에서는 그 공정 순서상 MOSFET 소자를 일차적으로 완성한 후에 SEG 공정이 진행되므로, 그 에피실리콘의 성장 온도가 높지 않아야 한다는 제약성을 가지고 있다. 그래서 LPCVD 공정에서는 베이크와 에피성장을 모두 800℃에서 진행되도록 그 공정 조건을 설정해야 한다는 한계성이 존재하는 반면, UHV CVD 공정에서는 성장 온도에 구애받지 않고 그 공정조건을 설정할 수 있다는 공정 마진 측면상의 장점이 있다.In the damascene metal gate formation process of the present invention, since the SEG process proceeds after the MOSFET device is first completed in the process order, the growth temperature of the episilicon must not be high. Therefore, in LPCVD process, there is a limitation that the process conditions must be set so that both baking and epitaxial growth proceed at 800 ° C, whereas in UHV CVD process, the process conditions can be set regardless of the growth temperature. There is this.
도 1(a) 내지 도 1(d)는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a conventional semiconductor device.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 및 31 : 반도체 기판 12 및 32 : 필드 산화막11 and 31: semiconductor substrate 12 and 32: field oxide film
13 및 33 : 더미 게이트 산화막 14 및 34 : 더미 폴리실리콘막13 and 33: dummy gate oxide film 14 and 34: dummy polysilicon film
15 및 35 : 마스크층 16 및 36 : LDD 산화막15 and 35: mask layer 16 and 36: LDD oxide film
17 및 37 : 스페이서 18 및 38 : 접합 영역17 and 37: spacer 18 and 38: junction region
19 및 39 : 층간 절연막 20 및 41 : 게이트 절연막19 and 39: interlayer insulating film 20 and 41: gate insulating film
21 및 42 : 금속층 40 : 에피실리콘막21 and 42: metal layer 40: episilicon film
A : 언더컷A: undercut
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상부의 소정 영역에 더미 게이트 산화막 및 더미 폴리실리콘막이 적층된 더미 게이트 패턴을 형성하는 단계와, 게이트 재산화 공정을 실시하여 상기 더미 게이트 패턴 측벽 및 상기 반도체 기판 상부에 LDD 산화막을 형성하는 단계와, 상기 더미 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막을 연마하여 상기 더미 폴리실리콘막을 노출시키는 단계와, 상기 노출된 더미 폴리실리콘막 및 상기 더미 게이트 산화막을 제거하고, 상기 LDD 산화막을 제거하여 반도체 기판의 소정 영역을 노출시키는 단계와, 선택적 에피 성장법을 이용하여 상기 노출된 반도체 기판상에 에피실리콘막을 형성하는 단계와, 전체 구조 상부에 게이트 절연막 및 금속층을 순차적으로 형성한 후 이들을 연마하여 층간 절연막을 노출시킴으로써 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a transistor of a semiconductor device according to the present invention includes forming a dummy gate pattern in which a dummy gate oxide film and a dummy polysilicon film are stacked in a predetermined region on a semiconductor substrate, and performing a gate reoxidation process to form sidewalls of the dummy gate pattern sidewall and Forming a junction region on the semiconductor substrate by forming an LDD oxide layer on the semiconductor substrate, forming a spacer on sidewalls of the dummy gate pattern, and performing an impurity ion implantation process; After forming the interlayer insulating film, polishing the interlayer insulating film to expose the dummy polysilicon film, removing the exposed dummy polysilicon film and the dummy gate oxide film, and removing the LDD oxide film to remove a predetermined region of the semiconductor substrate. Exposing and using selective epitaxial growth Forming an episilicon film on the exposed semiconductor substrate, and forming a gate electrode by sequentially forming a gate insulating film and a metal layer over the entire structure, and then polishing them to expose the interlayer insulating film. do.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.
도 2(a)를 참조하면, 반도체 기판(31) 상의 소정 영역에 필드 산화막(32)을 형성하여 액티브 영역 및 필드 영역을 확정한다. 액티브 영역에 스크린 산화막(도사않됨)을 형성한 후 문턱 전압 조정(VthAdjust) 이온 주입 공정을 실시한다. 스크린 산화막을 제거한 후 전체 구조 상부에 더미 게이트 산화막(33), 더미 폴리실리콘막(34) 및 마스크층(35)을 순차적으로 형성한다. 더미 게이트 산화막(33)은 30∼100Å의 두께로 형성하고, 더미 폴리실리콘막(34)은 LPCVD 방법을 이용하여 1000∼3000Å의 두께로 형성하며, 마스크층(35)은 500∼1000Å의 두께로 형성한다. 이때, 더미 폴리실리콘막(34)은 도펀트의 이온 주입 공정 또는 도펀트 함유 가스의 인시투 증착법을 이용하여 도핑한다. 마스크 공정 및 식각 공정을 실시하여 마스크층(35), 더미 폴리실리콘막(34) 및 더미 게이트 산화막(33)을 패터닝하여 더미 게이트 패턴을 형성한다. 게이트 재산화 공정을 실시하여 더미 폴리실리콘막(34)의 측벽 및 반도체 기판(31) 상부에 LDD 산화막(36)을 형성한다. 여기서, LDD 산화막(36)은 700∼850℃의 온도에서 게이트 재산화 공정을 실시하여 더미 폴리실리콘막(34)의 측벽에는 150∼300Å의 두께로 형성하고, 반도체 기판(31) 상부에는 50∼100Å의 두께로 형성한다. 그리고, 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(31)상에 저농도 불순물 영역을 형성한다. 전체 구조 상부에 900∼1200Å 정도의 두께로 질화막을 형성한 후 반도체 기판(31)이 노출되도록 전면 식각 공정을 실시하여 더미 게이트 패턴 측벽에 스페이서(37)를 형성한다. 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(31)상에 고농도 불순물 영역을 형성한다. 이에 의해 저농도 및 고농도 불순물 영역으로 이루어진 LDD 구조의 접합 영역(38)이 형성된다,.Referring to FIG. 2A, a field oxide film 32 is formed in a predetermined region on the semiconductor substrate 31 to determine an active region and a field region. After the screen oxide film (not shown) is formed in the active region, a threshold voltage adjustment (V th Adjust) ion implantation process is performed. After the screen oxide film is removed, the dummy gate oxide film 33, the dummy polysilicon film 34, and the mask layer 35 are sequentially formed on the entire structure. The dummy gate oxide film 33 is formed to a thickness of 30 to 100 GPa, the dummy polysilicon film 34 is formed to a thickness of 1000 to 3000 GPa using the LPCVD method, and the mask layer 35 has a thickness of 500 to 1000 GPa. Form. In this case, the dummy polysilicon film 34 is doped using an ion implantation process of a dopant or an in-situ deposition method of a dopant-containing gas. The mask layer 35, the dummy polysilicon layer 34, and the dummy gate oxide layer 33 are patterned by performing a mask process and an etching process to form a dummy gate pattern. The gate reoxidation process is performed to form the LDD oxide film 36 on the sidewall of the dummy polysilicon film 34 and on the semiconductor substrate 31. Here, the LDD oxide film 36 is subjected to a gate reoxidation process at a temperature of 700 to 850 ° C to form a thickness of 150 to 300 GPa on the sidewall of the dummy polysilicon film 34, and 50 to 50 on the semiconductor substrate 31. It is formed to a thickness of 100Å. Then, a low concentration impurity ion implantation process is performed to form a low concentration impurity region on the semiconductor substrate 31. After forming a nitride film having a thickness of about 900 to 1200 에 over the entire structure, a front surface etching process is performed to expose the semiconductor substrate 31 to form spacers 37 on the sidewalls of the dummy gate pattern. A high concentration impurity ion implantation process is performed to form a high concentration impurity region on the semiconductor substrate 31. Thereby, the junction region 38 of the LDD structure which consists of low concentration and high concentration impurity region is formed.
도 2(b)를 참조하면, 전체 구조 상부에 층간 절연막(39)을 4000∼6000Å 정도의 두깨로 형성한다. CMP 공정을 실시하여 층간 절연막(39) 및 더미 게이트 패턴의 마스크층(35)을 제거한다. 그리고, 더미 폴리실리콘막(34), 더미 게이트 산화막(33)을 제거한다. 이와 동시에 더미 폴리실리콘막(34) 측벽 및 반도체 기판(31) 상부에 형성된 LDD 산화막(36)을 제거하여 반도체 기판(11)을 노출시킨다. 이때, 스페이서 하부의 LDD 산화막(36)이 제거된 부분에는 언더컷(A)이 존재하게 된다.Referring to FIG. 2B, an interlayer insulating film 39 is formed on the entire structure with a thickness of about 4000 to 6000 microns. The CMP process is performed to remove the interlayer insulating film 39 and the mask layer 35 of the dummy gate pattern. Then, the dummy polysilicon film 34 and the dummy gate oxide film 33 are removed. At the same time, the LDD oxide film 36 formed on the sidewalls of the dummy polysilicon film 34 and the semiconductor substrate 31 is removed to expose the semiconductor substrate 11. At this time, an undercut (A) exists in a portion where the LDD oxide layer 36 under the spacer is removed.
도 2(c)는 LPCVD 방법 또는 UHV CVD 방법을 이용한 SEG 공정을 실시하여 에피실리콘막(40)을 형성한다. 여기서, LPCVD 방법은 전세정 공정으로 HF, BOE등 산화물 식각 용액을 포함하는 식각 용액을 이용하여 습식 식각 공정을 실시한 후 수소 베이크 공정을 800∼900℃의 온도와 수Torr∼수백Torr의 압력에서 1∼5분동안 실시한다. 이때의 반응 가스로는 10∼500sccm정도의 SiH2Cl2가스와 HCl 가스를 이용한다. 한편, UHV CVD 방법은 400∼800℃의 온도와 수Torr∼수백Torr의 압력에서 실시한다.2 (c) shows an episilicon film 40 by performing an SEG process using an LPCVD method or a UHV CVD method. Here, the LPCVD method performs a wet etching process using an etching solution containing an oxide etching solution such as HF and BOE as a pre-cleaning process, and then performs a hydrogen baking process at a temperature of 800 to 900 ° C. and a pressure of several Torr to several hundred Torr. Carry out for ~ 5 minutes. At this time, SiH 2 Cl 2 gas and HCl gas of about 10 to 500 sccm are used as the reaction gas. On the other hand, the UHV CVD method is carried out at a temperature of 400 to 800 占 폚 and a pressure of several Torr to several hundred Torr.
도 2(d)를 참조하면, 전체 구조 상부에 게이트 절연막(41) 및 금속층(42)을 순차적으로 형성한다. 여기서, 금속층(42)으로는 PVD 방법 또는 CVD 방법에 의해 형성된 텅스턴(W), 질화 텅스텐(WN), 타이타늄(Ti), 질화 타이타늄(TiN), 탄탈륨(Ta), 질화 탄탈륨(TaN), Ti3Al, Ti3AlN 및 각종 귀금속(noble metal) 등으로형성할 수 있다. 금속층(42) 및 게이트 절연막(41)을 연마하여 층간 절연막(39)을노출시킨다. 이에 의해 다마신 공정에 의해 금속 게이트가 형성된 MOSFET 소자의 제조가 완료된다.Referring to FIG. 2 (d), the gate insulating layer 41 and the metal layer 42 are sequentially formed on the entire structure. Here, the metal layer 42 may include tungsten (W), tungsten nitride (WN), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), or the like formed by a PVD method or a CVD method. Ti 3 Al, Ti 3 AlN and various noble metal (noble metal) and the like can be formed. The metal layer 42 and the gate insulating film 41 are polished to expose the interlayer insulating film 39. Thereby, manufacture of the MOSFET element in which the metal gate was formed by the damascene process is completed.
상술한 바와 같이 본 발명에 의하면 다마신 금속 게이트 형성 공정에서 더미 게이트 패턴을 제거할 때 측벽 LDD 산화막을 함께 제거하고, 이때 발생되는 채널 영역의 반도체 기판에 가해지는 식각 손상과 게이트 홈 가장자리 하단에 발생할 수 있는 언더컷 부분을 LPCVD 또는 UHV CVD 공정을 이용하는 SEG 공정으로 보상함으로써 소자의 구동 전류를 향상시킬 수 있고, 이에 의해 우수한 소자 특성을 구현할 수 있는 다마신 금속 게이트를 제조하는 공정 기술적 기반을 확립할 수 있다.As described above, according to the present invention, when the dummy gate pattern is removed in the damascene metal gate forming process, the sidewall LDD oxide layer is removed together, and the etch damage applied to the semiconductor substrate in the channel region and the bottom of the gate groove edge are generated. By compensating the undercut portion to the SEG process using the LPCVD or UHV CVD process, the driving current of the device can be improved, thereby establishing a process technical basis for manufacturing a damascene metal gate capable of realizing excellent device characteristics. have.
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