KR100447714B1 - Apparatus and Method for Testing Paths of the Time Switch - Google Patents
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Abstract
본 발명은 타임 스위치(Time Switch)에 연결된 임의의 네트워크(Network)의 경로를 확인하고 딜레이(Delay)를 측정하도록 한 타임 스위치의 경로 테스트 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and a method for testing a path of a time switch to identify a path of an arbitrary network connected to the time switch and to measure a delay.
본 발명은 타임 스위치에서 경로 테스트 시에 타임 스위치에 연결된 임의의 네트워크의 경로를 확인하고 소정의 시간 단위로 특정 패턴을 삽입하고 확인하고자 하는 네트워크 경로를 통하여 돌아오는 패턴을 추출해 해당 네트워크 경로의 이상 유무를 확인하며, 이때 패턴 삽입 시와 정확한 추출 값이 나온 시점을 소정의 시간 단위로 카운팅하여 그 딜레이를 정확히 측정함으로써, 소정의 시간 단위로 정확한 딜레이를 측정할 수 있으며, 상위 프로세서가 패턴 삽입 후에 패턴이 돌아오리라고 추정되는 시간만큼 대기할 필요 없이 타임 스위치의 보고를 수신받을 수 있으며, 비교 속도가 빠르며, 연속적으로 다른 패턴을 삽입하여 경로를 테스트할 경우에도 각각 패턴을 삽입하고 추출하는 딜레이를 최소화시킬 수 있다.The present invention checks the path of any network connected to the time switch at the time switch in the time switch, inserts a specific pattern in a predetermined time unit and extracts a return pattern through the network path to be checked and whether there is an abnormality of the corresponding network path. In this case, by accurately counting the delay by counting the time when the pattern is inserted and the time when the correct extraction value comes out by a predetermined time unit, the accurate delay may be measured by the predetermined time unit, and the upper processor may determine the pattern after inserting the pattern. You can receive reports from the time switch without waiting for the estimated time to return, and the comparison speed is fast, and even if you test the path by inserting different patterns continuously, the delay of inserting and extracting the patterns is minimized. You can.
Description
본 발명은 타임 스위치의 경로 테스트 장치 및 방법에 관한 것으로, 특히 타임 스위치에 연결된 임의의 네트워크(Network)의 경로를 확인하고 딜레이를 측정하도록 한 타임 스위치의 경로 테스트 장치 및 방법에 관한 것이다.The present invention relates to a path test apparatus and method of a time switch, and more particularly, to a path test apparatus and method of a time switch to determine the path of any network connected to the time switch and to measure the delay.
종래의 타임 스위치에서 경로 테스트 장치는 도 1에 도시된 바와 같이, 상위 프로세서의 제어를 수신받는 상위 프로세서 정합부(11)와, 해당 상위 프로세서 정합부(11)를 통해 수신되는 상위 프로세서의 제어에 따라 TDM(Time Division Multiplex) 경로를 스위칭해 주는 스위칭 매트릭스(12)와, 테스트(Test)를 목적으로 특정 타임슬롯(Time-slot)에 패턴을 삽입 또는 추출하는 패턴 삽입/추출부(13)와, 외부 디바이스와 정합을 수행하는 디바이스 정합부(14)를 포함하여 이루어져 있다.In the conventional time switch, as illustrated in FIG. 1, the path test apparatus is configured to control the upper processor matching unit 11 that receives the control of the upper processor and the higher processor received through the upper processor matching unit 11. A switching matrix 12 for switching a time division multiplex (TDM) path, a pattern insertion / extraction unit 13 for inserting or extracting a pattern in a specific time slot for test purposes; And a device matching unit 14 for performing matching with the external device.
상술한 바와 같이 구성된 종래의 타임 스위치에서 경로 테스트를 위한 동작을 살펴보면 다음과 같다.Looking at the operation for the path test in the conventional time switch configured as described above are as follows.
먼저, 타임 스위치에서의 경로 테스트 시, 상위 프로세서에서는 해당 타임 스위치에 삽입할 패턴 데이터와 타임슬롯의 위치 및 추출할 타임슬롯의 위치를 상위 프로세서 정합부(11)를 통해 제어한다.First, during the path test in the time switch, the upper processor controls the position of the pattern data and the timeslot to be inserted into the corresponding time switch and the position of the timeslot to be extracted through the upper processor matching unit 11.
이에, 패턴 삽입/추출부(13)에서는 상기 상위 프로세서 정합부(11)를 통해상기 상위 프로세서로부터 수신받은 데이터를 특정 타임슬롯에 매 125(us)마다 계속 삽입해 줌으로써, 해당 데이터는 스위칭 매트릭스(12)에 의해 디바이스 정합부(14)를 통해 외부 디바이스 측으로 전송된 후에 다시 해당 외부 디바이스로부터 해당 디바이스 정합부(14)를 통해 패턴 삽입/추출부(13)에 인가되어진다.Accordingly, the pattern insertion / extraction unit 13 continuously inserts data received from the upper processor through the upper processor matching unit 11 into a specific time slot every 125 (us), so that the corresponding data is converted into a switching matrix ( 12 is transmitted to the external device side through the device matching section 14, and then applied to the pattern insertion / extraction section 13 through the corresponding device matching section 14 again from the external device.
이에 따라, 상기 상위 프로세서 정합부(11)를 통해 전달되는 값이 상기 패턴 삽입/추출부(13)에 의해 패턴 삽입된 후에 해당 데이터가 충분히 테스트할 경로를 따라서 되돌아올 만한 시간이 경과한 후, 상기 상위 프로세서에서는 타임 스위치에 요구하여 해당 데이터를 판독하도록 한다.Accordingly, after the value passed through the upper processor matching unit 11 is pattern-inserted by the pattern inserting / extracting unit 13, the time is enough to return the data along the path to be sufficiently tested. The upper processor requests the time switch to read the corresponding data.
이 때, 상기 패턴 삽입/추출부(13)에서는 추출할 타임슬롯에 125(us) 단위로 연속하여 상기 테스트 경로를 따라 수신되는 데이터를 추출하여 가지고 있다가 상기 상위 프로세서로부터의 제어가 인가되면 해당 값을 상기 상위 프로세서 정합부(11)를 통해 상기 상위 프로세서로 전달해 준다.At this time, the pattern insertion / extraction unit 13 extracts data received along the test path continuously in a unit of 125 (us) to a time slot to be extracted, and when the control from the upper processor is applied, The value is transferred to the upper processor through the upper processor matching unit 11.
그러면, 상기 상위 프로세서는 상기 상위 프로세서 정합부(11)를 통해 판독한 값을 최초 삽입한 값과 비교하여 경로의 이상 여부(즉, 'OK' 또는 'NOK' 여부)를 확인한다.Then, the higher processor compares the value read through the upper processor matching unit 11 with the value inserted first to determine whether the path is abnormal (that is, whether 'OK' or 'NOK').
이와 같이, 종래의 타임 스위치는 경로 테스트 시에 딜레이를 측정할 수가 없으며, 상위 프로세서에서 패턴 삽입 후에 패턴이 돌아오리라고 추정되는 시간만큼 대기해야 하고 적당한 시점에 해당 값을 체크(Check)해야 하는 어려운 점이 있으며, 상위 프로세서 자체에서 패턴을 비교하므로 판단 속도가 느린 단점이 있었다.As such, the conventional time switch cannot measure the delay during the path test, and it is difficult to wait for the estimated time for the pattern to return after inserting the pattern in the upper processor and to check the value at a proper time. There is a point, and since the higher processor compares the pattern, the judgment speed is slow.
또한, 종래의 타임 스위치는 연속적으로 다른 패턴을 삽입하여 경로를 테스트할 경우에 각각 패턴을 삽입하고 추출하는 딜레이가 커지게 되는 문제점도 있었다.In addition, the conventional time switch has a problem in that a delay for inserting and extracting patterns is increased when a path is tested by inserting another pattern continuously.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 타임 스위치에 연결된 임의의 네트워크의 경로를 확인하고 딜레이를 측정하도록 한 타임 스위치의 경로 테스트 장치 및 방법을 제공하는데, 그 목적이 있다.SUMMARY OF THE INVENTION In order to solve the problems as described above, the present invention provides a path test apparatus and method of the time switch to determine the path of any network connected to the time switch and to measure the delay.
또한, 본 발명은 타임 스위치에서 경로 테스트 시에 소정의 시간 단위로 특정 패턴을 삽입하고 확인하고자 하는 네트워크 경로를 통하여 돌아오는 패턴을 추출해 해당 네트워크 경로의 이상 유무를 확인하며, 이때 패턴 삽입 시와 정확한 추출 값이 나온 시점을 소정의 시간 단위로 카운팅(Counting)하여 그 딜레이를 정확히 측정함으로써, 소정의 시간 단위로 정확한 딜레이를 측정할 수 있으며, 상위 프로세서가 패턴 삽입 후에 패턴이 돌아오리라고 추정되는 시간만큼 대기할 필요 없이 타임 스위치의 보고를 수신받을 수 있도록 하는데, 그 목적이 있다.In addition, the present invention inserts a specific pattern in a predetermined time unit during the path test in the time switch and extracts a return pattern through the network path to be checked and checks whether there is an abnormality of the corresponding network path, and at this time, By counting the time point at which the extracted value comes out and measuring the delay accurately, it is possible to measure the exact delay in the predetermined time unit, and the time when the upper processor is expected to return the pattern after inserting the pattern. It is possible to receive a report of a time switch without having to wait as much as possible.
또한, 본 발명은 타임 스위치에서 경로 테스트 시에 특정 패턴을 삽입하여 네트워크 경로를 통해 송출한 후에 해당 패턴이 되돌아오자마자 하드웨어적으로 비교 동작을 수행하도록 함으로써, 비교 속도가 빠르며, 연속적으로 다른 패턴을 삽입하여 경로를 테스트할 경우에도 각각 패턴을 삽입하고 추출하는 딜레이를 최소화시킬 수 있도록 하는데, 그 목적이 있다.In addition, the present invention inserts a specific pattern during the path test in the time switch and sends it through the network path, so that the comparison operation is performed by hardware as soon as the pattern is returned, so that the comparison speed is fast, and another pattern is continuously inserted. In order to minimize the delay of inserting and extracting patterns even when testing a path, the purpose is to minimize the delay.
도 1은 종래의 타임 스위치(Time Switch)에서 경로 테스트 장치를 나타낸 구성 블록도.1 is a block diagram illustrating a path test apparatus in a conventional time switch.
도 2는 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 장치를 나타낸 구성 블록도.2 is a block diagram illustrating an apparatus for testing a path of a time switch according to an exemplary embodiment of the present invention.
도 3은 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법을 나타낸 순서도.3 is a flowchart illustrating a path test method of a time switch according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 상위 프로세서(Processor) 정합부21: upper processor matching unit
22 : 스위칭 매트릭스(Switching Matrix)22: Switching Matrix
23 : 패턴(Pattern) 삽입/추출부23: Pattern insertion / extraction unit
24 : 디바이스(Devices) 정합부24: Devices matching unit
25 : 딜레이 테스트 엔진(Delay Test Engine)25: Delay Test Engine
상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 장치는 상위 프로세서의 제어를 수신받는 상위 프로세서 정합부와, 해당 상위 프로세서 정합부를 통해 수신되는 상위 프로세서의 제어에 따라 TDM 경로를 스위칭해 주는 스위칭 매트릭스와, 특정 타임슬롯에 테스트할 패턴을 삽입 또는 추출하는 패턴 삽입/추출부를 구비하는 타임 스위치의 경로 테스트 장치에 있어서, 상기 테스트할 패턴이 삽입된 후에 소정의 시간 단위로 카운팅하여 경로 딜레이를 측정하고 상기 테스트할 패턴을 비교하여 해당 카운팅을 제어하는 딜레이 테스트 엔진을 더 포함하여 이루어진 것을 특징으로 한다.Path test apparatus of the time switch according to an embodiment of the present invention for achieving the above object according to the upper processor matching unit receives the control of the upper processor, and according to the control of the upper processor received through the upper processor matching unit A path test apparatus for a time switch having a switching matrix for switching a TDM path and a pattern insertion / extraction unit for inserting or extracting a pattern to be tested in a specific time slot, wherein the unit of time is inserted after the pattern to be tested is inserted. The method may further include a delay test engine that measures a path delay by counting and compares the pattern to be tested and controls the counting.
한편, 상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법은 타임 스위치에서 경로 테스트 시에 소정의 시간 간격으로 테스트 패턴 데이터를 삽입할 때에 딜레이 카운터를 초기화시킨 후에 해당 딜레이 카운터를 동작시켜 카운팅하는 과정과; 상기 경로를 따라 수신되는 테스트 패턴 데이터를 추출하여 상기 삽입 테스트 패턴 데이터와 동일한지를 확인한 후에, 상기 딜레이 카운터를 정지시킴과 동시에 테스트 완료를 상위 프로세서로 통보하고 상기 딜레이 카운터의 값을 현재 누적된 카운터 값에 합산시키는 과정과; 상기 상위 프로세서의 요청에 따라 상기 딜레이 카운터의 값 및 현재 누적된 카운터 값을 전송하여 경로 딜레이를 계산하도록 하는 과정을 포함하여 이루어진 것을 특징으로 한다.On the other hand, the path test method of the time switch according to an embodiment of the present invention for achieving the above object after initializing the delay counter when inserting the test pattern data at a predetermined time interval during the path test in the time switch Counting by operating the delay counter; After extracting the test pattern data received along the path to check whether the test pattern data is the same as the inserted test pattern data, the delay counter is stopped and the test processor is notified of the completion of the test, and the value of the delay counter is currently accumulated. Summing to the; And calculating a path delay by transmitting a value of the delay counter and a currently accumulated counter value according to a request of the upper processor.
바람직하게는, 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법은 상기 현재 누적된 카운터 값이 기설정된 타임아웃 시간이 경과하는 동안에 상기 경로를 따라 수신되는 테스트 패턴 데이터가 없는 경우에 테스트 에러 메시지를 생성시켜 상기 상위 프로세서로 전송하는 과정을 더 포함하여 이루어진 것을 특징으로 한다.Preferably, the path test method of the time switch according to an exemplary embodiment of the present invention provides a test error message when the current accumulated counter value has no test pattern data received along the path while a preset timeout time elapses. The method may further include generating a transmission to the upper processor.
또한 바람직하게는, 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법은 상기 딜레이 카운터의 값이 기설정된 기준 카운터 값이 경과하는 동안에 상기 경로를 따라 수신되는 테스트 패턴 데이터가 없는 경우에 상기 딜레이 카운터의 값을 현재 누적된 카운터 값에 합산시키고 상기 딜레이 카운터의 값을 초기 값으로 세팅한 후에, 상기 경로를 따라 수신되는 테스트 패턴 데이터가 있는지를 확인하는 과정을 더 포함하여 이루어진 것을 특징으로 한다.Also, preferably, the path test method of the time switch according to an exemplary embodiment of the present invention may provide the delay counter when there is no test pattern data received along the path while a predetermined reference counter value is elapsed. The method may further include checking whether there is test pattern data received along the path after summing a value of Δ to a currently accumulated counter value and setting the value of the delay counter to an initial value.
더욱이 바람직하게는, 본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법은 상기 테스트 완료를 상기 상위 프로세서로 전송한 후에 상기 딜레이 카운터의 값을 판독하고 현재 누적된 카운터 값에 합산시켜 딜레이 시간을 계산하도록 한 후에, 새로운 테스트를 인가하거나 테스트 중지 명령을 수신받는 과정을 더 포함하여 이루어진 것을 특징으로 한다. 이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Further, in the path test method of the time switch according to an embodiment of the present invention, after the completion of the test is transmitted to the upper processor, the delay counter is calculated by adding a value of the delay counter and adding it to the current accumulated counter value to calculate the delay time. After doing so, the method may further include a step of authorizing a new test or receiving a test stop command. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 장치는 도 2에 도시된 바와 같이, 상위 프로세서의 제어(즉, 타임 스위치에 삽입할 패턴 데이터와 타임슬롯의 위치 및 추출할 타임슬롯의 위치에 대한 제어)를 수신받는 상위 프로세서 정합부(21)와, 해당 상위 프로세서 정합부(21)를 통해 수신되는 상위 프로세서의 제어에 따라 TDM 경로를 스위칭해 주는 스위칭 매트릭스(22)와, 테스트를 목적으로 특정 타임슬롯에 테스트할 패턴을 삽입 또는 추출하는 패턴 삽입/추출부(23)와, 외부 디바이스와 정합을 수행하는 디바이스 정합부(24)와, 해당 테스트할 패턴이 삽입된 후에 소정의 시간 단위로 카운팅하여 경로 딜레이를 측정하고 해당 테스트할 패턴을 비교하여 해당 카운팅을 제어하는 딜레이 테스트 엔진(25)을 포함하여 이루어진다.As illustrated in FIG. 2, the path test apparatus for a time switch according to an embodiment of the present invention may be configured to control the upper processor (ie, position of pattern data and timeslot to be inserted into the time switch and positions of timeslot to be extracted). The upper processor matching unit 21 receiving the control), the switching matrix 22 switching the TDM path according to the control of the upper processor received through the upper processor matching unit 21, and for the purpose of testing. A pattern insertion / extraction unit 23 for inserting or extracting a pattern to be tested into a time slot, a device matching unit 24 for matching with an external device, and counting the predetermined time unit after the corresponding pattern to be tested is inserted And a delay test engine 25 for measuring the path delay and comparing the corresponding pattern to be tested to control the counting.
본 발명의 실시 예에 따른 타임 스위치의 경로 테스트 방법을 도 3의 순서도를 참고하여 설명하면 다음과 같다.A path test method of a time switch according to an exemplary embodiment of the present invention will be described with reference to the flowchart of FIG. 3.
먼저, 타임 스위치에서의 경로 테스트 시, 상위 프로세서에서는 해당 타임 스위치에 삽입할 패턴 데이터와 타임슬롯의 위치 및 추출할 타임슬롯의 위치를 상위 프로세서 정합부(21)를 통해 제어하도록 하는데, 이때 해당 상위 프로세서에서는 테스트할 경로를 결정하며, 스위칭 매트릭스(12)를 제어하여 해당 결정된 테스트 경로의 각 디바이스간에 경로를 설정해 줌과 동시에, 해당 결정된 테스트 경로와 딜레이 테스트 엔진(25)간에 경로를 설정해 줌으로써, 해당 테스트할 경로를 설정(Setting)해 준다(단계 S1).First, during the path test in the time switch, the upper processor controls the position of the pattern data and the time slot to be inserted into the corresponding time switch and the position of the time slot to be extracted through the upper processor matching unit 21. The processor determines a path to be tested, controls the switching matrix 12 to set a path between each device of the determined test path, and sets a path between the determined test path and the delay test engine 25. Set the path to be tested (step S1).
이에, 패턴 삽입/추출부(23)에서는 상기 상위 프로세서 정합부(21)를 통해 상기 상위 프로세서로부터 수신받은 데이터(즉, 테스트 패턴)를 특정 타임슬롯에 소정의 시간 간격으로, 예로 매 125(us)마다 계속 삽입해 준다(단계 S2).Accordingly, the pattern insertion / extraction unit 23 transfers data (that is, a test pattern) received from the upper processor through the upper processor matching unit 21 to a specific time slot at predetermined time intervals, for example, every 125 (us). Is inserted every time (step S2).
이와 동시에, 상기 딜레이 테스트 엔진(25)에서는 딜레이 카운터(설명의 편의상으로 도면에는 도시하지 않음)를 초기화시킨 후에 해당 딜레이 카운터의 동작을 수행시켜 카운팅을 시작하도록 해 준다(단계 S3).At the same time, the delay test engine 25 initializes a delay counter (not shown in the drawing for convenience of description), and then starts counting by performing an operation of the corresponding delay counter (step S3).
이에 따라, 상기 테스트 패턴 데이터는 상기 제1 단계(S1)에서 설정된 테스트 경로를 따라 디바이스 정합부(24)를 통해 외부 디바이스 측으로 전송된 후에 다시 해당 외부 디바이스로부터 해당 디바이스 정합부(24)를 통해 상기 패턴 삽입/추출부(23)에 인가되어진다.Accordingly, the test pattern data is transmitted to the external device side through the device matching unit 24 along the test path set in the first step S1 and then again from the corresponding external device through the corresponding device matching unit 24. It is applied to the pattern insertion / extraction section 23.
이 때, 상기 패턴 삽입/추출부(13)에서는 추출할 타임슬롯에 소정의 시간, 예로 125(us) 단위로 연속하여 상기 제1 단계(S1)에서 설정된 테스트 경로를 따라 수신되는 테스트 패턴 데이터가 있는지를 확인하여 추출하도록 한다(단계 S4).At this time, the pattern inserting / extracting unit 13 receives the test pattern data received along the test path set in the first step S1 continuously in a time slot to be extracted for a predetermined time, for example, 125 (us). Check if there is an extraction (step S4).
만약, 상기 제4 단계(S4)에서 상기 테스트 경로를 따라 수신되는 테스트 패턴 데이터가 없는 경우, 상기 딜레이 테스트 엔진(25)에서는 현재 누적된 카운터의 값이 기설정된 타임아웃(Time-out) 시간이 경과하였는지를 확인한다(단계 S5).If there is no test pattern data received along the test path in the fourth step S4, the delay test engine 25 sets a time-out time in which a value of a currently accumulated counter is preset. Check whether it has passed (step S5).
이 때, 상기 제5 단계(S5)에서 현재 누적된 카운터의 값이 기설정된 타임아웃 시간이 경과된 경우, 상기 딜레이 테스트 엔진(25)은 테스트 에러 메시지를 생성시켜 상기 상위 프로세서 정합부(21)를 통해 상위 프로세서 측으로 전송해 준다(단계 S6).In this case, when a preset timeout time elapses from the value of the currently accumulated counter in the fifth step S5, the delay test engine 25 generates a test error message to generate the test processor 21. It transmits to the upper processor side through (step S6).
그리고, 상기 제5 단계(S5)에서 현재 누적된 카운터의 값이 기설정된 타임아웃 시간이 경과되지 않은 상태인 경우, 상기 딜레이 테스트 엔진(25)은 상기 제3 단계(S3)에서 동작을 수행시킨 딜레이 카운터의 값이 기설정된 기준 카운터 값이 경과하였는지를 확인한다(단계 S7).In addition, when the value of the currently accumulated counter in the fifth step S5 is not a predetermined timeout time, the delay test engine 25 performs an operation in the third step S3. The value of the delay counter checks whether the preset reference counter value has passed (step S7).
이 때, 상기 제7 단계(S7)에서 딜레이 카운터의 값이 기설정된 기준 카운터 값이 경과된 경우, 상기 딜레이 테스트 엔진(25)은 상기 제3 단계(S3)에서 동작을 수행시킨 딜레이 카운터의 값을 현재 누적되어 있는 카운터 값에 합산시켜 줌과 동시에 딜레이 카운터의 값을 '0'으로 세팅시켜 준 후 다시 상기 제4 단계(S4)의 동작을 수행하도록 해 준다(단계 S8).In this case, when the reference counter value in which the delay counter value is set in the seventh step S7 has elapsed, the delay test engine 25 performs the value of the delay counter in which the operation is performed in the third step S3. Is added to the currently accumulated counter value, and the value of the delay counter is set to '0' and the operation of the fourth step S4 is performed again (step S8).
반면에, 상기 제4 단계(S4)에서 상기 테스트 경로를 따라 수신되는 테스트 패턴 데이터가 있는 경우, 상기 패턴 삽입/추출부(13)에서는 해당 테스트 패턴 데이터를 추출하게 되며, 이에 상기 딜레이 테스트 엔진(25)에서는 상기 제2 단계(S2)에서 삽입한 테스트 패턴 데이터와 상기 제4 단계(S4)에서 추출한 테스트 패턴 데이터를 비교하여 정확한 데이터가 수신되었는지를 확인하는데, 즉 상기 제2 단계(S2)에서 삽입한 테스트 패턴 데이터와 상기 제4 단계(S4)에서 추출한 테스트 패턴 데이터가 동일한지를 확인한다(단계 S9).On the other hand, if there is test pattern data received along the test path in the fourth step S4, the pattern insertion / extraction unit 13 extracts the corresponding test pattern data, and thus the delay test engine ( In step 25), the test pattern data inserted in the second step S2 and the test pattern data extracted in the fourth step S4 are compared to confirm whether correct data has been received. In other words, in the second step S2, It is checked whether the inserted test pattern data and the test pattern data extracted in the fourth step S4 are the same (step S9).
이 때, 상기 제9 단계(S9)에서 상기 제2 단계(S2)에서 삽입한 테스트 패턴 데이터와 상기 제4 단계(S4)에서 추출한 테스트 패턴 데이터가 동일한 경우, 상기딜레이 테스트 엔진(25)에서는 상기 제3 단계(S3)에서 동작을 수행시킨 딜레이 카운터를 정지시킴과 동시에(단계 S10), 이때의 카운터 값을 현재 누적되어 있는 카운터 값에 합산시켜 준다(단계 S11).At this time, when the test pattern data inserted in the second step S2 and the test pattern data extracted in the fourth step S4 in the ninth step S9 are the same, the delay test engine 25 causes the delay test engine 25 to perform the same. The delay counter which has performed the operation in the third step S3 is stopped (step S10), and the counter value at this time is added to the currently accumulated counter value (step S11).
그런 후, 상기 딜레이 테스트 엔진(25)에서는 상기 테스트 경로가 정상임을 알려 주기 위한 테스트 완료 신호를 상기 상위 프로세서 정합부(21)를 통해 상위 프로세서 측으로 전송해 준다(단계 S12).Thereafter, the delay test engine 25 transmits a test completion signal for indicating that the test path is normal to the upper processor through the upper processor matching unit 21 (step S12).
그리고, 상기 제9 단계(S9)에서 상기 제2 단계(S2)에서 삽입한 테스트 패턴 데이터와 상기 제4 단계(S4)에서 추출한 테스트 패턴 데이터가 동일하지 않는 경우, 상기 딜레이 테스트 엔진(25)에서는 상기 제3 단계(S3)에서 동작을 수행시킨 딜레이 카운터를 정지시킴과 동시에(단계 S10), 이때의 카운터 값을 현재 누적되어 있는 카운터 값에 합산시켜 준다(단계 S11).In addition, when the test pattern data inserted in the second step S2 and the test pattern data extracted in the fourth step S4 in the ninth step S9 are not the same, the delay test engine 25 At the same time, the delay counter for performing the operation in the third step S3 is stopped (step S10), and the counter value at this time is added to the currently accumulated counter value (step S11).
그런 후, 상기 딜레이 테스트 엔진(25)에서는 상기 테스트 경로가 비정상임을 알려 주기 위한 테스트 완료 신호를 상기 상위 프로세서 정합부(21)를 통해 상위 프로세서 측으로 전송해 준다(단계 S12).Thereafter, the delay test engine 25 transmits a test completion signal for notifying that the test path is abnormal to the upper processor through the upper processor matching unit 21 (step S12).
한편, 상기 상위 프로세서에서 상기 패턴 삽입/추출부(23)에 의해 테스트 패턴을 삽입시킨 후에 카운터 값을 판독하기를 요청하게 되면, 상기 딜레이 테스트 엔진(25)에서는 상기 상위 프로세서의 요청에 따라 딜레이 카운터 값 및 현재 누적된 카운터 값을 알려 줌으로써 경로 딜레이를 계산할 수 있도록 해 준다.Meanwhile, when the upper processor requests a counter value to be read after the test pattern is inserted by the pattern insertion / extraction unit 23, the delay test engine 25 requests the delay counter according to the request of the upper processor. The path delay can be calculated by giving the value and the current accumulated counter value.
그리고, 상기 상위 프로세서에서는 상기 상위 프로세서 정합부(21)를 통해 테스트 완료 신호를 수신받은 후에, 딜레이 카운터 값을 판독하고 현재 누적된 카운터 값에 누적시켜 딜레이 시간을 계산하며, 새로운 테스트를 바로 인가하거나 테스트 중지 명령을 타임 스위치로 전송해 준다.After receiving the test completion signal through the upper processor matching unit 21, the upper processor reads a delay counter value and accumulates the current counter value to calculate a delay time, and immediately applies a new test. Send a test stop command to the time switch.
또한, 상기 상위 프로세서에서는 충분한 시간이 지나도 테스트 완료를 수신받지 못하는 경우에 경로 오류로 간주하며, 최종 추출 데이터를 판독하여 확인하고 타임 스위치에 테스트 중지 또는 새로운 테스트 명령을 타임 스위치로 전송해 준다.In addition, the upper processor considers a path error when the test completion is not received even after sufficient time, reads and confirms the final extracted data, and transmits a test stop or a new test command to the time switch.
그리고, 상기 상위 프로세서에서는 테스트 중에도 언제든지 추출되고 있는 테스트 패턴 데이터를 판독할 수 있으며, 타임 스위치의 요구 없이 카운터 값을 판독할 수 있다. 이때, 상기 딜레이 테스트 엔진(25)의 카운터 값은 상기 상위 프로세서에서 판독하면 항상 초기화시켜 주도록 한다.The upper processor can read test pattern data extracted at any time even during a test, and can read a counter value without requiring a time switch. At this time, the counter value of the delay test engine 25 is always initialized when read by the upper processor.
이상과 같이, 본 발명에 의해 타임 스위치에서 경로 테스트 시에 타임 스위치에 연결된 임의의 네트워크의 경로를 확인하고 소정의 시간 단위로 특정 패턴을 삽입하고 확인하고자 하는 네트워크 경로를 통하여 돌아오는 패턴을 추출해 하드웨어적으로 비교 동작을 수행하여 해당 네트워크 경로의 이상 유무를 확인하며, 이때 패턴 삽입 시와 정확한 추출 값이 나온 시점을 소정의 시간 단위로 카운팅하여 그 딜레이를 정확히 측정함으로써, 소정의 시간 단위로 정확한 딜레이를 측정할 수 있으며, 상위 프로세서가 패턴 삽입 후에 패턴이 돌아오리라고 추정되는 시간만큼 대기할 필요 없이 타임 스위치의 보고를 수신받을 수 있으며, 비교 속도가 빠르며, 연속적으로 다른 패턴을 삽입하여 경로를 테스트할 경우에도 각각 패턴을 삽입하고 추출하는 딜레이를 최소화시킬 수 있다.As described above, the present invention checks the path of any network connected to the time switch during the path test in the time switch, inserts a specific pattern in a predetermined time unit, and extracts a return pattern through the network path to be checked. In this case, the comparison operation is performed to check whether there is an abnormality in the corresponding network path.At this time, the delay is accurately measured by counting the time when the pattern is inserted and the time when the correct extraction value comes out by a predetermined time unit. Can be measured, the host can receive a report from the time switch without having to wait for the estimated time that the pattern will return after inserting the pattern, it is faster to compare, and it can insert another pattern in succession to test the path To insert and extract patterns, respectively The can be minimized.
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