KR100438808B1 - 디지탈 신호 처리를 위한 저전력 소비형 연산장치 - Google Patents

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Abstract

연산할 디지탈 입력신호를 분석하여 확률적 빈도수가 높은 특정 신호인가를 감지하여, 특정 신호인 경우 미리 계산한 값을 출력하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치가 개시된다. 이 장치는 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 출력하는 외부 입력 수단과, 외부 입력 수단으로부터 출력되는 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 출력하는 특정 신호 감지 수단과, 외부 입력수단으로부터 감지된 결과에 응답하여 입력한 디지탈 데이타를 출력하는 내부 입력 수단과, 내부 입력 수단으로부터 출력되는 데이타를 입력하여 연산하는 연산 수단 및 임시 저장한 연산 수단의 출력이나, 특정 입력에 해당하는 값을 감지된 결과에 응답하여 선택적으로 디지탈 데이타의 연산된 결과값으로 출력하는 외부 출력 수단을 구비하는 것을 특징으로 하고, 전력 소비가 줄어들고, 입력의 확률이 높을수록 연산의 평균 수행 속도가 빠르고, 또한 비동기식 방식으로 특정 신호를 감지할 경우 내부 제어 신호등의 잡음에 의한 오동작이 방지될 수 있는 효과가 있다.

Description

디지탈 신호 처리를 위한 저전력 소비형 연산 장치
본 발명은 연산 장치에 관한 것으로서, 특히, 디지탈 신호 처리 분야에서, 입력되는 디지탈 신호의 확률분포를 이용하여 전력 소비를 줄인 디지탈 신호 처리를 위한 저전력 소비형 연산 장치에 관한 것이다.
멀티 미디어 시대에 들어와서, 디지탈 신호 처리 분야에서는 소비 전력이 매우 중요한 항목으로 등장하게 되었다. 이는 열발생과 시스템의 안정성에도 매우 중요한 것이다. 그리고, 시스템의 크기는 날로 증가하여 곱셈기가 수백개에 이르는 시스템도 많이 있다. 그리고, 전자 기기의 이동성 및 휴대화로 인하여 이러한 디지탈 신호 처리 시스템들은 저소비 전력으로 동작하여 하나의 건전지로 보다 오랫동안 사용하는 것이 요구되고 있다. 이동통신등과 같은 곳에서는 저 소비전력이 그 무엇의 성능보다 중요한 항목이 된다.
종래에 연산장치는 디지탈 입력을 클럭 신호에 응답하여 저장하고, 이를 무작정 계산한다. 그러나, 이는 디지탈 입력신호의 확률분포를 전혀 고려하지 않았기 때문에, 특정 디지탈 입력 패턴이 매우 자주 이용되는 어떠한 시스템에서는 같은 입력에 대해 동일한 동작을 매번 수행하므로서 전력이 낭비되고, 연산 수행 속도가 느려지는 문제점이 있었다.
또한, 종래의 연산 장치는 입력과 출력 부분의 동기를 위해 동기화 회로를 이용하기 때문에, 연산장치가 동작할 필요가 없는 경우에 입력이 변하게 되면, 입력 회로의 일부가 동작하여 전력을 필요없이 소비하게 되는 문제점이 있다. 동기화 회로에 대해서는 좀 더 자세하게 후술된다.
본 발명이 이루고자 하는 기술적 과제는, 연산할 디지탈 입력신호를 분석하여 확률적 빈도수가 높은 특정 신호인가를 감지하여, 특정 신호인 경우 미리 계산한 값을 출력하는 디지탈 신호처리를 위한 저전력 소비형 연산 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 파이프 라인 구조를 갖는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치를 제공하는데 있다.
도 1은 본 발명에 의한 연산 장치의 블럭도이다.
도 2는 종래의 외부 입력부의 회로도이다.
도 3은 본 발명에 의한 외부 입력부의 바람직한 일실시예의 회로도이다.
도 4는 2단 파이프 라인 구조를 갖는 본 발명에 의한 연산 장치의 블럭도이다.
도 5는 IDCT에 이용되는 종래의 파이프라인 16비트 곱셈기의 회로도이다.
도 6은 곱셈을 수행하는 본 발명에 의한 저 전력 소비형 연산 장치의 바람직한 일실시예의 회로도이다.
도 7은 비동기식 특정 신호 감지부를 사용하는 저 전력 소모형 연산 장치의 본 발명에 의한 바람직한 일실시예의 블럭도이다.
도 8는 도 7에 도시된 제X 부 특정 신호 감지부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 9는 ADPCM의 역 양자화에 사용되는 도 1 또는 도 7에 도시된 외부 출력부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 10은 ADPCM을 위한 역 양자화부의 입력값, 출력값들 및 입력값의 확률 분포를 나타내는 도면이다.
상기 과제를 이루기 위하여 본 발명에 의한 디지탈 신호 처리를 위한 저전력 소비형 연산 장치는, 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 출력하는 외부 입력 수단과, 상기 외부 입력 수단으로부터 출력되는 상기 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 출력하는 특정 신호 감지 수단과, 상기 외부 입력수단으로부터 상기 감지된 결과에 응답하여 입력한 상기 디지탈 데이타를 출력하는 내부 입력 수단과, 상기 내부 입력 수단으로부터 출력되는 데이타를 입력하여 연산하는 연산 수단 및 임시 저장한 상기 연산 수단의 출력이나, 상기 특정 입력에 해당하는 값을 상기 감지된 결과에 응답하여 선택적으로 상기 디지탈 데이타의 연산된 결과값으로 출력하는 외부 출력 수단으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 디지탈 신호 처리를 위한 저전력 소비형 연산 장치는, 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 출력하는 외부 입력 수단과, 상기 외부 입력 수단으로부터 출력되는 상기 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 출력하는 특정 신호 감지 수단과, 상기 외부 입력수단으로부터 상기 감지된 결과에 응답하여 입력한 상기 디지탈 데이타를 출력하는 제1내부 입력 수단과, 상기 제1내부 입력 수단으로부터 출력되는 데이타를 입력하여 연산하는 제1연산 수단과, 상기 감지된 결과를 지연후에 출력하는 제1지연수단과, 제2∼N(여기서, N은 2이상의 양의 정수) 내부 입력수단들과, 제2∼N 지연수단들과, 제2∼N 연산수단들 및 상기 제N연산수단으로부터 입력한 데이타나, 상기 특정 입력에 해당하는 값을 상기 제N지연수단의 출력에 응답하여 선택적으로 상기 디지탈 데이타의 연산된 결과값으로 출력하는 외부 출력 수단으로 구성되고, 상기 제N내부 입력수단은 제N-1연산 수단으로부터 제N-1지연수단의 출력에 응답하여 입력한 데이타를 출력하고, 상기 제N연산수단은 제N내부 입력수단으로부터 출력되는 데이타를 입력하여 연산하고, 상기 제N지연수단은 제N-1지연수단의 출력을 지연후에 출력하는 것이 바람직하다.
이하, 본 발명에 의한 디지탈 신호 처리를 위한 저전력 소비형 연산 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 연산 장치의 블럭도로서, 외부 입력부(10), 특정 신호 감지부(12), 내부 입력부(14), 연산부(16) 및 외부 출력부(18)로 구성된다.
도 1에 도시된 외부 입력부(10)는 입력단자 IN을 통해 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 특정 신호 감지부(12) 및 내부 입력부(14)로 출력한다. 특정 신호 감지부(12)는 외부 입력부(10)로부터 입력한 디지탈 데이타가 특정 입력인가를 감지하고, 감지된 결과를 내부 입력부(14) 및 외부 출력부(18)의 제어신호로서 출력한다. 내부 입력부(14)는 외부 입력부(10)로부터 감지된 결과에 응답하여 입력한 디지탈 데이타를 연산부(16)로 출력하거나 이전 출력값을 그대로 유지하게 된다. 즉, 내부 입력부(14)에 의해서 연산부(16)로 출력되는 데이타의 값이 감지된 결과에 응답하여 변화하게 된다.
연산부(16)는 내부 입력부(14)로부터 입력한 데이타를 연산하고, 연산된 값을 외부 출력부(18)로 출력한다. 외부 출력부(18)는 연산부(16)로부터 입력한 연산된 값이나, 특정 입력에 해당하는 미리 계산된 값을 감지된 결과에 응답하여 선택적으로 디지탈 데이타의 연산된 결과값으로 출력단자 OUT를 통해 출력한다.
예를 들어, MPEG(Moving Picture Expert Group)과 같은 영상 신호 재생 분야의 IDCT(Inverse Discrete Consine Transform)에서는 많은 행렬 곱셈이 수행된다. 여기서, 많은 연산들이 '0'을 곱하는 것인데, 종래의 곱셈기를 이용하여 이러한 연산을 수행한다면, 많은 회로 노드들이 동작을 수행하게 되어, 전력이 많이 소비되는 문제점이 있었다.
그러나, 본 발명에 의한 연산 장치에 의해 이러한 곱셈 동작을 수행하게 될 경우를 다음과 같이 설명한다.
도 1에 도시된 특정 신호 감지부(12)는 입력단자 1N을 통해 입력하여 외부 입력부(10)에 임시 저장된 데이타를 입력하여 특정 입력(예를 들어 IDCT의 경우에는 특정 입력이 '0'이다)인가를 감지하고, 만일, 특정 입력일 경우, 내부 입력부(14)에서 연산부(16)로 출력되는 데이타가 변하지 않도록 내부 입력부(14)를 제어하는 한편, 특정 입력에 해당하는 미리 계산된 결과값이 출력단자 OUT를 통해 출력되도록 외부 출력부(18)를 제어한다. 그러므로, 연산부(16)에서의 동적 소비 전력은 전혀 없게 된다.
MPEG의 경우, 실제로 IDCT의 입력을 조사해 보면, 30% 이상이 특정 입력 '0'을 가지고 있으며, 많은 경우에는 50%에 이를 때도 있으므로, 본 발명에 의한 연산장치를 이용하면 전력 소비를 상당히 줄일 수 있다. 예컨데, 연산부(16)에 신호선들의 값이 변하지 않으므로, 만일, 연산부(16)가 CMOS로 구성되어 있을 때, 전력 소모를 상당히 줄일 수 있게 된다. 왜냐하면, CMOS회로의 전력 소비는 신호의 값이 변화될 때 일어나는 동적 소비 전력이 대부분이기 때문이다. 또한, 특정 입력을 감지하여 해당하는 출력을 빠르게 발생시키므로 시스템의 평균 수행속도가 향상되게 된다.
도 2는 종래의 외부 입력부(10)의 회로도로서, 종래에는 동기식 방법을 이용하여, 입력단자 IN을 통해 디지탈 데이타를 입력하였다. 즉, 입력단자 IN을 통해 입력한 데이타와 D플립플롭(22)의 출력을 연산이 필요할 경우 "고" 논리 레벨로 인에이블되는 인에이블 신호(ENABLE)에 응답하여 선택적으로 출력하는 MUX(20) 및 클럭 신호(CLOCK)를 클럭 입력하고, MUX(20)로부터 출력되는 신호를 데이타(D) 입력하여 정출력(Q)을 출력단자 OUT를 통해 MUX(20) 및 해당 부로 출력하는 D플립플롭(22)으로 구성된다.
그러므로, 실제로 연산이 필요하지 않는 시점 즉, 인에이블 신호(ENABLE)가 "저" 논리 레벨인 시점에서도 클럭이 여러 노드의 값을 변화시키므로 전력 소비가 발생하게 된다. 또한, MUX(20)에 의한 입력 부분의 커패시턴스가 증가하여 전력 소비가 증가하게 된다.
도 3은 본 발명에 의한 외부 입력부(10)의 바람직한 일실시예의 회로도로서, 연산이 필요한 경우 "고" 논리 레벨로 인에이블되는 인에이블 신호(ENABLE)와 클럭 신호(CLOCK)를 논리곱하여 출력하는 AND 게이트(40) 및 AND 게이트(40)의 출력을 클럭 입력하고, 입력단자 IN을 통해 입력되는 디지탈 데이타를 데이타 입력하여, 정출력(Q)을 출력단자 OUT를 통해 특정 신호 감지부(12) 및 내부 입력부(14)로 출력하는 D플립플롭(42)으로 구성된다.
도 3에 도시된 게이트에 의한 클럭(gated clock) 방식을 채택한 외부 입력부(10)를 사용할 경우, D플립플롭(42)의 클럭 신호는 항상 인에이블 신호(ENABLE)가 '1'인 경우에만 입력되므로, 연산이 필요하지 않는 시점에서 전류를 보다 적게 흐르게 하여, 소비 전력을 줄임과 동시에 MUX(20)가 필요하지 않게 되므로 회로의 크기가 줄어들게 된다.
이하, 본 발명에 의한 2단 파이프 라인 구조를 갖는 저전력 소비형 연산 장치의 동작 및 구성을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 4는 2단 파이프 라인 구조를 갖는 본 발명에 의한 연산 장치의 블럭도로서, 외부 입력부(60), 특정 신호 감지부(62), 제1내부 입력부(64), 제1연산부(66), 제1지연부(68), 제2내부 입력부(70), 제2연산부(72), 제2지연부(74) 및 외부 출력부(76)로 구성된다.
도 4에 도시된 외부 입력부(60)는 입력단자 IN을 통해 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 특정 신호 감지부(62) 및 제1내부 입력부(64)로 출력한다. 특정 신호 감지부(62)는 도 1에 도시된 특정 신호 감지부(12)와 동일한 동작을 수행하며, 외부 입력부(60)로부터 출력되는 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 제1내부 입력부(64) 및 제1지연부(68)로 출력한다.
제1내부 입력부(64)는 외부 입력부(60)로부터 감지된 결과에 응답하여 입력한 디지탈 데이타를 제1연산부(66)로 출력하고, 제1연산부(66)는 제1내부 입력부(64)로부터 출력되는 데이타를 입력하여 연산하는 기능을 수행한다.
한편, 제1지연부(68)는 감지된 결과를 소정 클럭 주기 만큼 지연후에 제2내부 입력부(70) 및 제2지연부(74)로 출력하고, 제2지연부(74)는 제1지연부(68)에서 소정 클럭 주기 만큼 지연된 감지된 결과를 다시 소정 클럭 주기 만큼 지연후에 외부 출력부(76)로 출력한다. 이 때, 각 지연부의 소정 클럭 주기 만큼의 지연 시간은 각 연산부의 연산 시간보다 최소한 커야 한다.
제2내부 입력부(70)는 제1지연부(68)의 출력에 응답하여 입력한 제1연산부(66)에서 연산된 데이타를 제2연산부(72)로 출력하고, 제2연산부(72)는 입력한 데이타를 연산하여 외부 출력부(76)로 출력한다.
외부 출력부(76)는 도 1에 도시된 외부 출력부(18)와 동일한 동작을 수행한다. 즉, 제2연산부(72)로부터 입력한 데이타나, 특정 입력에 해당하는 값을 제2지연부(74)에서 소정 클럭 주기 만큼 지연된 감지된 결과에 응답하여 선택적으로 디지탈 데이타의 연산된 결과값으로 출력단자 OUT를 통해 출력한다.
이상에서, 2단 파이프 라인 구조를 갖는 저전력 소비형 연산 장치를 설명하였으나, 본 발명에 의한 저전력 소비형 연산 장치는 다단 파이프 라인 구조로 구현될 수 있다. 예컨데, 3단 파이프 라인 구조를 갖는 저전력 소비형 연산 장치는 제3내부 입력부(미도시) 및 제3연산부(미도시)가 제2연산부(72)와 외부 출력부(76) 사이에 직렬 연결되고, 제3지연부가 제2지연부(74)와 외부 출력부(76) 사이에 연결될 수 있다.
도 5는 IDCT에 이용되는 종래의 파이프라인 16비트 곱셈기의 회로도로서 4단 파이프 라인 구조로 되어 있고, 입력부(80)를 구성하는 다수개의 멀티플렉서들 및 다수개의 D플립플롭들과, 연산부(84), 출력부(86)를 구성하는 다수개의 D플립플롭들 및 상태신호 발생부(88)를 구성하는 5개의 플립플롭들로 구성된다.
도 5에 도시된 곱셈기는 입력단자 INA 및 INB를 통해 입력한 데이타를 곱셈하여 출력단자 OUT1을 통해 출력하는 기능을 한다. 이를 위해, 입력부(80)의 각 멀티플렉서는 입력단자 INA 또는 INB를 통해 입력된 데이타 및 해당 D플립플롭으로부터 입력한 데이타를 ENABLE신호에 응답하여 선택적으로 해당 D플립플롭으로 출력한다. 입력부(80)는 데이타를 입력하여 연산부(84)로 출력하며, 연산부(84)는 입력부(80)로부터 입력한 데이타를 곱셈한다. 곱셈이 수행된 데이타는 출력부(86)의 해당 플립플롭으로 출력되며, 해당 플립플롭에 저장된 데이타는 출력단자 OUT1을 통해 출력된다. 이 때, 상태 신호 발생부(88)는 출력단자 OUT1을 통해 출력되는 데이타가 연산된 최종 결과값인가를 나타내는 상태신호를 출력단자 OUT2를 통해 출력한다.
도 6은 곱셈을 수행하는 본 발명에 의한 저 전력 소비형 연산 장치의 바람직한 일실시예의 회로도로서, 4단 파이프 라인 구조로 되어 있고, 외부 입력부(100)를 구성하는 다수개의 플립플롭들과 게이트들, 특정 신호 감지부(102)를 구성하는 게이트들과 플립플롭들, 제1, 2, 3 및 4지연수단들(103, 104, 106 및 110), 내부 입력부(미도시)를 포함하는 연산부(108) 및 외부 출력부(112)를 구성하는 게이트들과 플립플롭들로 구성된다. 여기서, 연산부(108)는 적어도 하나의 내부 입력부 및 그 만큼의 연산기들을 포함하고 있다. 또한, 레지스터의 형태는 래치가 아닌 플립플롭을 이용하였다. 그리고, 최대 100MHz 이상에서 동작할 수 있도록 스테이지 수를 4로 하였다.
도 6에 도시된 연산 장치는 특정 입력 '0'을 감지하는 파이프라인 곱셈기이며, 외부 입력부(100)에 입력되는 두개의 데이타 중 하나의 피연산자라도 '0'이면, 곱셈의 결과는 '0'이 된다. 그 외부 입력부(100)는 인에이블 신호(ENABLE) 및 클럭 신호(CLOCK)가 모두 '1'인 경우, 입력단자 INA 및 INB를 통해 곱셈할 두 수를 각각 입력한다. 특정 신호 감지부(102)는 입력한 두 데이타중 하나라도 '0'이면, "저" 논리 레벨의 제어 신호를 연산부(108)의 내부 입력부(미도시)로 출력하여, 연산기가 연산을 하지 않도록 한다. 연산부(108)내에, 연산기의 입력값이 변하지 않으므로, 연산기는 동작하지 않을 것이고, 그 결과 전력 소비가 줄어들게 되며, 외부 출력부(112)에서는 특정 입력에 대한 출력 신호인 '0'이 출력단자 OUT1을 통해 출력된다. 이를 위해, 도 6에 도시된 바와 같이, 특정 신호 감지부(102)의 출력이 외부 출력부(112)의 해당 플립플롭의 리셋 단자에 연결되어 있다.
한편, 출력단자 OUT1을 통해 출력되는 신호가 유효한 신호인가 그렇지 않은가를 나타내는 유효신호(valid signal)가 출력단자 OUT2를 통해 출력된다. 도 6에 도시된 연산 장치는 도 5에 도시된 연산 장치와 달리, 게이트된 클럭(gated clock)을 이용하고 있으며, 특정 입력 '0'을 감지하는 특정 신호 감지부(102)가 있다.
도 5에 도시된 연산장치와 도 6에 도시된 연산 장치의 각 내부 연산부의 구성 및 동작이 서로 같다고 할 때, 두 연산 장치들을 비교하면, 회로의 크기에 있어서, 도 5에 도시된 연산 장치보다 도 6에 도시된 본 발명에 의한 연산 장치가 적었으며, 이는 게이티드 클럭 방식을 채택하여 입력부분의 멀티플렉서 부분이 간단하게 되었기 때문이다. 또한, 다음과 같이 데이타가 입력되는 4가지의 경우별로 두 곱셈기들을 비교하면,
경우 1. 두개의 입력 데이타중에 '0'이 없는 경우, 종래의 연산 장치나 본 발명에 의한 연산 장치나 동일하게 동작하며, 소비 전력도 비슷하다. 즉, 본 발명에 의한 곱셈 기능을 수행하는 연산 장치는 제어부분에서 약 2%의 미미한 전력 증가를 나타낸다. 하지만, 이는 무시할 수 있을 정도의 것이며, 일반적으로 IDCT에서 한번도 '0'이 입력되지 않는 경우는 거의 없다.
경우 2. 두개의 입력 데이타중에 '0'이 하나도 없으나, 연산이 필요한 경우와 필요없는 경우, 본 발명에 의한 연산 장치는 게이트 클럭(gated clock) 방식을 사용하였으므로, 약 15%의 소비 전력의 감소가 있었다. 이는 약 80% 정도 연산 장치가 동작하는 경우를 실험한 경우이지만, 대부분의 경우에 연산 장치의 동작 시간은 시스템 동작 시간에 비해 10%정도도 되지 않는다. 그러므로, 실제의 경우에 더욱 높은 소비 전력 감소를 기대할 수 있다.
경우 3. 두개의 입력 데이타중 적어도 하나가 '0'일 확률이 100%인 경우, 본 발명에 의한 연산 장치의 소비 전력이 종래의 연산 장치에 비해 소비 전력이 약 80% 정도 감소되는 것을 보였다. 즉, 두개의 입력 데이타중 적어도 하나가 '0'인 경우에는 그렇지 않을 경우에 비해 80%의 소비 전력을 줄일 수 있음을 보인다.
경우 4. 두개의 입력 데이타중 적어도 하나가 '0'일 확률이 26% 정도인 경우, 본 발명에 의한 연산 장치는 26% 정도의 소비 전력 감소가 있었다. 경우 3의 결과 80% 에 26%를 곱하면, 약 20%의 소비 전력 감소가 예상되지만, 입력 부분의 게이티드 클럭 방식에 의한 것 등에 의해 26%의 소비 전력 감소가 생긴 것이다.
이상에서 살펴본 소비 전력 감소는 MPEG이나 기타, 영상 압축 응용(image compression application) 분야에서의 IDCT 경우, 입력 데이타의 40% 가량이 '0'인 것을 고려하면 더 많이 감소할 것으로 예상된다.
본 출원인은 다음과 같은 조건하에서 표 1과 같이 도 5에 도시된 연산 장치와 도 6에 도시된 연산 장치를 비교하였다.
조건으로서, 사용한 연산 장치들은 4 단 파이프 라인 구조로 된 16 비트 × 16비트 곱셈기이고, 시뮬레이션 주파수는 50MHz, 동작 조건은 5볼트, 설계 라이브러리는 TGC2000(Texas Instrument 0.65㎛ CMOS GateArray)를 사용하였고, 시뮬레이션 방법은 게이트 레벨 시뮬레이션 방법을 채택하였다.
구 분 종래의 곱셈기 본 발명의 곱셈기 비 고
크 기(gates) 4630 4559 98.47%
전력소비(경우 1) 114.9298㎽ 117.2804㎽ 102.06%
전력소비(경우 2) 102.1868㎽ 87.1953㎽ 85.33%
전력소비(경우 3) 64.4483㎽ 13.4930㎽ 20.94%
전력소비(경우 4) 93.7079㎽ 69.7808㎽ 74.47%
여기서, 비고는 본 발명의 연산 장치의 해당값을 종래의 연산 장치의 해당값으로 나눈 백분율을 나타낸다.
한편, 도 1에 도시된 특정 신호 감지부(12)는 외부 입력부(10)로부터 입력한 디지탈 입력 신호가 특정 신호인가를 비동기식(self-timed) 방법에 의해 다음과 같이 감지할 수 있다.
도 7은 비동기식 특정 신호 감지부를 사용하는 저 전력 소모형 연산 장치의 본 발명에 의한 바람직한 일실시예의 블럭도로서, AND 게이트(160) 및 D 플립플롭(162)으로 구성되는 외부 입력부(140), 제1 ∼ 제N+1 부 특정 신호 감지부들(164, 166, ... 및 170) 및 AND 게이트(168)로 구성되는 특정 신호 감지부(142), 내부 입력부(144), 연산부(146), 외부 출력부(148) 및 AND 게이트(150)로 구성된다.
도 7에 도시된 외부 입력부(140)는 도 3에 도시된 회로의 집합체이다. 즉, AND 게이트(40)에 해당하는 AND 게이트(160)와 D플립플롭(42)에 해당하는 D플립플롭(162)으로 구성되어 게이티드 방식에 의해 디지탈 데이타를 입력한다.
특정 신호 감지부(142)의 제1 ∼ 제N(여기서, N은 1이상의 정수) 부 특정 신호 감지부들(164, ... 166)중 제X(1≤X≤N) 부 특정 신호 감지부는 외부 입력부(140)로부터 입력한 디지탈 데이타를 AND 게이트(160)의 출력에 응답하여 비동기 방식으로 N개의 특정 입력(들)중 해당하는 특정 입력에 상응하는 논리 조합하고, 논리 조합한 결과들을 제X 감지된 결과(Ax) 및 제X 감지 종료 신호(Cx)로서 출력한다. 여기서, 제X 감지된 결과는 감지한 디지탈 데이타가 특정 신호인가를 나타내는데, 특정 신호가 아니면 '1'이 되고, 특정 신호이거나 감지 종료가 이루어지지 않았을 때 '0'의 값을 가진다. 제X 감지 종료 신호는 디지탈 데이타가 특정 신호인가를 감지하는 것이 종료되었는가를 나타낸다.
이 때, 제1 ∼ 제N 부 특정 신호 감지부들(164, ... 및 166)로부터 출력되는 제1 ∼ 제N 감지된 결과들은 외부 출력부(148)로 출력된다. 한편, AND 게이트(168)는 제1 ∼ 제N 감지 종료 신호들을 논리곱하고, 논리곱한 결과를 제N+1 부 특정 신호 감지부(170)로 출력한다. 제N+1 부 특정 신호 감지부(170)는 제1 ∼ 제N 감지된 결과들을 AND 게이트(168)의 출력에 응답하여 비동기 방식으로 논리조합하고, 논리 조합한 결과를 제N+1 감지된 결과(AN+1)로서 내부 입력부(144) 및 외부 출력부(148)로 출력한다. 이 때, 내부 입력부(144)는 외부 입력부(140)로부터 출력되는 디지탈 데이타를 제N+1 감지된 결과(AN+1)에 응답하여 입력하고, 입력한 데이타를 연산부(146)로 출력한다. 그러므로, 오동작에 의해 특정 신호 감지부(12)로부터 감지된 결과가 잘못 출력되어 내부 입력부(14)가 외부 입력부(10)로부터 디지탈 데이타를 받지 않을 상황에서 받는 것을 방지할 수 있다.
한편, 외부 출력부(148)는 연산부(146)에서 연산된 결과 또는 특정 입력에 상응하는 연산값을 제1 ∼ 제N+1 감지된 결과들(A1, ... AN및 AN+1)에 응답하여 출력단자 OUT를 통해 선택적으로 출력한다.
전술한 바와 같이, 감지해야할 특정 신호가 다수개 있고, 다수개의 특정 신호들 각각에 대한 연산값들이 모두 다를 때, 도 7에 도시된 바와 같이 특정 신호 감지부(142)에 다수개의 부 특정 신호 감지부들이 존재한다. 그러나, 감지해야할 특정 신호들이 다수개 있어도 다수개의 특정 신호들에 대한 연산값이 동일하거나, 감지해야할 특정 신호가 한개만 있다면, 특정 신호 감지부(142)에는 부 특정 신호 감지부가 한개만 존재한다. 이 때, 한개의 부 특정 신호 감지부는 외부 입력부(140)로부터 입력한 디지탈 데이타를 AND 게이트(160)의 출력에 응답하여 비동기 방식으로 특정 입력에 상응하는 논리 조합하고, 논리 조합한 결과를 감지된 결과로서 내부 입력부(144) 및 외부 출력부(148)로 출력한다.
도 8는 도 7에 도시된 제X 부 특정 신호 감지부의 본 발명에 의한 바람직한 일실시예의 회로도로서, PMOS 트랜지스터들(P1 및 P2), NMOS 트랜지스터(N1), NAND 게이트(188), 제1 및 제2 논리 조합부(184 및 186)로 구성되는 차동 직렬 전압 스위치 논리부(DCVSL:Differential Cascode Voltage Switch Logic)(180) 및 AND 게이트(182)로 구성된다.
도 8에 도시된 DCVSL은 스탠포드 대학의 'Teresa H. Meng'에 의해 'SYNCHRONIZATION DESIGN FOR DIGITAL SYSTEMS'라는 제목으로 출간된 책의 26쪽부터 28쪽에 설명되어 있다.
즉, 도 8에 도시된 PMOS 트랜지스터들(P1 및 P2)은 도 7에 도시된 AND 게이트(160)의 출력인 인에이블 신호(ENA)에 응답하여 온/오프되고, NMOS 트랜지스터(N1)는 초기 상태에서 "저" 논리 레벨로 입력되는 인에이블 신호(ENA)에 응답하여 PMOS 트랜지스터들(P1 및 P2)이 온/오프될 때 오프/온된다. NAND 게이트(188)는 제1 및 제2 논리 조합부들(184 및 186)의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 제X 감지 종료 신호(Cx)로서 출력한다. AND 게이트(182)는 제1 논리 조합부(184)의 출력을 반전한 값과 제2 논리 조합부(186)의 출력을 논리곱하여 제X 감지된 결과(Ax)로서 출력한다. 한편, 제1 및 제2 논리 조합부들(184 및 186)은 인에이블 신호(ENA)에 응답하여 인에이블되어, 도 7에 도시된 외부 입력부(140)로부터 출력되는 n비트의 디지탈 데이타(Dn...D1)를 해당하는 특정 신호에 상응하여 논리조합하고, 논리 조합한 결과를 출력한다. 여기서, 제1 논리 조합부(184)와 제2 논리 조합부(186)의 논리 조합 결과는 서로 보수의 관계에 있다.
한편, 도 1 또는 도 7에 도시된 외부 출력부(18 또는 148)는 특정 신호 감지부(12 또는 142)의 제어하에 미리 계산된 값을 출력하거나, 연산부(16 또는 146)로부터 입력한 연산된 값을 감지된 결과에 응답하여 출력하기 위해 후술되는 예에서와 같이 비동기식으로 셋트(set)나 리셋트(reset)되는 플립플롭들을 이용한다.
예를 들어, 도 7에 도시된 장치가 적응형 차등 펄스 코드 변조(ADPCM:Adaptive Differential Pulse Code Modulation)의 역 양자화부(Inverse Quantizer)에 사용된다고 가정하여 본 발명에 의한 연산 장치의 동작을 다음과 같이 설명한다.
도 9는 ADPCM의 역양자화부에 사용되는 도 1 또는 도 7에 도시된 외부 출력부(18 또는 148)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 논리곱(190) 및 제1 ∼ P(여기서, P는 특정 입력에 대한 연산값의 비트수)플립플롭들(192, 194, ..., 196, 198, 200 및 202)로 구성된다.
도 10은 ADPCM을 위한 역 양자화부(미도시)의 입/출력값들 및 입력값의 확률 분포를 나타내는 도면으로서, I는 입력값을 나타내고, DQS 및 DQLN은 출력값으로서 차분 양자화 부호 비트(DQS:sign bit of quantized difference signal)와 차분 양자화 로그값(DQLN:Normalized quantized difference signal)을 각각 나타낸다.
도 10에 도시된 I는 ADPCM의 적응형 양자화부(adaptive quantizer)로부터 출력되는 신호이고, DQS 및 DQLN은 ADPCM의 적응형 예측부(adaptive predictor)로 출력되는 신호들이다. 여기서, DQS는 입력(I)의 최상위 비트로부터 바로 구할 수 있고, DQLN는 도 7에 도시된 연산 장치를 이용하여 구할 수 있다. 이를 위해, 도 7에 도시된 연산 장치의 특정 신호 감지부(142)는 디지탈 입력(I)들중 확률 빈도가 높은 디지탈 데이타 '0001', '1110' 및 '1111'이 입력되는가를 감지한다. 이 때, 특정 신호 '0001' 또는 '1110'의 연산값이 동일하므로, 하나의 부 특정 신호 감지부에서 감지된다. 즉, 제1 부 특정 신호 감지부(164)는 외부 입력부(140)로부터 입력한 디지탈 데이타가 '0001' 또는 '1110'인가를 감지하기 위해 다음 수학식 1과 같은 논리 연산을 도 8에 도시된 회로를 이용하여 비동기식으로 수행한다.
f1 = a'b'c'd + abcd'
여기서, f1은 제1 부 특정 신호 감지부(164)의 논리 조합식으로서 도 8에 도시된 제1 논리 조합부(184)에서 수행되고, abcd는 입력 I의 각 비트들을 나타내며, '는 보수를 나타낸다. 디지탈 데이타가 특정 신호이면 f1은 '1'이 되고, 아니면 '0'이 된다. 그리고, 제1 감지된 결과(A1)는 특정 신호가 아니면 '1'이 되고, 그 외에는 '0'이 된다.
이와 마찬가지로, 제2 부 특정 신호 감지부는 디지탈 데이타가 '1111'인가를 감지하기 위해 다음 수학식 2와 같은 논리 연산을 비동기식으로 수행한다.
f2 = abcd
여기서, f2는 제2 부 특정 신호 감지부의 논리 조합식을 나타낸다.
또한, 제3 부 특정 신호 감지부는 제1 및 제2 부 특정 신호 감지부들의 출력인 제1 및 제2 감지된 결과들(A1 및 A2)이 '11'인가를 감지하기 위해서는 수학식 1 및 수학식 2와는 달리 다음 수학식 3과 같은 논리 연산을 비동기식으로 수행한다.
Figure 1019970051269_B1_M0001
여기서, f3은 제3 부 특정 신호 감지부의 논리 조합식을 나타낸다. 수학식 3을 보면, 특정 신호가 아닐때, 즉 A1A2가 '11'일 때 f3값이 '0'이 되며, 앞의 감지가 끝나고 f3가 '0'이 되면 A3는 '1'이 된다.
결국, 전술한 논리식들에 의해 제1, 제2 및 제3 감지된 결과들(A1, A2, A3)이 특정 신호 감지부(142)로부터 외부 출력부(148) 및 내부 입력부(144)들로 출력된다. 그 다음, 디지탈 데이타가 특정 신호인 경우 도 9에 도시된 외부 출력부는 제1, 2 또는 제3 감지된 결과(A1, A2 또는 A3)에 응답하여 세트 또는 리셋 신호된 각 플립플롭의 정출력들을 특정 입력에 해당하는 연산값으로서 출력단자 OUT를 통해 출력한다. 그러므로, 도 7에 도시된 장치가 '1111'의 디지탈 데이타를 입력하면 도 9에 도시된 외부 출력부는 '1000_0000_0000'의 DQLN을 출력단자 OUT를 통해 출력하고, '0001' 또는 '1110'의 디지탈 데이타를 입력하면 '0000_0000_0100'의 DQLN을 출력단자 OUT를 통해 출력한다.
그러나, 디지탈 데이타가 특정 신호가 아니면, 도 9에 도시된 외부 출력부의 플립플롭들은 데이타 입력단자(D)를 통해 입력한 연산부(16 또는 146)에서 연산된 결과를 AND 게이트(190)의 출력에 응답하여 출력단자 OUT를 통해 출력한다. 여기서, AND 게이트(190)는 도 7에 도시된 AND 게이트(150)를 나타내며, 클럭신호(CLOCK)와 출력 인에이블 신호(OUTPUT ENABLE)를 논리곱하고, 논리곱한 결과를 각 플립플롭의 클럭 신호로서 출력한다.
이상에서 설명한 바와 같이, 본 발명에 의한 디지탈 신호 처리를 위한 저전력 소비형 연산 장치는 사용할 시스템이나 알고리즘의 입력 신호를 분석하여 많이 입력되는 특정 신호의 값을 미리 계산해 두고, 이 특정 신호가 입력될 때, 미리 계산된 값을 출력하여 연산 장치가 동작할 필요가 없도록 함으로서, 전력 소비를 최소화하고, 특정 입력을 감지하여 바로 출력을 낼 수가 있으므로 시스템의 평균 수행 속도를 향상시킬 수 있으며, 입력의 확률이 높을수록 평균 수행 속도가 빠르며, 비동기 방식으로 특정 신호를 감지하므로 특정 신호 감지부에서 생기는 추가적인 딜레이를 최소화하고 임펄스성 잡음에 의한 오동작이 방지될 수 있는 효과가 있다.

Claims (7)

  1. 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 출력하는 외부 입력 수단;
    상기 외부 입력 수단으로부터 출력되는 상기 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 출력하는 특정 신호 감지 수단;
    상기 외부 입력수단으로부터 상기 감지된 결과에 응답하여 입력한 상기 디지탈 데이타를 출력하는 내부 입력 수단;
    상기 내부 입력 수단으로부터 출력되는 데이타를 입력하여 연산하는 연산 수단; 및
    임시 저장한 상기 연산 수단의 출력이나, 상기 특정 입력에 해당하는 값을 상기 감지된 결과에 응답하여 선택적으로 상기 디지탈 데이타의 연산된 결과값으로 출력하는 외부 출력 수단을 구비하는 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  2. 제1 항에 있어서, 상기 외부 입력 수단은
    인에이블 신호와 클럭 신호를 논리곱하여 출력하는 제1 논리곱 수단; 및
    상기 제1 논리곱 수단의 출력을 클럭 입력하고, 상기 디지탈 데이타를 데이타 입력하며, 정출력으로 상기 디지탈 데이타를 출력하는 D플립플롭을 구비하는 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  3. 제2 항에 있어서, 상기 특정 신호 감지 수단은
    상기 외부 입력 수단으로부터 입력한 상기 디지탈 데이타를 상기 제1 논리곱 수단의 출력에 응답하여 비동기 방식(self-timed)으로 상기 특정 입력에 상응하는 논리 조합하고, 논리 조합한 결과들을 상기 감지된 결과로서 출력하는 부 특정 신호 감지 수단을 구비하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  4. 제2 항에 있어서, 상기 특정 신호 감지 수단은
    각각이, 상기 외부 입력 수단으로부터 입력한 상기 디지탈 데이타를 상기 제1 논리곱 수단의 출력에 응답하여 비동기 방식(self-timed)으로 N(여기서, N은 1이상의 정수)개의 상기 특정 입력(들)중 해당하는 특정 입력에 상응하는 논리 조합하고, 논리 조합한 결과들을 제1 ∼ 제N 감지된 결과들중 하나 및 제1 ∼ 제N 감지 종료 신호들중 하나로서 출력하는 제1 ∼ 제N 부 특정 신호 감지 수단들;
    상기 제1 ∼ 제N 감지 종료 신호들을 논리곱하여 출력하는 제2 논리곱 수단; 및
    상기 제1 ∼ 제N 감지된 결과들을 상기 제2 논리곱 수단의 출력에 응답하여 상기 비동기 방식으로 논리조합하고, 논리 조합한 결과를 제N+1 감지된 결과로서 출력하는 제N+1 부 특정 신호 감지 수단을 구비하고,
    상기 제1 ∼ 제N+1 감지된 결과들은 상기 감지된 결과로서 상기 외부 출력 수단으로 출력되고, 상기 제N+1 감지된 결과는 상기 감지된 결과로서 상기 내부 입력 수단로 출력되는 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  5. 제3 항에 있어서, 상기 외부 출력 수단은
    상기 특정 입력에 해당하는 값의 비트수 만큼의 플립플롭들을 구비하고,
    상기 각 플립플롭의 셋트 또는 리셋트 단자는 상기 특정 입력에 해당하는 값에 상응하여 상기 감지된 결과에 연결되고, 상기 각 플립플롭은 상기 연산수단의 출력을 데이타 입력하고, 상기 제1 논리곱 수단의 출력을 클럭입력하고, 상기 플롭플립들로부터 출력되는 신호는 상기 디지탈 데이타의 연산된 결과인 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  6. 제4 항에 있어서, 상기 외부 출력 수단은
    상기 특정 입력에 해당하는 값의 비트수 만큼의 플립플롭들을 구비하고,
    상기 각 플립플롭의 셋트 또는 리셋트 단자는 상기 특정 입력에 해당하는 값에 상응하여 상기 제1 ∼ 제N+1 감지된 결과들중 하나에 연결되고, 상기 각 플립플롭은 상기 연산수단의 출력을 데이타 입력하고, 상기 제1 논리곱 수단의 출력을 클럭입력하고, 상기 플롭플립들로부터 출력되는 신호는 상기 디지탈 데이타의 연산된 결과인 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
  7. 디지탈 데이타를 입력하여 임시 저장하고, 저장된 신호를 출력하는 외부 입력 수단;
    상기 외부 입력 수단으로부터 출력되는 상기 디지탈 데이타를 입력하여 특정 입력인가를 감지하고, 감지된 결과를 출력하는 특정 신호 감지 수단;
    상기 외부 입력수단으로부터 상기 감지된 결과에 응답하여 입력한 상기 디지탈 데이타를 출력하는 제1내부 입력 수단;
    상기 제1내부 입력 수단으로부터 출력되는 데이타를 입력하여 연산하는 제1연산 수단;
    상기 감지된 결과를 지연후에 출력하는 제1지연수단;
    제2∼N(여기서, N은 2이상의 양의 정수) 내부 입력수단들;
    제2∼N 지연수단들;
    제2∼N 연산수단들; 및
    상기 제N연산수단으로부터 입력한 데이타나, 상기 특정 입력에 해당하는 값을 상기 제N지연수단의 출력에 응답하여 선택적으로 상기 디지탈 데이타의 연산된 결과값으로 출력하는 외부 출력 수단을 구비하고,
    상기 제N내부 입력수단은 제N-1연산 수단으로부터 제N-1지연수단의 출력에 응답하여 입력한 데이타를 출력하고, 상기 제N연산수단은 제N내부 입력수단으로부터 출력되는 데이타를 입력하여 연산하고, 상기 제N지연수단은 제N-1지연수단의 출력을 지연후에 출력하는 것을 특징으로 하는 디지탈 신호 처리를 위한 저전력 소비형 연산 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890007158A (ko) * 1987-10-30 1989-06-19 가시오 다다오 연산처리 장치
KR910003945A (ko) * 1988-07-25 1991-02-28 미다 가쓰시게 디지탈 신호처리장치
JPH04227540A (ja) * 1990-04-04 1992-08-17 Hitachi Ltd 演算処理装置及びディジタル信号処理プロセッサ
KR970029035A (ko) * 1995-11-16 1997-06-26 존슨 인 기억 테이블 룩업장치 및 방법
KR19980047906A (ko) * 1996-12-16 1998-09-15 김광호 저 전력 디지털 위상 동기 루프

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890007158A (ko) * 1987-10-30 1989-06-19 가시오 다다오 연산처리 장치
KR910003945A (ko) * 1988-07-25 1991-02-28 미다 가쓰시게 디지탈 신호처리장치
JPH04227540A (ja) * 1990-04-04 1992-08-17 Hitachi Ltd 演算処理装置及びディジタル信号処理プロセッサ
KR970029035A (ko) * 1995-11-16 1997-06-26 존슨 인 기억 테이블 룩업장치 및 방법
KR19980047906A (ko) * 1996-12-16 1998-09-15 김광호 저 전력 디지털 위상 동기 루프

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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