KR100438669B1 - Semiconductor Device for enhancing Electro Static Discharge characteristics - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000003068 static effect Effects 0.000 title description 21
- 230000002708 enhancing effect Effects 0.000 title 1
- 238000012546 transfer Methods 0.000 claims abstract description 18
- 230000003139 buffering effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 7
- 230000005611 electricity Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 238000000131 plasma-assisted desorption ionisation Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 5
- 230000035939 shock Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
본 발명은 정전기 특성이 향상된 반도체 장치를 제공하기 위한 것으로 이를 위해 본 발명은 입력패드; 상기 입력패드에 연결된 정전기보호수단; 상기 정전기보호수단을 통해 입력되는 신호를 드레인단으로 입력받는 트랜지스터를 포함하는 전달수단; 및 상기 전달수단으로부터 입력되는 정전기 신호를 클램핑하는 클램핑수단; 및 상기 클램수단으로부터 제공되는 신호를 버퍼링하여 내부회로로 출력하는 버퍼링수단을 포함하는 반도체 장치를 제공한다.The present invention is to provide a semiconductor device with improved electrostatic properties for the purpose of the present invention is an input pad; Electrostatic protection means connected to the input pad; Transfer means including a transistor configured to receive a signal input through the electrostatic protection means at a drain end thereof; Clamping means for clamping an electrostatic signal input from the transfer means; And buffering means for buffering a signal provided from the clamping means and outputting the buffered signal to an internal circuit.
Description
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 정전기(Electro Static Discharge) 보호용 입력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to an input buffer for protecting electrostatic discharge of semiconductor integrated circuits.
정전기는 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 큰 전류가 순간적으로 흐르는 현상을 일컫는다.Static electricity refers to a phenomenon in which a large current flows instantaneously due to a very large voltage difference between two objects when two insulated objects come into contact with each other.
따라서 정전기에 의한 전류가 반도체 내부회로를 통해서 흐르게 되면 각 회로소자들에게 치명적인 손상을 입힐 우려가 있다. 그래서 정전기에 의한 전류가 반도체 소자의 내부회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류경로는 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있어야 다른 회로소자들에게 손상을 입히지 않는다.Therefore, if the current caused by static electricity flows through the internal circuit of the semiconductor, it may cause fatal damage to each circuit element. Therefore, it is necessary to provide a path through which the current caused by static electricity can flow without destroying the internal circuit of the semiconductor device. These static current paths must be able to effectively discharge the charge quickly, so as not to damage other circuit elements.
반도체 소자의 경우에는 정전기에 의한 제품 파괴 또는 제품의 열화를 방지하기 위해 칩 내부회로와 외부 입/출력 핀이 연결되는 패드 사이에 정전기 보호용 회로를 설치하여, 정전기가 발생되어 칩내부로 입력되면 이를 전원단이나 접지단으로 방전시켜 내부회로를 보호하게 된다.In the case of semiconductor devices, in order to prevent product destruction or product deterioration due to static electricity, an electrostatic protection circuit is installed between the chip internal circuit and the pad to which the external input / output pins are connected. The internal circuit is protected by discharging to the power terminal or ground terminal.
지금까지 반도체소자에 피해를 주는 것으로 알려진 정전기 모델로는 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 구분될 수 있다.Until now, the electrostatic models known to damage semiconductor devices may be classified into a human body model (HBM), a machine model (MM), and a charged device model (CDM).
HBM은 사람에 의한 정전기 모델을 의미하며, MM은 장비에 의한 정전기모델을의미한다. 그리고, CDM은 제품조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 ESD 모델을 의미한다. 전술한 정전기 모델 중 최근 이슈로써 부각되고 있는 CDM은 조립 과정에서 대전된 전하에 의해 칩이 파괴되기 때문에 제품의 수율에 직접적으로 영향을 미치게 된다.HBM stands for human static model, and MM stands for electrostatic model by equipment. In addition, CDM refers to an ESD model generated by +/- charge in a package during product assembly. CDM, which has recently emerged as an issue of the aforementioned electrostatic model, directly affects the yield of the product because the chip is destroyed by the charged charge during the assembly process.
최근에는 저전력화에 따른 게이트 산화막 두께(gate oxide thickness)가 축소(scale down)됨에 따라, 입력신호를 받는 입력버퍼의 게이트산화막이 정전기에 취약한 요소로 문제가 되고 있다.Recently, as the gate oxide thickness decreases due to the reduction in power, the gate oxide film of the input buffer receiving the input signal becomes a problem that is susceptible to static electricity.
도1는 종래 기술에 따른 반도체 소자의 정전기 보호를 위한 블럭구성도이다.1 is a block diagram for electrostatic protection of a semiconductor device according to the prior art.
도1을 참조하여 살펴보면, 종래 기술의 반도체 소자는 정전기 보호를 위해 입력패드(PADI)와 입력버퍼(20)사이에 입력 정전기 보호회로를 구비하였고, 출력패드(PADO)와 출력버퍼(40) 사이에 출력 정전기 보호회로를 구비하였다. 내부회로부(30)는 입력버퍼(20)에서 신호를 입력받아 출력버퍼(40)로 신호를 출력시킨다.Referring to FIG. 1, a semiconductor device according to the related art has an input static electricity protection circuit between an input pad PADI and an input buffer 20 for protecting static electricity, and between an output pad PADO and an output buffer 40. The output static electricity protection circuit was provided. The internal circuit unit 30 receives a signal from the input buffer 20 and outputs a signal to the output buffer 40.
입력 정전기 보호회로(10)는 전원전압(VDD)와 입력패드(PADI)를 연결하는 제1 다이오드(D1)와, 접지전원(VSS)과 입력패드(PADI)를 연결하는 제2 다이오드(D2)로 구성된다.The input static electricity protection circuit 10 includes a first diode D1 connecting the power supply voltage VDD and the input pad PADI, and a second diode D2 connecting the ground power supply VSS and the input pad PADI. It consists of.
출력 정전기 보호회로(50)는 전원전압(VDD)와 출력패드(PADO)를 연결하는 제3 다이오드(D3)와, 접지전원(VSS)과 출력패드(PADO)를 연결하는 제4 다이오드(D4)로 구성된다.The output static electricity protection circuit 50 includes a third diode D3 connecting the power supply voltage VDD and the output pad PADO, and a fourth diode D4 connecting the ground power supply VSS and the output pad PADO. It consists of.
따라서, 입력패드(PADI)는 입력버퍼(20)를 구성하는 트랜지스터(MP1,MN1)의게이트에 연결되어 있고, 출력패드(PADO)는 출력버퍼(40)을 구성하는 트랜지스터(MP2,MN2)의 드레인에 연결되어 있게 된다.Accordingly, the input pad PADI is connected to the gates of the transistors MP1 and MN1 constituting the input buffer 20, and the output pad PADO is connected to the gates of the transistors MP2 and MN2 constituting the output buffer 40. It is connected to the drain.
따라서 정전기 보호 회로가 전술한 바와 같이 연결되어 있기 때문에, 반도체 소자가 정전기 충격에 의해 손상될 때에 입력부쪽으로는 입력버퍼(20)를 구성하는 트랜지스터(MP1,MN1)의 게이트 산화막이 깨지면서 칩의 오동작을 야기하며, 출력부쪽으로는 출력버퍼(40)을 구성하는 트랜지스터(MP2,MN2)의 드레인쪽, 즉 PN접합이 깨지면서 오동작을 야기하게 된다.Therefore, since the static electricity protection circuit is connected as described above, when the semiconductor element is damaged by the electrostatic shock, the gate oxide film of the transistors MP1 and MN1 constituting the input buffer 20 is broken toward the input portion, thereby preventing chip malfunction. On the output side, the drain side of the transistors MP2 and MN2 constituting the output buffer 40, that is, the PN junction is broken, causing a malfunction.
그러나, 공정기술이 미세화 되면서 반도체 소자의 저전력화를 위해 트랜지스터의 게이트 산화막이 얇아짐에 따라, P/N 접합면보다 트랜지스터의 게이트 산화막 부분이 정전기 충격에 취약해지는 문제점을 보이고 있다.However, as the process technology becomes smaller, the gate oxide layer of the transistor becomes thinner to reduce the power consumption of the semiconductor device. Thus, the gate oxide layer portion of the transistor is more vulnerable to electrostatic shock than the P / N junction surface.
본 발명은 정전기 특성이 향상된 반도체 장치를 제공함을 목적으로 한다.An object of the present invention is to provide a semiconductor device with improved electrostatic properties.
도1는 종래 기술에 따른 반도체 소자의 정전기 보호를 위한 블럭구성도.1 is a block diagram for electrostatic protection of a semiconductor device according to the prior art.
도2는 본 발명의 바람직한 실시예에 따른 정전기 보호용 입력버퍼에 대한 회로도.2 is a circuit diagram of an electrostatic protection input buffer according to a preferred embodiment of the present invention.
도3은 본 발명의 제2 실시예에 따른 정전기 보호용 입력버퍼에 대한 회로도.3 is a circuit diagram of an electrostatic protection input buffer according to a second embodiment of the present invention.
도4는 도3의 레이아웃을 나타내는 단면도.4 is a sectional view showing the layout of FIG.
* 도면의 주요 부분에 대한 부호 설명.* Explanation of symbols on the main parts of the drawing.
200 : 입력 정전기 보호회로200: input static protection circuit
300 : 입력버퍼300: input buffer
400 : 내부회로부400: internal circuit
MP1 ~ MP3 : P 채널 모스 트랜지스터MP1 to MP3: P-channel MOS transistor
MN1 ~ MN3 : N 채널 모스 트랜지스터MN1 to MN3: N-channel MOS transistor
R1,R2 : 저항R1, R2: resistance
본 발명은 입력패드; 상기 입력패드에 연결된 정전기보호수단; 상기 정전기보호수단을 통해 입력되는 신호를 드레인단으로 입력받는 트랜지스터를 포함하는 전달수단; 및 상기 전달수단으로부터 입력되는 정전기 신호를 클램핑하는 클램핑수단; 및 상기 클램수단으로부터 제공되는 신호를 버퍼링하여 내부회로로 전달하는 버퍼링수단을 포함하는 반도체 장치를 제공한다.The present invention input pad; Electrostatic protection means connected to the input pad; Transfer means including a transistor configured to receive a signal input through the electrostatic protection means at a drain end thereof; Clamping means for clamping an electrostatic signal input from the transfer means; And buffering means for buffering a signal provided from the clamping means and transmitting the buffered signal to an internal circuit.
본 발명은 트랜지스터의 게이트 산화막에 비해 소스/드레인의 P/N 접합영역이 정전기 충격에 보다 강하다는 사실에 착안하여, 입력핀과 입력버퍼 사이에 패스 트랜지스터를 추가한 구조의 입력버퍼를 사용하여, 종래보다 정전기 보호에 더 강한 반도체 소자의 입력버퍼를 제공하는 것이다. 즉, 전술한 패스 트랜지스트를 입력패드와 입력버퍼사이에 추가함으로써, 패스 트랜지스터에 의해 생기는 기생다이오드가 게이트 산화막에 과도한 전압이 걸리는 것을 방지하도록 만들어 입력버퍼의 게이트 산화막이 정전기에 보호된다.The present invention focuses on the fact that the P / N junction region of the source / drain is more resistant to electrostatic shock than the gate oxide film of the transistor, and uses an input buffer having a structure in which a pass transistor is added between the input pin and the input buffer. It is to provide an input buffer of a semiconductor device more resistant to static electricity than the prior art. That is, by adding the above-described pass transistor between the input pad and the input buffer, the parasitic diode generated by the pass transistor is prevented from applying excessive voltage to the gate oxide film, thereby protecting the gate oxide film of the input buffer from static electricity.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.
도2는 본 발명의 바람직한 실시예에 따른 입력버퍼에 대한 회로도이며, 이해를 돕기 위해 주변회로와 같이 도시하였다.FIG. 2 is a circuit diagram of an input buffer according to a preferred embodiment of the present invention, and is shown together with a peripheral circuit for better understanding.
도2를 참조하여 살펴보면, 입력버퍼(300)는 입력패드(PADI)를 통해 전달되는 신호를 드레인 단으로 입력받는 트랜지스터를 포함하는 전달수단(310)과, 전달수단(310)를 통해 전달된 신호를 반전하여 내부회로로 출력하는 버퍼링수단(320)으로 구성된다.Referring to FIG. 2, the input buffer 300 includes a transfer means 310 including a transistor configured to receive a signal transmitted through an input pad PADI to a drain stage, and a signal transmitted through the transfer means 310. It consists of a buffering means 320 to invert the output to the internal circuit.
전달수단(310)는 입력패드(PADI)를 통해 전달되는 신호를 전달하는 제1 P채널 모스 트랜지스터(MP1) 및 제1 N채널 모스 트랜지스터(MN1)와, 제1 N채널 모스 트랜지스터(MN1)의 게이트와 전원전압(VDD)을 연결하는 제1 저항(R1)과, 제1 P채널 모스 트랜지스터(MP1)의 게이트와 접지전원(VSS)을 연결하는 제2 저항(R2)으로 구성된다.The transfer means 310 may include a first P-channel MOS transistor MP1, a first N-channel MOS transistor MN1, and a first N-channel MOS transistor MN1 that transmit a signal transmitted through the input pad PADI. The first resistor R1 connects the gate and the power supply voltage VDD, and the second resistor R2 connects the gate and the ground power supply VSS of the first P-channel MOS transistor MP1.
버퍼링수단(320)는 전달수단(310)를 통해 전달되는 신호를 게이트로 입력받아 각각 전원전압(VDD) 또는 접지전원(VSS)을 내부회로부(400)으로 전달하는 제2 P채널 모스 트랜지스터(MP2) 및 제2 N채널 모스 트랜지스터(MN2)로 구성된다.The buffering means 320 receives a signal transmitted through the transfer means 310 as a gate, and the second P-channel MOS transistor MP2 transfers a power supply voltage VDD or a ground power supply VSS to the internal circuit unit 400, respectively. ) And a second N-channel MOS transistor MN2.
이하 도2을 참조하여 전술한 실시예의 입력버퍼의 동작에 대해서 설명한다.Hereinafter, the operation of the input buffer of the above-described embodiment will be described with reference to FIG.
전달수단(310)의 제1 P채널 모스 트랜지스터(MP1) 및 제1 N채널 모스 트랜지스터(MN1)는 칩이 동작하고 있는 상태에는 각각 게이트가 접지전원(VSS)과 전원전압(VDD)으로 연결되어 턴온상태를 유지하고 있기 때문에 동작에는 영향을 주지 않는다. 또한 제1 P채널 모스 트랜지스터(MP1) 및 제1 N채널 모스 트랜지스터(MN1)에의해 생성되는 기생다이오드 즉, 제1 P채널 모스 트랜지스터(MP1)의 드레인단의 P+영역과 전원전압(VDD)와 연결되는 N 웰(Well)간의 다이오드와, 제1 N채널 모스 트랜지스터(MN1)의 드레인단의 N+영역과 P-sub과 연결되는 N 웰(Well)간의 다이오드, 는 입력패드로 부터의 신호에 생길 수 있는 글리치를 클램프 하는 역할도 한다.The gate of the first P-channel MOS transistor MP1 and the first N-channel MOS transistor MN1 of the transfer means 310 is connected to the ground power supply VSS and the power supply voltage VDD while the chip is operating. Since it is turned on, it does not affect the operation. In addition, the parasitic diode generated by the first P-channel MOS transistor MP1 and the first N-channel MOS transistor MN1, that is, the P + region and the power supply voltage VDD of the drain terminal of the first P-channel MOS transistor MP1 The diode between the N well connected to the N well, the diode between the N + region of the drain terminal of the first N-channel MOS transistor MN1 and the N well connected to the P-sub, is generated in the signal from the input pad. It also acts as a clamp for glitches.
한편, 정전기가 반도체 소자에 입력되는 순간에는 전원전압(VDD)과 접지전원(VSS) 둘중 하나가 접지되어 있거나 플로이팅(floating) 되어 있기 때문에 전달수단(310)의 제1 P채널 모스 트랜지스터(MP1) 및 제1 N채널 모스 트랜지스터(MN1)는 턴오프상태로 큰 저항처럼 작용하게 된다. 따라서 입력패드를 통한 정전기 충격이 제2 P채널 모스 트랜지스터(MP2) 및 제2 N채널 모스 트랜지스터(MN2)의 게이트 산화막으로 직접 도달되는 것을 방지할 수 있다.On the other hand, at the moment when static electricity is input to the semiconductor device, since one of the power supply voltage VDD and the ground power supply VSS is grounded or floating, the first P-channel MOS transistor MP1 of the transfer means 310 is provided. ) And the first N-channel MOS transistor MN1 are turned off to act as large resistors. Therefore, it is possible to prevent the electrostatic shock through the input pad from directly reaching the gate oxide layer of the second P-channel MOS transistor MP2 and the second N-channel MOS transistor MN2.
도3은 본 발명의 제2 실시예에 따른 입력버퍼에 대한 회로도이다.3 is a circuit diagram of an input buffer according to a second embodiment of the present invention.
제2 실시예에 따른 입력버퍼(300')는 도3에 도시된 바와 같이, 정전기 유형중 CDM에 의한 데미지를 방지한 클램프회로(330)를 추가한 것이다.As shown in FIG. 3, the input buffer 300 ′ according to the second embodiment adds a clamp circuit 330 that prevents damage caused by CDM.
클램프회로(330)는 버퍼링수단(320')의 입력과 전원전압(VDD)를 연결하며 게이트가 전원전압(VDD)과 연결된 다이오드형 제3 P채널모스 트랜지스터(MP3)와, 버퍼링수단(320')의 입력과 접지전압(VSS)를 연결하며 게이트 접지전압(VSS)과 연결된 다이오드형 제3 N채널모스 트랜지스터(MN3)로 구성된다.The clamp circuit 330 connects the input of the buffering means 320 'to the power supply voltage VDD, the diode-type third P-channel MOS transistor MP3 having a gate connected to the power supply voltage VDD, and the buffering means 320'. And a diode type third N-channel MOS transistor (MN3) connected to the input of the () and ground voltage (VSS) and connected to the gate ground voltage (VSS).
도4는 도3의 레이아웃을 나타내는 단면도이다. 도4에 도시된 바와 같이 레이아웃을 하면 최적화되 면적으로 정전기 특성이 향상된 입력버퍼(300')를 구현할 수 있다.4 is a sectional view showing the layout of FIG. As shown in FIG. 4, an input buffer 300 ′ having an improved electrostatic characteristic may be implemented by layout.
전술한 내용을 요약하면, 반도체 공정기술의 발전에 따라 트랜지스터의 게이트 산화막의 영역이 P/N 접합면보다 정전기 충격에 취약하게 되었으나, 정전기에 노출되는 부분을 입력단 버퍼 트랜지스터의 게이트 산화막에서 트랜지터트의 P/N 접합면으로 교체시켜 입력버퍼가 정전기에 보다 잘 견딜 수 있게 하였다.In summary, with the development of semiconductor process technology, the gate oxide region of the transistor is more susceptible to electrostatic shock than the P / N junction surface, but the portion exposed to the static electricity is formed in the gate oxide layer of the gate oxide layer of the input buffer transistor. The replacement of the P / N junctions makes the input buffer more resistant to static electricity.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명에 의해 추가적인 비용없이 정전기 특성이 향상된 입력버퍼를 설계할 수 있게 되어 반도체 소자의 동작 신뢰도 향상을 기대할 수 있다.According to the present invention, it is possible to design an input buffer having improved static characteristics without additional costs, and thus it is expected to improve operation reliability of a semiconductor device.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088668A KR100438669B1 (en) | 2001-12-31 | 2001-12-31 | Semiconductor Device for enhancing Electro Static Discharge characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088668A KR100438669B1 (en) | 2001-12-31 | 2001-12-31 | Semiconductor Device for enhancing Electro Static Discharge characteristics |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030058253A KR20030058253A (en) | 2003-07-07 |
| KR100438669B1 true KR100438669B1 (en) | 2004-07-03 |
Family
ID=32216166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0088668A KR100438669B1 (en) | 2001-12-31 | 2001-12-31 | Semiconductor Device for enhancing Electro Static Discharge characteristics |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100438669B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605580B1 (en) | 2003-12-29 | 2006-07-28 | 주식회사 하이닉스반도체 | Circuit for protecting electrostatic discharge |
| KR100689860B1 (en) * | 2005-09-15 | 2007-03-08 | 삼성전자주식회사 | Semiconductor device having protection funtion of electrostatic discharge |
| KR101036208B1 (en) * | 2008-12-24 | 2011-05-20 | 매그나칩 반도체 유한회사 | Electrostatic discharge protection device |
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| JPH02262374A (en) * | 1989-02-16 | 1990-10-25 | Advanced Micro Devices Inc | Electrostatic protection system |
| JPH0964199A (en) * | 1995-08-21 | 1997-03-07 | Yamaha Corp | Input protective circuit |
| JPH1117117A (en) * | 1997-06-20 | 1999-01-22 | Nec Corp | Esd protective circuit |
| KR19990029708A (en) * | 1997-09-12 | 1999-04-26 | 가네꼬 히사시 | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030058253A (en) | 2003-07-07 |
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| FPAY | Annual fee payment |
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|
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