KR100433362B1

KR100433362B1 - 임피던스 비교 집적회로

Info

Publication number: KR100433362B1
Application number: KR10-2002-0040261A
Authority: KR
Inventors: 이상철
Original assignee: 에이디반도체(주)
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2004-06-07
Also published as: KR20040006253A; US20040008058A1; US6710629B2; JP2004048638A

Abstract

본 발명은 임피던스 비교 집적회로에 관한 것으로서, 특히 매주기의 액티브구간에서는 제1입력단자와 제2입력단자에 각각 전류를 공급하기 위한 전류미러수단과, 매주기의 넌액티브구간에서는 상기 제1입력단자와 제2입력단자에 각각 방전패스를 제공하기 위한 방전수단과, 액티브구간에서 상기 제1입력단자와 제2입력단자를 통해 각각 입력된 신호들를 차동 증폭하기 위한 차동증폭수단과, 차동증폭수단의 출력신호에 응답하여 제1출력단자에 제1출력신호를 출력하기 위한 제1출력수단을 포함한다. 따라서, 제1입력단자 및 제2입력단자에 각각 발생하는 기생 임피던스의 차이를 최소화하여 입력옵셋에러를 감소시켜서 고정도의 임피던스 센싱이 가능하다.

Description

임피던스 비교 집적회로{IMPEDANCE COMPARATOR INTEGRATED CIRCUITS}

본 발명은 임피던스 비교 집적회로에 관한 것으로서, 특히 용량성 접촉센서의 센싱신호를 인터페이스하기 위한 집적회로에 관한 것이다.

통상적으로 임피던스 비교기는 예를들면, 사람의 접근시 미리 설치된 전극과 사람 사이에 유기되는 캐패시턴스의 변화를 감지하거나, 다른 응용으로 습도의 변화등 외부 환경의 변화로 유기되는 미세 저항의 변화를 감지하는데 사용하거나, 또는 인덕턴스의 변화를 감지하도록 하는 것이다. 또는 복합된 임피던스의 성분을 감지하는 데도 사용된다.

최근에 가전제품, 예컨대 액정 모니터 등의 스위치를 기존의 누름스위치 방식에서 터치스위치 방식으로 전환되고 있는 추세이다. 터치스위치는 제품의 전면커버 내측에 전극을 설치하고 전극부위를 손가락으로 터치하면 전극과 사람 사이에 유기되는 캐패시턴스의 변화를 센싱하고 이 센싱신호를 스위치신호로 마이크로 프로세서나 마이크로 컴퓨터 등에 전달하는 방식이다.

따라서, 가전제품의 대형화 추세로 전면 커버의 두께가 두꺼워짐에 따라 터치 스위치의 캐패시턴스는 감소되므로 센싱되는 캐패시턴스의 값도 매우 미세한 크기로 변하게 되므로 보다 고정도의 신호검출이 요구되고 있다.

또한, 최근에는 에너지 절약차원에서 가전제품의 소비전력량, 특히 스댄바이상태에서의 소비전력량을 규제하는 움직임이 각 국가별로 시행되고 있다.

종래의 임피던스 비교방법에서는 측정용 캐패시터에 전류를 충전하고 방전하면서 충방전의 주파수나 시간을 측정하여 캐패시터의 값을 기준이 되는 주파수나 시간과 비교 측정하여 캐패시터의 대소를 비교하는 데, 이 방법에서 각각의 전압 비교기 오차,충방전 기준전압의 오차와 충방전을 제어하는 스위치의 시간지연 오차 등이 영향을 주어 측정오차가 과도하게 된다.

도 1을 참조하면, 종래 기술에서는 측정하고자 하는 캐패시터와 전류소스를 결합하고 캐패시터에 충전되는 전압레벨과 방전되는 레벨을 각각 전압비교기(U1A, U1B))를 이용하여 비교하고 제어함으로써 발생되는 주파수를 검지하거나 충전시간을 측정하여 캐패시턴스의 차이를 비교한다. 이 경우 기준 캐패시터(CA)와 측정 캐패시터(CB)에 충전된 전압을 비교하기 위하여 비교기(U1A,U2A)에 충전 상측 기준전압(VCH)과 충전 하측 기준전압(VCL)을 발생시켜 비교기의 비반전단자(VIN+)에 각각 인가하여야 되고, 충전과 방전이 완료되는 시점에 로직회로를 통한 충방전 제어 스위치를 가동해야 된다.

이 경우 비교기(U1A, U1B)의 입력 옵셋전압(V_offset)은 비교기의 비교에러를 발생시킨다. 또한, 기준전압 VCH, VCL의 발생은 두 비교기에 인가되는 전압이 동일하게 발생되지 않으므로 기준전압 발생 에러(Vref_diff)가 상측과 하측 충전 레벨에 각각 나타나므로 결국 출력 주파수의 오차를 발생시킨다.

또한, 방전스위치 가동을 위하여 스위치 제어를 하는 회로의 기본적인 전달 지연과 전달 경로의 차이로 기준회로와 측정회로의 충전개시시간(Tcs)의 차이가 생기고 이로 인하여 출력 오차가 커진다.

따라서, 최종의 출력에러(T_out_err)는 다음 수식으로 나타난다.

T_out_err ∝ 2 ×V_offset + 4 ×Vref_diff + 2 ×Tcs

그 외의 유사한 종전기술에서 전압 비교기를 사용하고(또는 인버터를 사용) 주파수나 충전시간을 비교하는 회로에서는 상기의 수식과 유사한 출력에러를 발생시키므로 고정밀의 캐패시터 비교기로 사용하는 데는 조정이 필요하여 양산 적용에 비용이 증가한다. 또한 충전과 방전기간 동안 충전용 전류소스가 동작 상태에 있으므로 비교기의 전력소모가 크다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 임피던스 변화값을 고정밀로 센싱하여 인터페이싱할 수 있는 임피던스 비교 집적회로를 제공하는 데 있다.

본 발명의 다른 목적은 소모전력을 최소화할 수 있는 임피던스 집적회로를제공하는 데 있다.

도 1은 종래의 터치 스위치용 임피던스 비교 회로도.

도 2는 본 발명에 의한 임피던스 비교 집적회로의 바람직한 일실시예의 회로 블록도.

도 3은 도 2의 클럭발생기의 구체적인 회로도.

도 4는 도 2의 클럭발생기 및 타이밍제어신호 발생회로의 각 부 파형도.

도 5는 도 2의 타이밍제어신호 발생회로의 구성도.

도 6은 도 2의 모드제어신호 발생회로의 구성도.

도 7은 도 2의 전류미러회로, 차동증폭회로 및 방전회로의 구체적인 회로도.

도 8은 도 2의 제1출력회로, 슈미트 트리거회로 및 제2출력회로의 구체적인 회로도.

도 9는 도 2의 동작을 설명하기 위한 타이밍 챠트.

도 10은 본 발명에 의한 임피던스 비교 집적회로의 바람직한 다른 실시예의 회로 블록도.

도 11은 도 10의 타이밍제어신호 발생회로의 회로도.

도 12는 도 11의 각부의 파형도.

도 13은 도 10의 모드제어신호발생회로 및 제1출력회로의 회로도.

도 14는 도 10의 동작을 설명하기 위한 타이밍챠트.

도 15는 용량성 부하를 비교할 때, 디지털 출력의 채터링을 방지하기 위한 캐패시터를 연결한 회로결선도.

도 16은 용량성 부하를 비교할 때, 아날로그 순시치를 출력하기 위한 회로 결선도를 나타낸다.

도 17은 저항성 부하를 비교할 때, 디지털 출력의 채터링을 방지하기 위한 캐패시터를 연결한 회로결선도.

도 18은 저항성 부하를 비교할 때, 아날로그 순시치를 출력하기 위한 회로 결선도.

도 19는 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 5핀 구조에서 핀배치 구조의 여러 가지 조합을 나타낸 도면.

도 20은 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 6핀 구조에서 핀배치 구조의 여러 가지 조합을 나타낸 도면.

도 21은 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 8핀 구조에서 핀배치 구조의 여러 가지 조합을 나타낸 도면.

도 22는 하나의 패키지에 두개의 임피던스 비교 집적회로 칩을 실장한 경우 8핀 구조에서 핀배치 구조의 여러 가지 조합을 나타낸 도면.

도 23은 하나의 패키지에 4개의 임피던스 비교 집적회로 칩을 실장한 경우 14핀 구조에서 핀배치 구조의 여러 가지 조합을 나타낸 도면.

도 24는 인쇄회로기판 상에 본 발명의 2칩 8핀 패키지를 실장한 경우 인쇄회로기판에서의 라인 패턴의 배치예를 나타낸 도면.

도 25는 본 발명에 의한 터치 스위치 모듈에 응용한 일예의 단면도.

도 26은 도 25의 평면도.

도 27은 도 25의 저면도.

도 28은 도 25의 도전성 탄성체와 상부전극층과의 결합구조의 변형예를 나타낸 도면.

도 29는 본 발명에 의한 터치 스위치 모듈에 응용한 다른 예의 단면도.

도 30은 본 발명에 의한 터치 스위치 모듈의 회로결선도.

상기 목적을 달성하기 위한 본 발명의 임피던스 비교 집적회로는 매주기의 액티브구간에서는 제1입력단자와 제2입력단자에 각각 전류를 공급하기 위한 전류미러수단과, 상기 매주기의 넌액티브구간에서는 상기 제1입력단자와 제2입력단자에 각각 방전패스를 제공하기 위한 방전수단과, 상기 액티브구간에서 상기 제1입력단자와 제2입력단자를 통해 각각 입력된 신호들를 차동 증폭하기 위한 차동증폭수단과, 상기 차동증폭수단의 출력신호에 응답하여 제1출력단자에 제1출력신호를 출력하기 위한 제1출력수단을 구비한 것을 특징으로 한다.

전류미러수단은 바이어스 저항에 의해 설정된 기준전류에 대응하는 출력전류를 발생하는 제1전류소스와, 상기 제1전류소스의 출력전류에 대응하는 싱크전류를 제공하기 위한 전류싱크와, 상기 전류싱크의 싱크전류에 응답하여 복수의 출력전류들을 상기 제1 및 제2입력단자에 각각 제공하기 위한 제2전류소스로 구성된다.

고정도모드에서는 상기 전류싱크를 항시 온상태로 유지하고, 노말모드에서는 상기 매주기의 액티브구간에서는 상기 전류싱크를 온시키고, 넌액티브구간에서는 오프시키는 모드스위칭수단을 더 포함한다.

이와 같은 전류미러수단은 제1 및 제2입력단자에 대한 집적회로 내부의 기생임피던스의 차를 최소화시키고, 전력소모를 최소화시킨다.

제1출력수단은 제1전류신호에 응답하여 제1노드에 제1싱크전류를 제공하는 제1전류싱크수단과, 제2전류신호에 응답하여 제2노드에 제2싱크전류를 제공하는제2전류싱크수단과, 제1노드와 제2노드에 연결된 전류소스와, 제1노드에 연결되어 제1노드에 공급되는 전류를 충전하는 캐패시터를 구비한다. 따라서, 제1출력수단의 캐패시터는 출력신호의 채터링을 방지한다.

본 발명의 집적회로는 적분수단의 출력신호를 버퍼링하기 위한 버퍼수단과, 버퍼수단의 출력신호를 슈미트 트리거링하는 슈미트 트리거수단과, 슈미트 트리거링된 신호를 제2출력단자에 출력하기 위한 제2출력수단을 더 구비한다.

버퍼수단은 제1노드에 연결되어 상기 제1출력신호를 버퍼링하기 위한 제1버퍼와, 제2노드에 연결되어 상기 제1버퍼에 의한 제1노드의 전류손실을 보상하기 위한 제2버퍼를 구비한다.

또한, 제1출력수단은 노말모드에서는 상기 제1전류신호에 대응하는 싱크전류를 상기 제1출력단자에 제공하고, 고정도모드에서는 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 싱크전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 소스전류를 제공하는 제1구동수단과, 노말모드에서는 상기 제2전류신호에 대응하는 소스전류를 상기 제1출력단자에 제공하고, 고정도모드에서는 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 소스전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 싱크전류를 제공하는 제1구동수단을 구비한다.

본 발명의 집적회로는 소정 주기의 클럭신호를 발생하는 클럭발생수단과, 클럭신호를 입력하여 액티브구간과 넌액티브구간을 가진 타이밍제어신호를 발생하는 타이밍제어수단과, 노말모드 및 고정도모드를 선택하기 위한 외부제어신호를 입력하기위한 제어입력단자와, 외부제어신호와 타이밍제어신호를 조합하여 상기 노말모드 및 고정도모드를 제어하는 모드제어신호를 발생하는 모드제어신호 발생수단을 구비한다. 외부제어신호는 제어단자에 풀업회로를 결합하여 외부제어단자를 풀로팅상태로 두면 노말모드가 실행되게 한다. 또한 방편으로 풀다운 회로를 결합하여 외부제어단자를 풀로팅상태로 두면 고정도 모드가 실행되게 한다.

본 발명에서 제1입력단자와 제2입력단자에 발생되는 기생임피던스의 차를 최소화하기 위하여 상기 제1입력단자와 제2입력단자는 서로 대칭적으로 배치되거나 이들 사이에 전원단자가 배치된다.

또한, 본 발명에서는 상기 임피던스 비교 집적회로 칩들이 짝수개로 하나로 패키징되고, 적어도 하나 이상의 칩들의 입출력핀들은 상기 패키지의 일측에 배열되고, 대응되는 적어도 하나 이상의 다른 칩들의 입출력핀들은 다른 측에 배열되는 것을 특징으로 한다.

본 발명의 패키지에서는 상기 어느 일측에서 입력핀들은 적어도 하나 이상의 다른 핀들을 사이로 대칭되게 배치되거나, 상기 어느 일측에서 입력핀들은 나란히 배치된다.

본 발명의 집적회로 칩을 이용하여 터치 스위치 모듈을 제공한다.

터치 스위치 모듈의 일 예는 내부 중간에 수평지지판을 가지고, 수평지지판의 하부와 상부에 공간부를 가진 통형 케이스와, 상기 수평지지판에 안착되어 지지되고, 수평지지판을 통하여 복수의 외부 리드선이 상기 하부 공간부로 돌출되고,임피던스 비교 집적회로 칩이 실장된 인쇄회로기판과, 상기 인쇄회로기판에 설치되고 상기 상부 공간부로 돌출된 도전성 탄성단자와, 상기 케이스의 상단에 결합되고, 하면에 형성되고 상기 도전성 탄성단자와 전기적으로 접촉되는 하부전극층과 상면에 형성되고 외부 터치되는 상부전극층을 가진 절연체기판을 구비한 것을 특징으로 한다.

터치스위치 모듈은 상기 상부전극층에 도전성 탄성체가 결합된 것이 바람직하고, 상기 도전성 탄성체의 결합은 상부전극층의 중앙에 도전성 막대를 부착하고, 상기 도전성 막대에 도전성 고무캡을 씌어서 된 것이 바람직하다.

본 발명의 터치 스위치 모듈의 다른 예는 내부 중간에 수평지지판을 가지고, 수평지지판의 하부와 상부에 공간부를 가진 통형 케이스와, 상기 케이스의 상단에 결합되고, 상기 수평지지판을 통하여 복수의 외부 리드선이 상기 하부 공간부로 돌출되고, 임피던스 비교 집적회로 칩이 하면에 실장된 인쇄회로기판과, 상기 인쇄회로기판의 상면에 형성되고, 하면의 임피던스 비교 집적회로와 전기적으로 연결된 전극층을 구비한 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

[실시예1]

도 2는 본 발명에 의한 임피던스 비교 집적회로의 바람직한 일실시예의 블록 구성을 나타낸다.

본 발명의 일실시예의 집적회로(100)는 외부제어신호 입력단자(10), 제1입력단자(12), 제2입력단자(14), 제1출력단자(16), 제2출력단자(18), 제1전원단자(20), 제2전원단자(22)를 포함한다. 제1입력단자(14) 및 제2입력단자(16)에는 각각 외부 기준 임피던스소자, 예컨대 캐패시터(CA)와, 센싱 임피던스소자, 예컨대 캐패시터(CB)가 각각 연결된다. 제1전원단자(20)에는 구동전압(VCC)가 인가되고, 제2전원단자(22)에는 접지전압이 인가된다.

본 발명의 집적회로(100)는 클럭발생회로(110), 제어신호발생회로(120), 타이밍제어신호 발생회로(122), 모드제어신호 발생회로(124), 전류미러회로(140), 방전회로(150), 차동증폭회로(160), 제1출력회로(170), 적분회로(180), 버퍼회로(190), 슈미트 트리거회로(200), 제2출력회로(210)를 포함한다.

도 3의 클럭발생회로(110)는 발진회로(112)와 D-플리플롭(114, 116)을 포함한다. 발진회로(112)는 바이폴라 트랜지스터(Q1~Q15), 캐패시터(C1) 및 저항(R1~R7)을 포함하고, 도 4의 클럭신호(CLK)를 발생한다.

발진회로(112)는 저항(R1), 트랜지스터(Q1~Q5, Q14)를 통하여 바이어스 전류를 공급하고, 캐패시터(C1), 저항(R2), 트랜지스터(Q6~Q8)의 충방전회로에 의해 캐패시터(C1)을 충방전시킨다. 캐패시터(C1)의 양단전압은 트랜지스터(Q9~Q13), 저항(R3~R6)의 슈미트 트리거회로를 통하여 파형정형되어 펄스신호로 생성되고, 펄스신호는 저항(R7) 및 트랜지스터(Q15)를 통하여 클럭신호(CLK)로 출력된다.

클럭신호(CLK)는 D-플리플롭(114, 116)을 통해 도 4의 2분주신호(FQ1) 및 4분주신호(FQ2)를 각각 발생한다.

제어신호 발생회로(120)는 타이밍제어신호 발생회로(122) 및 모드제어신호발생회로(124)를 포함한다.

도 5를 참조하면, 타이밍제어신호 발생회로(122)는 클럭신호(CLK), 2분주신호(FQ1), 4분주신호(FQ2)를 입력하여 도 4의 타이밍제어신호(T1, T2)를 발생한다. 타이밍제어신호 발생회로(122)는 앤드게이트(XG1)는 2분주신호(FQ2) 및 4분주신호(FQ2)를 조합하여 타이밍제어신호(T1)를 생성한다. 타이밍제어신호(T1)는 1클럭주기가 하이상태인 액티브구간이고, 3클럭주기가 로우상태인 넌액티브구간을 가진다. 인버터(XG2)는 타이밍제어신호(T1)을 반전시켜서 타이밍제어신호(T2)를 생성한다.

도 6을 참조하면, 모드제어신호발생회로(124)는 앤드게이트(XG3)를 통하여 외부 제어신호(CTR)와 T2신호를 조합하여 내부제어신호(CTR1)를 생성한다.

도 7을 참조하면, 전류미러회로(140)는 저항(R8, R9), 트랜지스터(Q16~Q25)을 포함한다. 전류미러회로(140)는 R8, Q16, Q17, Q18에 의해 기준전류를 발생하고, 전류미러(Q19, Q20), 전류미러(Q22, Q23, Q25)를 통하여 노드(N1)과 노드(N2)에 각각 동일한 전류를 공급한다. 전류미러회로(140)는 R9 및 Q21을 통하여 제공된 내부제어신호(CTR1)에 응답하여 동작제어된다.

즉, 노말모드, CTR이 하이상태인 경우에는 T2의 로우구간에서는 전류미러회로를 통하여 전류공급이 가능하고, 하이구간에서는 전류공급을 중단시킨다. 즉 노말모드에서는 4클럭주기마다 1클럭주기동안만 전류미러가 동작하고 나머지 3클럭주기동안은 동작을 정지하여 전력소모를 최소화한다.

그러나, 고정도모드, CTR이 로우상태인 경우에는 T2에 관계없이 항상 전류미러회로(140)는 동작상태를 유지한다.

방전회로(150)는 저항(R10~R13) 및 트랜지스터(Q26, Q29)로 구성된다. Q26 및 Q29는 T2신호에 응답하여 T2신호의 로우구간인 1클럭주기동안은 오프상태를 유지하여 입력단자들(12, 14) 측으로 전류미러회로(140)로부터 공급된 전류가 제공되도록 한다. T2신호의 하이구간인 3클럭주기동안은 온상태를 유지하여 노드(N1, N2)에 충전된 전하를 접지로 방전시킨다. 방전시 급격한 방전전류를 방지하기 위하여 저항(R12, R13)은 적당치의 저항값을 가진다.

차동증폭회로(160)는 트랜지스터(Q24, Q27, Q28)로 구성되어, 노드(N1, N2)의 양단전압을 비교하여 그 차이값을 포함하는 전류신호쌍(Io1, Io2)을 출력한다.

도 8을 참조하면, 제1출력회로(170)는 트랜지스터(Q29~Q34)를 포함한다.

전류미러(Q29, Q30)는 전류신호(Io2)에 대응하는 전류신호를 노드(N3)에 제공하고, 전류미러(Q31, Q32)는 전류신호(Io1)에 대응하는 전류신호를 노드(N4)에 제공한다. 전류미러(Q33, Q34)는 노드(N3, N4)에 전류신호를 제공한다.

적분회로(180)는 노드(N3)와 접지 사이에 연결된 캐패시터(C-LPF)로 구성된다. 따라서, 캐패시터(C-LPF)에 충전되는 전압은 전류신호(Io1, Io2)의 차이값이 충전된다. 노드(N3)는 제1출력단자(16)에 연결되어 캐패시터(C-LPF)의 충전된 전압신호를 순시치 아날로그신호로 출력한다.

버퍼회로(190)는 트랜지스터(Q35~Q44) 및 저항(R14~R17)을 포함한다. 제1버퍼(192)는 트랜지스터(Q35~Q38) 및 저항(R14, R15)으로 구성되고, 제2버퍼(194)는 트랜지스터(Q39~Q42)와 저항(R16, R17)으로 구성된다. 제1버퍼(192) 및제2버퍼(194)는 하이입력임피던스를 가지는 에미터 팔로우를 구성한다. 캐패시터(C-LPF)의 캐패시턴스를 작게 설계하는 것이 칩설계상 캐패시터가 차지하는 면적을 줄일 수 있으므로 유리하다. 그러나, 작은 캐패시터를 사용하는 경우에는 캐패시터에 차지되는 전하량이 작으므로 버퍼의 로딩영향을 받게 되어 캐패시터의 전압이 변하게 될 우려가 있다.

이를 방지하기 위하여 제1버퍼(192)는 제2버퍼(194)를 통한 신호 버퍼링시에 N3에서 손실되는 신호성분을 보상하기 위하여 N4를 버퍼링하는 더미 버퍼이다. 따라서, 버퍼링에 의한 센싱신호의 오차를 최소화시킨다.

슈미트 트리거회로(200)는 트랜지스터(Q45~Q50), 저항(R18~R22)으로 구성한다. 슈미트 트리거회로(200)는 저항(R18, R19, R20)에 의한 하이기준신호와, 저항(R18, R19)에 의한 로우기준신호에 의해 제2버퍼(194)를 통해 버퍼링된 센싱신호를 비교하여 디지털 신호로 파형 정형한다.

제2출력회로(210)는 트랜지스터(Q51~Q57) 및 저항(R23)을 포함한다. 트랜지스터(Q51~Q54) 및 저항(R23)은 바이어스 전류를 제공한다. Q55, Q56은 종속(CASCADE) 연결된 인버터를 구성하고 Q57은 오픈 콜렉터 타입으로 제2출력단자(18)에 연결된다. 제2출력단자(18)를 통해 출력된 신호는 디지털 신호로 마이크로 프로세서 또는 마이크로 컴퓨터 등에 입력단자에 인가된 임피던스 변화를 센싱한 디지털 센싱신호로 제공된다.

제2출력단자(18)에 출력되는 디지털 신호의 채터링을 방지하기 위하여 제1출력단자(16)에 채터링 방지를 위한 로우패스필터의 시정수를 조정하기 위한 외부 캐패시터를 연결할 수 있다.

이와 같이 구성된 본 발명의 일실시예의 동작 설명은 다음과 같다.

본 발명에서는 전류미러회로(140)에서 두 입력단자(12, 14)에 기생 임피던스 Zs1, Zs2를 통하여 전류를 흘린다. 기생 임피던스 Zs1, Zs2는 두 입력단자(12, 14)에서 서로 동일한 값을 가지고 발생되도록 설계한다.

즉, 칩 내에서 입력단자를 미러형태로 배치하여 패드 캐패시턴스를 동일하게 하고, 라인 배선길이를 동일하게 하고, 패키지의 칩과 리드의 본딩을 미러로 동일하게 하여 기생 캐패시터와 기생저항 및 기생 인덕턴스를 동일하게 한다.

또한, 입력단자(12, 14)에서 측정물과 기준임피던스 접점까지 동일하게 임피던스가 발생하도록 각각의 장치나 인쇄회로기판의 배선을 동일하게 한다. 두 입력단자(12, 14)에서 동일 조건의 라인들을 각각 통하여 연결된 기준 임피던스(Z_ref)과 측정 임피던스(Z_test)에 전류미러회로(140)가 동일한 전류(Is)를 각각 공급한다. 따라서, 노드(N1, N2)에서 입력 임피던스 Zin1, Zin2는 다음과 같이 표현된다.

Zin1 = Zref + Zs1

Zin2 = Ztest + Zs2

이때, 전류미러회로(140)는 도 9에 도시한 제어신호 발생회로(120)가 발생하는 T2신호의 t1클럭주기동안 온 상태를 유지하고 t2~t4클럭주기동안은 오프된다. 또한, 방전회로(150)는 T2신호에 의해 t2,t3, t4 클럭주기동안 온되고 t1 클럭주기동안 오프된다.

차동증폭회로(160)는 t1 클럭주기동안 온되고 나머지 기간은 오프되고 이 기간동안 출력전류가 차단되어 전류의 유입이 없다. 즉 t1 클럭주기동안 전류 Is는 기생임피던스(Zs1, Zs2)와 외부 임피던스(Z_ref, Z_test)에 충전을 하고 t2, t3, t4클럭주기동안 입력임피던스에 충전된 전류가 방전된다.

또한, 이 기간동안 전류미러회로(140)와 차동증폭회로(160)는 오프 상태에 있어서 전류의 소모를 줄이고 차동증폭회로(160)의 출력전류 유입은 없는 상태로 지속된다.

이 t1클럭주기동안 입력임피던스에 유입된 전류는 차동증폭회로(160)에 입력전압을 발생하는데, Zin1과 Zin2의 차이에 비례하는 값으로 입력전압의 차이가 발생되고 차동증폭회로(160)의 출력전류로 증폭되어 진다.

이때, Zin1 = Zref + Zs1 이고 Zin2 = Ztest + Zs2이므로 동일한 값으로 설계된 Zs1과 Zs2는 차동증폭회로(160)의 입력전압 차이를 유발하는 요인에서 제외된다.

입력 임피던스를 용량성 임피던스 경우로 하면 다음과 같이 표현된다.

Vin = 1/C ×∫Is dt

Vin = Is t1 ×1/C

C = Cin + Cs

차동증폭회로(160)의 입력 Vin = Vin1 - Vin2 이므로 Cs의 영향은 Vin의 증가 기울기에는 영향을 미치지만 비교값의 반전에는 영향을 미치지 않는다.

이 경우에 대하여 t1의 기간을 기생 임피던스 값을 배제하는 정도로 충분히 긴 시간을 가지므로 기생용량에 의한 임피던스 비교의 오차는 발생하지 않는다.

t1의 기간동안 유기된 입력단자의 전압은 차동증폭회로(160)의 출력전류로 나타나고 이 출력전류(Io)는 임피던스의 차이값에 비례하여 나타난다.

Io = Gm ×Vin (Gm 은 차동증폭회로의 전달콘덕턴스)

이 출력전류 Io는 제1출력단자(16)에 연결된 외부저항을 통하여 아날로그 출력(Vo_A)으로 감지한다.

Vo_A = Io ×Ro

또한, Io를 여러 주기의 t1기간동안 캐패시터(C-LPF)적분하고 고입력임피던스를 갖는 버퍼(192, 194)와 결합된 슈미트 트리거회로(200) 및 제2출력회로(210)를 통하여 제2출력단자(18)에 디지털 출력(Vo_D)으로 감지된다. 이때 디지털 출력은 오픈 드레인(또는 오픈 콜렉터)의 형태로 만들고, 여러 개의 본 임피던스 비교기를 사용하여 이 각각의 출력을 저항 레더를 사용하여 하나의 아날로그 출력으로 만들고자 할 때 용이하도록 하였다. 이 경우 하나의 DC전압값이 발생되는 저항레더에 마이컴의 한 입력단자를 인터페이스하여 마이컴의 입력단자를 최소화 할 수 있다.

또한, 타이밍제어신호 T2에 의해 t1구간만 전류미러회로(140)와 차동증폭회로(160)가 온되어 있으므로 전류소모를 최소화 할 수 있다. 대략 70uA이하로 할 수 있다. 그리고 차동증폭회로(160)는 오프기간동안 전류의 흐름이 없으므로 적분회로(180)는 t1이 끝나는 시점의 값을 홀딩한다.

이때 t1의 구간만 적분회로(180)의 캐패시터(C-LPF)에 전류가 공급되므로 t1/(t1+t2+t3+t4)의 비로 캐패시터의 캐패시턴스를 줄이는 효과를 볼 수 있어서 칩설계시 캐패시터가 차지하는 면적을 최소화할 수 있다.

이상의 주기를 반복하면서 제1출력단자(16)를 통한 아날로그 출력신호 Vo_A는 두 입력단자(12, 14)의 임피던스 차이값을 t1기간동안 입력에 발생된 Vin의 최대값에 해당하는 전압을 피크치로 출력하게 된다. 또한 입력 임피던스에 비하여 큰 Is전류를 공급하고 T1의 충전구간 초반(t11)에 입력임피던스의 충전전압(VN1, VN2)이 공급전압 근처까지 올라가게 하면, 전류미러회로(140)는 t1구간의 초반(t11)에 트랜지스터의 포화구간에 들어가며 전류미러회로(140)의 전류공급이 거의 차단되게 된다.

도 9에서 t11 동안만 전력의 소모가 정상값으로 나타나고, t12의 기간동안은 전력의 소모가 매우 작다.

또한 차동증폭회로(160)의 입력전압이 인가전압 근처에 있으므로 차동증폭회로(160)의 동작도 거의 오프상태에 도달하게 되어 사실상 전류미러회로(140)소스 및 차동증폭회로(160)의 전력소모는 거의 무시되게 된다. 이런 방법을 통하여 이 임피던스 비교기의 전력소모를 최소화 할 수 있다.

또한, 한편으로 Ro를 무한히 크게 하면 적분회로(180)는 클럭의 주기가 반복되면서 슈미트 트리거회로(200)의 문턱(Threshold) 전압에 이르고 Zin1과 Zin2의 대소에 따라서 제2출력단자(18)의 출력전압 Vo_D가 하이 또는 로우값으로 상태를 전환하게 된다.

이때 차동증폭회로(140)의 에러는 t2~t4의 기간동안 Zin1과 Zin2를 방전하고 이 방전전압(Vdischarge)의 발생에러와 차동증폭회로(140)의 입력오프셋에러가 포함된다. 이는 기존의 에러보다 현저히 개선된 에러값이다.

t2~t4기간동안 입력임피던스는 방전을 개시하는데 방전이 개시되기 전에 차동증폭회로(140)의 출력은 오프되므로 방전개시 시점의 오차는 없다.

또한, 방전이 완료되고 충전이 개시될 때는 하나의 클럭에서 똑같이 충전 개시신호를 보내므로 충전개시 지연의 오차가 무시된다.

따라서, 본 발명의 임피던스 비교기의 오차(Vout_error)는 다음과 같이 표현된다.

Vout_error = Vdischsrge_error + Voffset_error

[실시예2]

도 10을 참조하면, 본 발명의 다른 실시예의 임피던스 비교 집적회로는 일실시예와 비교하여 제어신호 발생회로(130), 제1출력회로(175)의 회로 구성이 다르고, 나머지 회로부분은 동일하므로, 동일 부분은 동일 부호로 처리하고 상세한 설명은 생략한다.

제어신호 발생회로(130)는 타이밍제어신호 발생회로(132)와 모드제어신호 발생회로(134)를 포함한다.

도 11을 참조하면, 타이밍제어신호 발생회로(132)는 클럭신호(CLK), 2분주신호(FQ1), 4분주신호(FQ2)를 입력하여 도 12의 타이밍제어신호(T1, T2, T3, T4, TA, TB)를 발생한다.

타이밍제어신호 발생회로(132)는 인버터(G1, G2) 및 캐패시터(C2)로 구성된제1지연기를 통하여 지연된 클럭신호(DCLK1)를 발생한다. 앤드게이트(G4)는 2분주신호(FQ1) 및 4분주신호(FQ2)를 조합하여 타이밍제어신호(T1)를 생성한다. 타이밍제어신호(T1)는 1클럭주기가 하이상태인 액티브구간이고, 3클럭주기가 로우상태인 넌액티브구간을 가진다. 인버터(G5)는 타이밍제어신호(T1)을 반전시켜서 타이밍제어신호(T2)를 생성한다. 앤드게이트(G3)는 DCLK1과 T1을 조합하여 4클럭주기마다 클럭신호의 듀티비를 가진 타이밍제어신호(TA)를 생성한다.

인버터(G6, G7) 및 캐패시터(C3)로 구성된 제2지연기를 통하여 지연된 클럭신호(DCLK2)를 발생한다. 노아게이트(G9)는 2분주신호(FQ1) 및 4분주신호(FQ2)를 조합하여 타이밍제어신호(T3)를 생성한다. 타이밍제어신호(T3)는 T1에 비하여 3클럭만큼 위상지연된 신호이다. 앤드게이트(G8)는 DCLK2과 T3을 조합하여 4클럭주기마다 1클럭신호의 하이구간을 가진 타이밍제어신호(TB)를 생성한다. 따라서, TB는 TA에 비하여 3클럭 위상 지연된 신호이다.

배타논리합 게이트(G10)는 FQ1, FQ2를 조합하여 배타논리합신호(EX)를 생성한다. 앤드 게이트(G11)는 제어신호(CTR)에 응답하여 T2신호를 게이트한다. 따라서, 노말모드에서는 T2신호가 출력되고, 고정도모드에서는 로우신호가 출력된다. 오아 게이트(G12)는 G11의 출력신호와 EX 신호를 선택적으로 출력한다. 따라서, 노말모드에서는 T4신호는 T2신호로 제공되고, 고정도모드에서는 EX신호로 제공된다.

도 13을 참조하면, 모드제어신호 발생회로(134)는 게이트(G13~G22)를 포함한다. 외부제어신호(CTR)는 노말모드에서 하이상태를 유지하고, 고정도모드에서 로우상태를 유지한다.

앤드게이트(G13)는 노말모드에서는 T2신호를 내부제어신호(CTR1)로 발생한다. 고정도모드에서는 CTR1 신호는 로우상태를 유지한다.

그러므로, 노말모드에서는 도 14에 도시한 바와 같이, 전류미러회로(140) 및 차동증폭회로(160)는 t1구간에서만 턴온되고, 나머지 t2~t4 구간에서는 턴오프상태를 유지한다. 그러나, 고정도모드에서는 항상 턴온상태를 유지한다.

방전회로(150)는 노말모드에서는 T4신호가 T2신호로 제공되므로 t2~t4구간동안 방전한다. 고정도모드에서는 T4신호가 EX신호로 제공되므로 t2, t3 구간만 방전한다.

노말모드에서는 CTR 신호가 하이상태이므로, G19, G20은 일측 입력단자에 로우신호가 인가되어 차단상태를 유지하므로 TA 및 TB 신호의 출력이 차단된다. G15 역시 차단상태를 유지하므로 T2신호도 차단된다. G15의 출력이 로우상태를 유지하므로, G17의 출력은 로우상태로 되고, G18의 출력은 CTR의 하이상태를 출력한다.

따라서, 노말모드에서는 G21의 출력은 로우상태를 유지하고, G22의 출력은 하이상태를 유지한다.

고정도모드에서는 CTR 신호가 로우상태가 되므로, G17, G18은 차단상태를 유지하고, G19, G20은 TA 및 TB 신호를 각각 출력한다.

제1출력회로(175)는 제1구동회로(175A)와 제2구동회로(175B)를 포함한다.

제1구동회로(175A)는 트랜지스터(M1~M11)를 포함하고, 제2구동회로(175B)는 트랜지스터(M12~M22)를 포함한다.

노말모드에서는 제1모드제어신호가 로우상태를 유지하고, 제2모드제어신호가하이상태를 유지하므로, 제1구동회로(175A)의 M4가 턴오프되므로 M3, M5, M10, M11은 턴온상태를 유지하고, M8은 턴온상태를 유지하므로 M7, M9는 턴오프되어 제2전류신호(Io2)에 대응하여 캐패시터(C-LPF)를 방전하는 풀다운전류를 제공한다. 제2구동회로(175B)의 M19가 턴오프되므로 M18, M20은 턴온상태를 유지하고, M15는 턴온상태를 유지하므로 M14, M16은 턴오프동작하여 제1전류신호(Io1)에 대응하여 캐패시터(C-LPF)를 충전시키는 풀업전류를 제공한다.

따라서, 노말모드에서는 1클럭주기동안만 캐패시터(C-LPF)를 충전하고, 3클럭주기동안은 충전된 전압을 홀딩하고, 다음 1클럭주기동안 다시 충전하고 홀딩하는 과정을 반복하게 된다.

도 14를 참조하면, 고정도모드에서는 TA 신호가 제1모드제어신호로 제공되고, TB 신호가 제2모드제어신호로 제공된다.

TA신호의 하이구간에서는 M8, M15가 턴오프되고, M4, M19는 턴온상태를 유지하므로 M7, M9, M14, M16은 턴온작된다. 따라서, M1, M6, M7, M9를 통하여 제2전류신호(Io2)에 대응하여 캐패시터(C-LPF)를 충전하는 풀업전류를 제공한다. 또한, M12, M13, M14, M16, M21, M22를 통하여 제1전류신호(Io1)에 대응하여 캐패시터(C-LPF)를 방전시키는 풀다운전류를 제공한다. 그러므로, 캐패시터(C-LPF)는 풀업전류와 풀다운전류의 차전류에 의해 충전되게 된다.

TA 및 TB 신호가 모두 로우인 구간에서는 M4, M8, M15, M19가 모두 턴온되므로 제1 및 제2구동회로의 출력이 모두 하이임피던스 상태를 유지하므로, 캐패시터는 충전구간의 마지막 전압상태로 홀딩 유지된다.

TB신호의 하이구간에서는 M4, M19가 턴오프되고, M8, M15는 턴온상태를 유지하므로 M3, M5, M18, M20는 턴온동작된다. 따라서, TA 신호의 하이구간과는 반대 방향으로 전류패스를 형성하게 된다. 즉, M1, M2, M3, M5, M10, M11을 통하여 제2전류신호(Io2)에 대응하여 캐패시터(C-LPF)를 방전시키는 풀다운전류를 제공한다. 또한, M12, M17, M18, M20을 통하여 제1전류신호(Io1)에 대응하여 캐패시터(C-LPF)를 충전하는 풀업전류를 제공한다. 제1입력단자(12) 및 제2입력단자(14)를 입력신호는 배제된 상태에서 차동증폭회로(160)의 입력오프셋에러와 방전발생에러 성분만이 제1 및 제2전류신호(Io1, Io2)를 구성하므로 캐패시터(C-LPF)에 충전된 에러성분만이 전류방향이 역전되는 것에 의해 방전되므로 입력신호성분만이 남게 된다.

따라서, 에러성분이 제거된 입력신호만을 센싱하게 되므로 고정도의 센싱이 가능하다.

또한, 고정도 모드에서는 전류가 캐패시터(C-LPF)에 충전 및 방전되는 시간을 t1 보다 짧은 Ta, Tb로 설정함으로써 온오프시 상승에지 및 하강에지에 의한 에러성분이 유입되는 것을 최소화한다. 즉, 차동증폭회로(160)가 캐패시터(C-LPF)의 충전 또는 방전기간동안 동작상태에 있으므로 t2, t3의 방전시간 지연으로 인한 전류적분의 에러치를 제거하기 위함이다.

상술한 본 발명의 실시예들의 집적회로는 바이폴라 트랜지스터 또는 모스 트랜지스터로 설계 가능하다. 버퍼회로는 모스 트랜지스터로 설계하는 것이 바이폴라 트랜지스터로 설계하는 것에 비하여 하나의 모스 트랜지스로 구성할 수 있으므로 회로 구성을 보다 간략하게 할 수 있다.

도 15는 용량성 부하를 비교할 때, 디지털 출력의 채터링을 방지하기 위한 캐패시터를 연결한 회로결선도를 나타내고, 도 16은 용량성 부하를 비교할 때, 아날로그 순시치를 출력하기 위한 회로 결선도를 나타내고, 도 17은 저항성 부하를 비교할 때, 디지털 출력의 채터링을 방지하기 위한 캐패시터를 연결한 회로결선도를 나타내고, 도 18은 저항성 부하를 비교할 때, 아날로그 순시치를 출력하기 위한 회로 결선도를 나타낸다.

도 19는 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 5핀 구조에서 핀배치 구조의 조합을 나타낸다. 이 경우 제1출력단자(16)와 제어입력단자(10)는 외부핀으로 연결하지 않고 플로팅 상태로 둔다. 제1입력단자(IN-A)와 제2입력단자(IN-B)는 VDD단자 또는 GND단자를 사이로 대칭 배치하거나, 패키지를 사이로 대칭되게 패키지 에지부위에 배치하거나, 이들 단자들만 패키지 일측에 서로 멀리 떨어지게 에지부위에 배치한다. 이와 같은 입력단자들의 배치는 양 입력단자에 결합되는 기생캐패시턴스를 최소화하거나 동일한 조건을 제공하여 입력 에러를 최소화하여 정확한 센싱을 가능하게 한다.

도 20은 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 6핀 구조에서 핀배치 구조의 조합을 나타낸다. 이 경우 제어입력단자(10)는 외부핀으로 연결하지 않고 플로팅 상태로 둔다. 입력단자쌍의 배치는 전술한 바와 같다.

도 21은 하나의 패키지에 하나의 임피던스 비교 집적회로 칩을 실장한 경우 8핀 구조에서 핀배치 구조의 조합을 나타낸다. 이 경우 제어입력단자(10)는 외부핀으로 연결하지 않고 플로팅 상태로 둔다.

도 22는 하나의 패키지에 두개의 임피던스 비교 집적회로 칩을 실장한 경우 8핀 구조에서 핀배치 구조의 조합을 나타낸다. 이 경우 제1출력단자(16)와 제어입력단자(10)는 외부핀으로 연결하지 않고 플로팅 상태로 둔다. 하나의 패키지에 복수의 입력단자쌍(IN1-A, IN1-B)(IN2-A, IN2-B)이 존재할 경우에는 입력단자쌍들이 패키지를 사이로 서로 대향되게 배치하고, 일측에서는 입력단자들을 나란히 배치하거나 이들 사이에 전원단자나 출력단자를 배치한다.

도 23은 하나의 패키지에 4개의 임피던스 비교 집적회로 칩을 실장한 경우 14핀 구조에서 핀배치 구조의 조합을 나타낸다. 이 경우 제1출력단자(16)와 제어입력단자(10)는 외부핀으로 연결하지 않고 플로팅 상태로 둔다. 이 경우에는 패키지를 사이로 2칩씩 핀들이 배치되도록 하고, 일측에서 각 칩의 핀들이 전원단자나 접지단자를 중앙으로 서로 분리되도록 핀을 배치한다.

도 24는 인쇄회로기판 상에 본 발명의 2칩 8핀 패키지를 실장한 경우 인쇄회로기판에서의 라인 패턴의 배치예를 나타낸다. 도시한 라인 패턴은 기생 임피던스의 차를 최소화하여 보다 정밀한 비교값을 획득할 수 있다.

[응용예1]

이와 같이 구성된 본 발명의 임피던스 비교 집적회로 칩을 이용한 터치스위치 모듈의 구체적인 구성은 다음과 같다.

도 25는 본 발명에 의한 터치 스위치의 바람직한 일 실시예의 단면구성을 나타내고, 도 26은 평면도이고, 도 27은 저면도이다.

일실시예의 터치스위치(300)는 통형의 케이스(302)를 포함한다. 케이스(302)의 내부 중간에는 수평 지지판(304)이 형성된다. 따라서, 수평지지판(304)의 하부에는 케이스(302)의 하부에지까지 공간부(306)가 확보되고, 상부에는 케이스(302)의 상부에지까지 공간부(308)가 확보된다. 공간부(306, 308)는 기생 캐패시턴스의 영향을 억제한다.

수평지지판(304)에는 리드선을 위한 3개의 통공(310)이 횡으로 일렬로 형성된다. 인쇄회로기판(312)에는 임피던스 비교 집적회로칩(313)이 실장되고, 3개의 리드선(314)과 전기적으로 결선된다. 또한, 도전성 탄성단자(316)가 설치된다. 여기서 리드선(314)은 구동전압(VCC) 리드선, 접지전압 리드선, 출력 리드선을 포함한다. 출력 리드선을 다른 리드선에 대해서 최외곽으로 배치한다.

이와 같이 회로구성된 인쇄회로기판(312)은 3개의 리드선(314)이 통공(310)을 통하여 하방으로 돌출되게 삽입되어 수평지지판(304) 상에 안착된다.

여기서, 상기 칩(313)은 베어타입으로 실장하고 공간부(308) 내부를 몰드 수지로 채워서 완전 밀봉 타입으로 구성하는 것이 바람직하다.

절연체기판(318)에는 하부전극층(320)과 상부전극층(322)이 형성된다. 따라서, 절연체기판(318)은 하부전극층(320)과 상부전극층(322)으로 구성된 두개의 전극 사이에 개재된 유전체층으로 작용하여 하나의 캐패시터를 구성한다.

절연체기판(318)은 케이스(302)의 상부에지에 형성된 걸림홈(324)에 장착되고 초음파 방식 등으로 융착시켜서 케이스(302) 내부를 밀봉한다.

절연체기판(318)이 장착되면 하부전극층(320)은 도전성 탄성단자(316)과 접촉되어 전기적으로 연결된다. 도전성 탄성단자(316)는 하부전극층(320)과 전기적 접촉이 잘되도록 그 탄성정도가 조절된다.

절연성기판(318)의 상부전극층(322) 상에는 도전성 탄성체(326)를 부착한다. 도전성 탄성체(326)는 외부 스위치 전극과의 밀착 접촉을 유도하여 전기적 연결을 가능하게 한다.

도 28을 참조하면, 도전성 탄성체의 변형된 구조는 상부전극층(322) 중앙에 도전성 전극막대(323)를 결합하고, 도전성 전극막대(323)에 도전성 고무캡(327)을 씌어서 구성한다. 이 경우에는 금속막대의 치수 변위에 신축성 있게 밀착이 잘되고, 부품의 표준화를 용이하여 생산성을 향상시킬 수 있다. 또한, 외부 진동에 의한 도전성 접촉을 유지하며 충격흡수가 좋고 마찰에 의한 마모가 적고 금속막대의 부식을 방지할 수 있다. 도전성 고무캡 대신에 도전성 캡을 사용할 수 있다.

도 29를 참조하면, 본 발명의 다른 실시예의 터치스위치는 일실시예의 절연체기판(318)을 제거하고 인쇄회로기판(312)을 겸용한 구조를 가진다. 인쇄회로기판(312)의 하측면에 칩(313), 리드선(314), 캐패시터(328)을 실장하고, 상측면에는 전극층(322)을 형성하고 전극층(322)은 캐패시터(328)의 일측단자와 연결한다. 준비된 인쇄회로기판(312)을 걸림홈(324)에 장착한 다음에 초음파 방식 등으로 융착시켜서 케이스(302) 내부를 밀봉한다.

전극층(322) 상에는 도전성 탄성체(326)를 부착한다. 도전성 탄성체(326)는 외부 스위치 전극과의 밀착 접촉을 유도하여 전기적 연결을 가능하게 한다.

도 30은 터치스위치 모듈의 회로결선도를 나타낸다. 칩(313)의제2출력핀(OUT-D)은 출력리드선(314c)에 연결되고, 접지핀(GND)은 접지전압 리드선(314b)에 연결되고, 전원핀(VDD)은 전원전압 리드선(314a)에 연결된다. 반전입력단자(IN-)에는 저항(XR2) 및 캐패시터(XC5)를 통하여 도전성 탄성단자(316)이나 전극층(322)이 연결된다. 저항(XR2) 및 캐패시터(XC5)는 외부 유입전류의 크기를 제한하거나 정전기로부터 칩의 내부회로를 보호한다.

제1출력핀(OUT-A)은 캐패시터(XC3)를 통하여 접지된다. XC3는 제2출력핀에서의 채터링과 같은 노이즈를 억제한다.

비반전입력단자(IN+)는 캐패시터(XC4)를 통하여 접지된다. 캐패시터(XC4)는 기준 캐패시터로 터치되지 않은 상태에서는 반전단자에 연결된 캐패시터의 크기 보다 큰 값을 가지나 터치시에는 작은 값을 가지도록 설정된다. 터치되지 않을 때와 터치될 때의 값의 중간값이면 충분하다.

상기 칩(313)의 외부에서 연결된 소자들은 케이스 내부에 실장될 수도 있고 케이스 외부에 설치될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

예컨대, 상술한 실시예에서는 바이폴라 트랜지스터로 설계한 집적회로를 개시하지만 이에 국한되는 것은 아니고, 동일한 기능을 수행하도록 모스 트랜지스터 설계로도 구성이 가능하다. 모스 트랜지스터로 구성할 경우에 제1출력회로는 모스트랜지스터 입력특성에 의해 하나의 모스 트랜지스터로 아주 간단하게 대치될 수 있다.

또한, 터치 스위치 모듈에서 도전성 탄성체 결합구조는 그 응용분야에 따라 다양한 형태로 변형이 가능하다.

상술한 바와 같이 본 발명에서는 임피던스 비교회로 구성시 기준임피던스소자 및 비교 임피던스 소자를 모두 칩 외부소자로 구성하고, 칩 내부에서 동일한 기생 임피던스 조건하에서 전류미러를 사용하여 전류를 제공함으로써, 차동증폭회로의 입력 오프셋에러를 최소화함으로써 0.01피코패럿(pF) 정도의 용량변화를 센싱할 수 있다.

또한, 주기적으로 임피던스 변화치를 센싱하도록 함으로써 센싱동작을 수행하지 않는 시간동안에는 전류소모를 최소화하여 대략 소모전류가 70마이크로 암페어 정도로 저전력화를 달성할 수 있다.

본 발명의 터치스위치는 외부 기생 임피던스의 결합을 최소화하여 임피던스 비교의 고정도를 유지할 수 있고, 특히 가전제품의 스위치로 제공될 경우에 설치가 용이하고, 밀봉에 의해 방수 및 방습에 강하므로 수명이 길다.

Claims

매주기의 액티브구간에서는 제1입력단자와 제2입력단자에 각각 전류를 공급하기 위한 전류미러수단;

상기 매주기의 넌액티브구간에서는 상기 제1입력단자와 제2입력단자에 각각 방전패스를 제공하기 위한 방전수단;

상기 액티브구간에서 상기 제1입력단자와 제2입력단자를 통해 각각 입력된 신호들를 차동 증폭하기 위한 차동증폭수단;

상기 차동증폭수단의 출력신호에 응답하여 제1출력단자에 제1출력신호를 출력하기 위한 제1출력수단을 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제1항에 있어서, 상기 전류미러수단은

바이어스 저항에 의해 설정된 기준전류에 대응하는 출력전류를 발생하는 제1전류소스;

상기 제1전류소스의 출력전류에 대응하는 싱크전류를 제공하기 위한 전류싱크; 및

상기 전류싱크의 싱크전류에 응답하여 복수의 출력전류들을 상기 제1 및 제2입력단자에 각각 제공하기 위한 제2전류소스를 구비하는 것을 특징으로 하는 임피던스 비교 집적회로.
제2항에 있어서, 상기 전류미러수단은

고정도모드에서는 상기 전류싱크를 항시 온상태로 유지하고,

노말모드에서는 상기 매주기의 액티브구간에서는 상기 전류싱크를 온시키고, 넌액티브구간에서는 오프시키는 모드스위칭수단을 더 구비하는 것을 특징으로 하는 임피던스 비교 집적회로.
제1항에 있어서, 상기 차동증폭수단은

상기 제1입력단자 및 제2입력단자의 신호들을 각각 입력하여 차동증폭된 제1 및 제2전류신호를 각각 발생하는 에미터 커플 트랜지스터쌍으로 구성된 것을 특징으로 하는 임피던스 비교 집적회로.
제4항에 있어서, 상기 제1출력수단은

상기 제1전류신호에 응답하여 제1노드에 제1싱크전류를 제공하는 제1전류싱크수단;

상기 제2전류신호에 응답하여 제2노드에 제2싱크전류를 제공하는 제2전류싱크수단; 및

상기 제1노드와 제2노드에 연결된 전류소스; 및

상기 제1노드에 연결되어 제1노드에 공급되는 전류를 충전하는 캐패시터를 구비하는 것을 특징으로 하는 임피던스 비교 집적회로.
제5항에 있어서, 상기 집적회로는

상기 적분수단의 출력신호를 버퍼링하기 위한 버퍼수단;

상기 버퍼수단의 출력신호를 슈미트 트리거링하는 슈미트 트리거수단; 및

상기 슈미트 트리거링된 신호를 제2출력단자에 출력하기 위한 제2출력수단을 더 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 버퍼수단은

상기 제1노드에 연결되어 상기 제1출력신호를 버퍼링하기 위한 제1버퍼; 및

상기 제2노드에 연결되어 상기 제1버퍼에 의한 제1노드의 전류손실을 보상하기 위한 제2버퍼를 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 제2출력수단은

오픈 콜렉터 방식인 것을 특징으로 하는 임피던스 비교 집적회로.
제4항에 있어서, 상기 제1출력수단은

노말모드에서는 상기 제1전류신호에 대응하는 싱크전류를 상기 제1출력단자에 제공하고, 고정도모드에서는 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 싱크전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 소스전류를 제공하는 제1구동수단; 및

노말모드에서는 상기 제2전류신호에 대응하는 소스전류를 상기 제1출력단자에 제공하고, 고정도모드에서는 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 소스전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 싱크전류를 제공하는 제1구동수단을 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제9항에 있어서, 상기 집적회로는

소정 주기의 클럭신호를 발생하는 클럭발생수단;

상기 클럭신호를 입력하여 액티브구간과 넌액티브구간을 가진 타이밍제어신호를 발생하는 타이밍제어수단;

노말모드 및 고정도모드를 선택하기 위한 외부제어신호를 입력하기 위한 제어입력단자; 및

상기 외부제어신호와 타이밍제어신호를 조합하여 상기 노말모드 및 고정도모드를 제어하는 모드제어신호를 발생하는 모드제어신호 발생수단을 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 집적회로는

상기 제2출력단자를 통하여 출력되는 제2출력신호의 채터링을 방지하기 위하여 상기 제1출력단자에 외부 캐패시터를 연결하여 저역필터의 시정수를 조정하는 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 집적회로는

상기 제1출력단자에 외부저항을 연결하여 상기 제1 및 제2입력단자들 사이의 차값을 순시적 변화치로 출력하는 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 제1입력단자에는 센싱용 캐패시터를 연결하고 상기 제2입력단자에는 기준 캐패시터를 연결하는 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 제1입력단자에는 센싱용 저항을 연결하고 상기 제2입력단자에는 기준 저항을 연결하는 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 제1입력단자와 제2입력단자에 발생되는 기생임피던스의 차를 최소화하기 위하여 상기 제1입력단자와 제2입력단자는 패키지를 사이로 서로 대칭적으로 배치되는 것을 특징으로 하는 임피던스 비교 집적회로.
제6항에 있어서, 상기 제1입력단자와 제2입력단자에 발생되는 기생임피던스의 차를 최소화하기 위하여 상기 제1입력단자와 제2입력단자는 전원단자를 사이로 서로 대칭적으로 배치되는 것을 특징으로 하는 임피던스 비교 집적회로.
외부제어신호와 클럭신호를 조합하여 액티브구간과 넌액티브구간이 주기적으로 나타나는 타이밍제어신호와 노말모드 및 고정도모드를 제어하기 위한 모드제어신호를 발생하기 위한 제어신호 발생수단;

상기 타이밍제어신호와 모드제어신호에 응답하여 제1입력단자와 제2입력단자에 각각 전류를 공급하기 위한 전류미러수단;

상기 타이밍제어신호의 넌액티브구간에서는 상기 제1입력단자와 제2입력단자에 각각 방전패스를 제공하기 위한 방전수단;

상기 액티브구간에서 상기 제1입력단자와 제2입력단자를 통해 각각 입력된 신호들를 차동 증폭하여 제1 및 제2전류신호를 출력하는 차동증폭수단;

노말모드에서는 상기 제1전류신호에 대응하는 싱크전류를 상기 제1출력단자에 제공하고 상기 제2전류신호에 대응하는 소스전류를 상기 제1출력단자에 제공하고, 고정도모드에서는 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 싱크전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제1전류신호에 대응하는 소스전류를 제공하며, 상기 매주기의 액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 소스전류를 제공하고, 넌액티브구간에서 상기 제1출력단자에 상기 제2전류신호에 대응하는 싱크전류를 제공하여 제1출력단자에 제1출력신호를 출력하기 위한 제1출력수단;

상기 제1출력신호를 버퍼링하기 위한 버퍼수단;

상기 버퍼수단의 출력신호를 슈미트 트리거링하는 슈미트 트리거수단; 및

상기 슈미트 트리거링된 신호를 제2출력단자에 출력하기 위한 제2출력수단을 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제17항에 있어서, 상기 전류미러수단은

바이어스 저항에 의해 설정된 기준전류에 대응하는 출력전류를 발생하는 제1전류소스;

상기 제1전류소스의 출력전류에 대응하는 싱크전류를 제공하기 위한 전류싱크; 및

상기 전류싱크의 싱크전류에 응답하여 복수의 출력전류들을 상기 제1 및 제2입력단자에 각각 제공하기 위한 제2전류소스를 구비하는 것을 특징으로 하는 임피던스 비교 집적회로.
제17항에 있어서, 상기 버퍼수단은

상기 제1노드에 연결되어 상기 제1출력신호를 버퍼링하기 위한 제1버퍼; 및

상기 제2노드에 연결되어 상기 제1버퍼에 의한 제1노드의 전류손실을 보상하기 위한 제2버퍼를 구비한 것을 특징으로 하는 임피던스 비교 집적회로.
제17항에 있어서, 상기 임피던스 비교 집적회로칩들이 하나 또는 2배수개씩 일체로 패키징되고, 적어도 하나 이상의 칩들의 입출력핀들은 상기 패키지의 일측에 배열되고, 대응되는 적어도 하나 이상의 다른 칩들의 입출력핀들은 다른 측에 배열되는 것을 특징으로 하는 임피던스 비교 집적회로 패키지.
제20항에 있어서, 상기 어느 일측에서 입력핀들은 적어도 하나 이상의 다른 핀들을 사이로 대칭되게 배치된 것을 특징으로 하는 임피던스 비교 집적회로 패키지.
제20항에 있어서, 상기 어느 일측에서 입력핀들은 나란히 배치된 것을 임피던스 비교 집적회로 패키지.
내부 중간에 수평지지판을 가지고, 수평지지판의 하부와 상부에 공간부를 가진 통형 케이스;

상기 수평지지판에 안착되어 지지되고, 수평지지판을 통하여 복수의 외부 리드선이 상기 하부 공간부로 돌출되고, 임피던스 비교 집적회로 칩이 실장된 인쇄회로기판;

상기 인쇄회로기판에 설치되고 상기 상부 공간부로 돌출된 도전성 탄성단자;

상기 케이스의 상단에 결합되고, 하면에 형성되고 상기 도전성 탄성단자와 전기적으로 접촉되는 하부전극층과 상면에 형성되고 외부 터치되는 상부전극층을 가진 절연체기판을 구비한 것을 특징으로 하는 터치스위치.
제23항에 있어서, 상기 터치스위치는

상기 상부전극층에 도전성 탄성체가 결합된 것을 특징으로 하는 터치스위치.
제24항에 있어서, 상기 도전성 탄성체의 결합은 상부전극층의 중앙에 도전성 막대를 부착하고, 상기 도전성 막대에 도전성 고무캡을 씌어서 된 것을 특징으로 하는 터치스위치.
제23항에 있어서, 상기 복수의 외부 리드선들 중 출력 리드선이 외곽에 배치된 것을 특징으로 하는 터치스위치.
내부 중간에 수평지지판을 가지고, 수평지지판의 하부와 상부에 공간부를 가진 통형 케이스;

상기 케이스의 상단에 결합되고, 상기 수평지지판을 통하여 복수의 외부 리드선이 상기 하부 공간부로 돌출되고, 임피던스 비교 집적회로 칩이 하면에 실장된 인쇄회로기판; 및

상기 인쇄회로기판의 상면에 형성되고, 하면의 임피던스 비교 집적회로와 전기적으로 연결된 전극층을 구비한 것을 특징으로 하는 터치스위치.
제27항에 있어서, 상기 터치스위치는

상기 전극층에 도전성 탄성체가 결합된 것을 특징으로 하는 터치스위치.