KR100431290B1 - Noise detection circuit of semiconductor memory device - Google Patents
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Abstract
본 발명은 입/출력회로의 접지라인(Vss)에서 발생된 노이즈를 검출하여 입력버퍼 및 입력래치 회로의 동작을 제어하도록 함으로써 노이즈에 대한 특성을 강화시킨 반도체 메모리 장치의 노이즈 검출 회로에 관한 것이다. 이를 위해 외부로부터 노이즈 검출 커맨드 신호를 수신하는 외부 입력 패드부와, 상기 외부 입력 패드부로부터 노이즈 검출 커맨드 신호를 수신하여 디코팅된 신호를 출력하는 커맨드 디코더부와, 상기 커맨드 디코더부의 출력신호에 의해 제 1 접지전압 라인과 제 2 접지전압 라인에서 발생된 노이즈를 수신하여 이를 검출한 신호로 발생하는 노이즈 검출부와, 상기 노이즈 검출부에서 발생된 검출신호에 의해 동작이 제어되는 데이터 입력부를 포함하여 구성된 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise detection circuit of a semiconductor memory device which enhances the characteristics of noise by detecting the noise generated at the ground line Vss of the input / output circuit and controlling the operation of the input buffer and the input latch circuit. To this end, an external input pad unit for receiving a noise detection command signal from the outside, a command decoder unit for receiving a noise detection command signal from the external input pad unit and outputting a decoded signal, and an output signal of the command decoder unit And a noise detector configured to receive the noise generated from the first ground voltage line and the second ground voltage line and generate the detected signal, and a data input unit to control the operation of the detected signal generated by the noise detector. It features.
Description
본 발명은 반도체 메모리 장치의 노이즈 검출 회로에 관한 것으로, 특히 입/출력회로의 접지라인(Vss)에서 발생된 노이즈를 검출하여 입력버퍼 및 입력래치 회로의 동작을 제어하도록 함으로써 노이즈에 대한 특성을 강화시킨 반도체 메모리 장치의 노이즈 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise detection circuit of a semiconductor memory device, and in particular, to detect the noise generated from the ground line (Vss) of an input / output circuit to control the operation of the input buffer and the input latch circuit, thereby enhancing the characteristics of the noise. The noise detection circuit of the semiconductor memory device.
도 1은 종래의 데이터 입/출력 회로부를 나타낸 블럭도이다.1 is a block diagram showing a conventional data input / output circuit unit.
도 1에 도시한 바와 같이 데이터 신호를 입/출력하기 위한 입/출력 패드부(10)와, 상기 입/출력 패드부(10)를 통해 수신된 데이터를 데이터 버스 센스 앰프(도면에 도시하지 않았음)로 출력하는 데이터 입력 회로부(100)와, 상기 데이터 버스 센스 앰프에서 출력된 데이터를 수신하여 상기 입/출력 패드부(10)로 데이터를 출력하는 데이터 출력 회로부(200)를 구비한다.As illustrated in FIG. 1, an input / output pad unit 10 for inputting / outputting a data signal and data received through the input / output pad unit 10 may include a data bus sense amplifier (not illustrated). And a data input circuit unit 100 for outputting the data output from the data bus sense amplifier and outputting the data to the input / output pad unit 10.
여기서, 상기 데이터 입력 회로부(100)는 상기 입/출력 패드부(10)를 통해 외부로부터 수신된 TTL 전위레벨의 입력신호를 내부의 CMOS 전위레벨로 변경하는 입력버퍼부(12)와, 상기 입력버퍼부(12)로부터 수신된 신호를 클럭에 동기시켜 출력하는 입력래치부(14)로 구성된다.Here, the data input circuit unit 100 includes an input buffer unit 12 for changing an input signal of a TTL potential level received from the outside through the input / output pad unit 10 to an internal CMOS potential level, and the input. The input latch unit 14 is configured to output a signal received from the buffer unit 12 in synchronization with a clock.
그리고 상기 데이터 출력 회로부(200)는 상기 데이터 버스 센스앰프로부터 수신된 신호를 래치시켜 출력하는 출력 래치부(18)와, 상기 출력 래치부(18)로부터 수신된 신호를 상기 입/출력 패드부(10)로 출력하는 출력 버퍼부(16)로 구성된다.The data output circuit unit 200 outputs an output latch unit 18 for latching and outputting a signal received from the data bus sense amplifier, and a signal received from the output latch unit 18. And an output buffer unit 16 for outputting to 10).
이와 같이 구성된 데이터 입/출력 회로부는 100㎒ 이하의 저속동작에서는 접지라인()에 노이즈가 발생되더라도 입력신호가 노이즈에 영향을 받지 않고 안정적으로 동작이 된다.In the low speed operation of 100 MHz or less, the configured data input / output circuit part operates stably without affecting the noise even if noise is generated in the ground line ().
그러나 최근 들어 통신용 반도체뿐만 아니라 지금까지 저속 동작에 속하던 메모리도 400㎒ 이상의 고속동작을 하기 때문에 입력회로부분에서 발생되는 전력잡음 및 입출력회로로부터 발생되는 소수 캐리어들이 조밀하게 밀집되어 그 소수 캐리어들이 또 다른 입출력 회로로 침투하여 신호의 왜곡을 발생시키게 된다.However, in recent years, not only communication semiconductors but also memories that have been operating at low speeds so far operate at a high speed of 400 MHz or more, so that the power noises generated from the input circuit portion and the minority carriers generated from the input / output circuits are densely packed. It penetrates into other input / output circuits, causing distortion of the signal.
그러나 상기와 같이 구성된 종래의 데이터 입/출력 회로에 있어서는 다음과 같은 문제점이 있었다.However, the conventional data input / output circuit configured as described above has the following problems.
데이터 입력 회로부의 접지라인(Vss)에 노이즈가 발생되면, 100㎒ 이하의 저속 동작에서는 입력신호가 노이즈에 영향을 받지 않고 안정적으로 동작하지만, 400㎒ 이상의 고속동작에서는 입력 신호가 왜곡되어 신호의 전송속도를 저하시킨다.When noise occurs on the ground line Vss of the data input circuit part, the input signal operates stably without being affected by the noise in the low speed operation of 100 MHz or less, but the input signal is distorted in the high speed operation of 400 MHz or more to transmit the signal. Slows down.
따라서, 데이터 입력 회로부의 접지라인(Vss)에서 발생되는 노이즈가 입력 버퍼부의 기준전압(Vref)과 입력 래치부의 클럭신호(CLK)에 커플링 캡과 유도 인덕턴스 등의 노이즈로 작용하게 되어 입력신호를 왜곡시키고 전송속도를 저하시키게 된다.Accordingly, noise generated from the ground line Vss of the data input circuit part acts as noise such as a coupling cap and an inductance to the reference voltage Vref of the input buffer part and the clock signal CLK of the input latch part. It will distort and reduce the transmission speed.
본 발명은 상기와 같은 문제점을 해결하기 위하여 데이터 입력 회로부의 접지전압(Vss) 라인에 인가된 노이즈 성분을 검출하여 입력버퍼 및 래치회로의 동작을 제어하도록 함으로써 노이즈에 대한 동작 특성을 강화시킨 노이즈 검출 회로를 제공하는데 그 목적이 있다.The present invention is to detect the noise component applied to the ground voltage (Vss) line of the data input circuit part to control the operation of the input buffer and the latch circuit to solve the above problems by detecting the noise to enhance the operation characteristics for noise The purpose is to provide a circuit.
도 1은 종래의 데이터 입출력 회로부를 나타낸 블록도1 is a block diagram showing a conventional data input and output circuit portion
도 2a는 본 발명의 일실시예에 따른 노이즈 검출 회로를 나타낸 블록 구성도2A is a block diagram illustrating a noise detection circuit according to an exemplary embodiment of the present invention.
도 2b는 도 2a에 도시된 노이즈 검출 회로를 이용한 데이터 입력 회로부를 나타낸 구성도FIG. 2B is a block diagram showing a data input circuit unit using the noise detection circuit shown in FIG. 2A
도 3은 2a에 도시된 노이즈 검출 회로의 동작 타이밍도3 is an operation timing diagram of the noise detection circuit shown in 2a;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
20 : 외부 입력 패드부 22 : 커맨드 디코더부20: external input pad portion 22: command decoder portion
24 : 전압 합산부 26 : 비교기24: voltage adder 26: comparator
30 : 노이즈 검출부 32 : 데이터 입력 회로부의 접지전압 라인30: noise detector 32: ground voltage line of the data input circuit
34 : 데이터 출력 회로부의 접지전압 라인34: ground voltage line of data output circuit
120 : 데이터 입력 회로부120: data input circuit
140 : 입력버퍼부 160 : 입력래치부140: input buffer unit 160: input latch unit
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 노이즈검출 회로는 외부로부터 노이즈 검출 커맨드 신호를 수신하는 외부 입력 패드부와, 상기 외부 입력 패드부로부터 노이즈 검출 커맨드 신호를 수신하여 디코팅된 신호를 출력하는 커맨드 디코더부와, 상기 커맨드 디코더부의 출력신호에 의해 제 1 접지전압 라인과 제 2 접지전압 라인에서 발생된 노이즈를 수신하여 이를 검출한 신호로 발생하는 노이즈 검출부와, 상기 노이즈 검출부에서 발생된 검출신호에 의해 동작이 제어되는 데이터 입력부를 포함하여 구성된 것을 특징으로 한다.The noise detection circuit of the semiconductor memory device of the present invention for achieving the above object is an external input pad unit for receiving a noise detection command signal from the outside, and received and decoded by receiving a noise detection command signal from the external input pad unit A command decoder for outputting a signal; And a data input unit for controlling operation by the generated detection signal.
또한, 본 발명의 반도체 메모리 장치의 노이즈 검출회로는 상기 노이즈 검출부는 상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 1 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 1 MOS 트랜지스터와, 상기 커맨드 디코더부에서 출력된 검출신호에 의해 제 2 접지전압 라인에서 발생된 노이즈를 드레인측으로 전송하는 제 2 MOS 트랜지스터와, 상기 제 1, 제 2 MOS 트랜지스터를 통해 수신된 제 1, 제 2 접지라인에서 발생된 노이즈를 합쳐서 출력하는 전압 가산부와, 상기 전압 가산부에서 출력된 신호와 기준전압을 비교한 신호를 발생하는 비교부로 구성되는 것을 특징으로 한다.In addition, in the noise detection circuit of the semiconductor memory device of the present invention, the noise detector includes a first MOS transistor for transmitting noise generated at a first ground voltage line to a drain side by a detection signal output from the command decoder, and the command. The second MOS transistor for transmitting noise generated in the second ground voltage line to the drain side by the detection signal output from the decoder, and the first and second ground lines received through the first and second MOS transistors. And a comparator for generating a signal obtained by comparing the reference noise with the signal output from the voltage adder.
또한, 상기 제 1 접지전압 라인은 데이터 입력 회로부의 입력버퍼부와 입력래치부의 접지전압 라인이고, 상기 제 2 접지전압 라인은 데이터 출력 회로부의 출력버퍼부와 출력래치부의 접지전압 라인인 것을 특징으로 한다.The first ground voltage line may be an input buffer part and an input latch part of a ground voltage line of the data input circuit part, and the second ground voltage line may be an output buffer part of the data output circuit part and a ground voltage line of the output latch part. do.
또한, 상기 제 1, 제 2 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.The first and second MOS transistors may be PMOS transistors.
또한, 상기 데이터 입력부는 상기 외부 입력 패드부를 통해 수신된 데이터신호를 상기 노이즈 검출부에서 발생된 신호에 의해 기준전압과 비교 증폭하여 출력하는 입력버퍼부와, 상기 입력버퍼부에서 출력된 신호를 상기 노이즈 검출부에서 발생된 신호에 의해 클럭신호에 동기시켜 래치시킨 신호를 출력하는 입력래치부로 구성됨을 특징으로 한다.The data input unit may further include an input buffer unit for comparing and amplifying a data signal received through the external input pad unit with a reference voltage by a signal generated by the noise detection unit, and outputting the signal output from the input buffer unit to the noise. And an input latch unit for outputting a signal latched in synchronization with the clock signal by the signal generated by the detector.
또한, 상기 입력버퍼부는 상기 노이즈 검출부에서 출력된 신호에 의해 제 1 노드와 제 2 노드로 전원전압을 공급하는 커런트 미러형의 제 3, 제 4 PMOS 트랜지스터와, 상기 외부 입력 패드부를 통해 수신된 신호에 의해 상기 제 1 노드의 전압을 제 3 노드로 전송하는 제 1 NMOS 트랜지스터와, 상기 제 2 노드의 전압을 기준전압에 의해 상기 제 3 노드로 전송하는 제 2 NMOS 트랜지스터와, 상기 제 3 노드의 전압을 인에이블 신호에 의해 접지전압으로 방전시키는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 한다.The input buffer unit may include current mirror type third and fourth PMOS transistors that supply power voltages to the first node and the second node by signals output from the noise detector, and signals received through the external input pad unit. A first NMOS transistor for transmitting a voltage of the first node to a third node by means of the first NMOS transistor, a second NMOS transistor for transmitting a voltage of the second node to the third node by a reference voltage, and a third node of the third node And a third NMOS transistor for discharging the voltage to the ground voltage by the enable signal.
또한, 상기 제 1, 제 2 PMOS 트랜지스터는 NMOS 트랜지스터로 사용할 수 있는 것을 특징으로 한다.The first and second PMOS transistors may be used as NMOS transistors.
이하, 첨부된 도면을 참조하여 본 발명의 노이즈 검출 회로에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the noise detection circuit of the present invention will be described in detail with reference to the accompanying drawings.
도 2a는 본 발명의 일실시예에 따른 노이즈 검출 회로를 나타낸 블록 구성도이고, 도 2b는 도 2a에 도시된 노이즈 검출 회로를 이용한 데이터 입력 회로부의 구성도이다.FIG. 2A is a block diagram illustrating a noise detection circuit according to an exemplary embodiment of the present invention, and FIG. 2B is a block diagram of a data input circuit unit using the noise detection circuit illustrated in FIG. 2A.
도 2a에 도시한 바와 같이 외부로부터 노이즈 검출 커맨드 신호(NC)를 수신하는 외부 입력 패드부(20)와, 상기 외부 입력 패드부(20)로부터 수신된 노이즈 커맨드 신호(NC)를 수신하여 디코팅된 신호(NS)를 출력하는 커맨드 디코더부(22)와, 상기 커맨드 디코더부(22)의 출력신호(NS)에 의해 데이터 입력 회로부의 접지전압(Vss) 라인(32)과 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈를 수신한 후, 노이즈를 검출한 신호(VA)를 발생하는 노이즈 검출부(30)와, 상기 노이즈 검출부(30)에서 발생된 노이즈 검출신호(VA)에 의해 각각 동작이 제어되는 데이터 입력 회로부(120)를 구비한다.As shown in FIG. 2A, an external input pad unit 20 for receiving a noise detection command signal NC from the outside and a noise command signal NC received from the external input pad unit 20 are received and decoded. The command decoder 22 for outputting the received signal NS and the ground voltage Vss line 32 of the data input circuit part and the ground of the data output circuit part by the output signal NS of the command decoder 22. After receiving the noise generated from the voltage Vss line 34, the noise detector 30 generates a signal V A from which the noise is detected, and the noise detection signal V generated from the noise detector 30. And a data input circuit part 120 whose operation is controlled by A ).
여기서, 상기 노이즈 검출부(30)는 상기 커맨드 디코더부(22)에서 출력된 검출신호(NS)에 의해 상기 데이터 입력 회로부의 접지전압(Vss) 라인(32)에서 발생된 노이즈를 드레인측으로 전송하는 제 1 PMOS 트랜지스터(P1)와, 상기 커맨드 디코더부(22)에서 출력된 검출신호(NS)에 의해 상기 데이터 출력 회로부의 접지전압(Vss)라인(34)에서 발생된 노이즈를 드레인측으로 전송하는 제 2 PMOS 트랜지스터(P2)와, 상기 제 1, 제 2 PMOS 트랜지스터(P1)(P2)를 통해 수신된 데이터 입력 회로부의 접지저압(Vss) 라인(32)에서 발생된 노이즈와 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈를 합쳐서 출력하는 전압 가산부(24)와, 상기 전압 가산부(24)에서 출력된 신호(VB)와 기준전압(Vref)을 비교한 신호(VA)를 발생하는 비교부(26)로 구성된다.Here, the noise detector 30 is configured to transmit noise generated at the ground voltage Vss line 32 of the data input circuit part to the drain side by the detection signal NS output from the command decoder 22. The second PMOS transistor P1 and a second signal for transmitting noise generated at the ground voltage Vss line 34 of the data output circuit part to the drain side by the detection signal NS output from the command decoder 22. Noise generated from the ground low voltage (Vss) line 32 of the data input circuit portion received through the PMOS transistor P2 and the first and second PMOS transistors P1 and P2 and the ground voltage of the data output circuit portion. (Vss) The signal adding unit 24 which adds and outputs the noise generated by the line 34 and the signal V comparing the signal V B output from the voltage adding unit 24 with the reference voltage Vref. It consists of a comparison part 26 which produces A ).
그리고 상기 데이터 입력 회로부(120)는 도 2b에 도시한 바와 같이 상기 외부 입력 패드부(20)를 통해 수신된 데이터 신호를 상기 노이즈 검출부(30)에서 발생된 신호(VA)에 의해 기준전압(Vref)과 비교 증폭하여 출력하는 입력버퍼부(140)와, 상기 입력버퍼부(140)에서 출력된 신호를 상기 노이즈 검출부(30)에서 발생된 신호(VA)에 의해 클럭신호(CLK)에 동기시켜 래치시킨 신호(Vout)를 출력하는 입력래치부(160)로 구성된다.As illustrated in FIG. 2B, the data input circuit unit 120 converts the data signal received through the external input pad unit 20 into a reference voltage by the signal V A generated by the noise detector 30. The input buffer unit 140 for amplifying and outputting Vref) and the signal output from the input buffer unit 140 to the clock signal CLK by the signal V A generated by the noise detector 30. And an input latch unit 160 that outputs the signal Vout synchronously latched.
이때, 상기 입력버퍼부(160)는 상기 노이즈 검출부(30)의 출력신호(VA)에 의해 노드(Nd1)와 노드(Nd2)로 전원전압(Vdd)을 공급하는 커런트 미러형의 제 3, 제 4 PMOS 트랜지스터(P3)(P4)와, 상기 외부 입력 패드부(20)를 통해 수신된 신호에 의해 상기 노드(Nd1)의 전압을 노드(Nd3)로 전송하는 제 1 NMOS 트랜지스터(N1)와, 상기 노드(Nd2)의 전압을 기준전압(Vref)에 의해 상기 노드(Nd3)로 전송하는 제 2 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)의 전압을 인에이블 신호(뚜)에 의해 접지전압(Vss)으로 방전시키는 제 3 NMOS 트랜지스터(N3)로 구성된다.In this case, the input buffer unit 160 is a current mirror type third mirror which supplies the power supply voltage Vdd to the node Nd1 and the node Nd2 by the output signal V A of the noise detector 30. A first NMOS transistor N1 for transmitting a voltage of the node Nd1 to the node Nd3 by a signal received through the fourth PMOS transistor P3 and P4 and the external input pad unit 20; The second NMOS transistor N2 for transmitting the voltage of the node Nd2 to the node Nd3 by the reference voltage Vref, and the voltage of the node Nd3 are grounded by an enable signal. The third NMOS transistor N3 discharges to the voltage Vss.
상기와 같이 구성된 본 발명의 일실시예에 따른 노이즈 검출 회로의 동작에 대하여 설명하기로 한다.The operation of the noise detection circuit according to an embodiment of the present invention configured as described above will be described.
도 3은 본 발명의 일실시예에 따른 노이즈 검출 회로의 동작 타이밍도이다.3 is an operation timing diagram of a noise detection circuit according to an embodiment of the present invention.
먼저, 노이즈 검출 커맨드 신호(NC)를 상기 외부 입력 패드부(10)에 수신한 후, 상기 커맨드 디코더부(22)는 노이즈 검출 커맨드 신호(NC)를 디코딩하여 노이즈 검출 커맨드 신호(NS)를 출력하면, 상기 노이즈 검출부(30)는 상기 노이즈 검출 커맨드 신호(NS)가 '로우'로 액티브될 때 상기 제 1, 제 2 PMOS 트랜지스터(P1)(P2)가 턴-온되어 상기 데이터 입력 회로부의 접지전압(Vss)라인(32)과 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서발생된 노이즈를 상기 전압 가산부(24)로 출력한다.First, after receiving the noise detection command signal NC to the external input pad unit 10, the command decoder 22 decodes the noise detection command signal NC to output the noise detection command signal NS. When the noise detection command signal NS is activated low, the noise detector 30 turns on the first and second PMOS transistors P1 and P2 to ground the data input circuit part. The noise generated from the voltage Vss line 32 and the ground voltage Vss line 34 of the data output circuit part is output to the voltage adder 24.
이때, 상기 전압 가산부(24)는 제 1, 제 2 PMOS 트랜지스터(P1)(P2)를 통해 수신된 노이즈를 합한 신호(VB)를 상기 비교부(26)로 출력한다.In this case, the voltage adder 24 outputs a signal V B obtained by adding the noises received through the first and second PMOS transistors P1 and P2 to the comparator 26.
그리고 상기 비교부(26)는 전압 가산부(24)로부터 수신된 신호(VB)와 기준전압(Vref)을 비교하여 상기 전압 가산부(24)로부터 수신된 신호(VB)가 상기 기준전압(Vref)보다 높을 경우 '하이' 상태를 갖고, 낮을 경우 '로우' 상태를 갖는 펄스신호(VA)를 발생한다.The comparison unit 26 compares the signal V B received from the voltage adder 24 with the reference voltage Vref, and the signal V B received from the voltage adder 24 is the reference voltage. If higher than Vref, a pulse signal V A having a high state and a low state is generated.
즉, 상기 데이터 입력 회로부의 접지전압(Vss) 라인(32)과 상기 데이터 출력 회로부의 접지전압(Vss) 라인(34)에서 발생된 노이즈가 입력신호에 영향을 미칠 정도로 높은 전압레벨을 가질 때에는 상기 입력버퍼부(140)와 입력래치부(160)의 동작을 제어한다.That is, when the noise generated from the ground voltage (Vss) line 32 of the data input circuit portion and the ground voltage (Vss) line 34 of the data output circuit portion has a voltage level high enough to affect the input signal. The operation of the input buffer unit 140 and the input latch unit 160 is controlled.
다시 말해, 상기 노이즈 검출부(30)로부터 출력된 검출 신호(VA)가 '하이' 상태이면, 상기 입력버퍼부(140)의 제 3, 제 4 PMOS 트랜지스터(P3)(P4)를 턴-오프시켜 오동작을 방지시킨다. 즉, 상기 노이즈 검출부(30)로부터 출력된 검출 신호(VA)가 '하이'상태이면 상기 입력래치부(160)가 동작하지 못하도록 제어함으로써 노이즈에 의해 원하지 않은 데이터가 출력되는 것을 막을 수 있다.In other words, when the detection signal V A output from the noise detector 30 is 'high', the third and fourth PMOS transistors P3 and P4 of the input buffer unit 140 are turned off. To prevent malfunction. That is, when the detection signal V A output from the noise detector 30 is 'high', the input latch unit 160 may be prevented from operating so that unwanted data may not be output by the noise.
이상에서 설명한 바와 같이 본 발명의 노이즈 검출 회로에 의하면, 데이터를입력하는 입력 회로부의 발생되는 노이즈를 검출하고, 이 검출된 신호에 의해 입력버퍼 및 입력래치회로의 동작을 제어함으로써 노이즈에 대한 특성을 강화시킬 수 있다.As described above, according to the noise detection circuit of the present invention, the noise generated by the input circuit portion for inputting data is detected, and the operation of the input buffer and the input latch circuit is controlled by the detected signal to improve the characteristics of the noise. You can strengthen it.
또한, 생산단계에서 발생될 수 있는 입력 노이즈로 인한 저수율 문제를 해결할 수 있으며, 이로 인해 제품의 품질을 향상시킬 수 있다.In addition, it is possible to solve the problem of low yield due to input noise that may occur in the production stage, thereby improving the quality of the product.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아햐 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration and various modifications, changes, additions, etc. will be possible to those skilled in the art within the spirit and scope of the present invention, such modifications and changes are considered to be within the scope of the claims I will do it.
Claims (7)
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