KR100430102B1 - 액정표시장치의 게이트 구동 회로 - Google Patents

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Abstract

본 발명이 속하는 기술분야는 액정표시장치의 게이트 구동 회로에 관한 것이다. 본 발명의 기술적 과제는 액정표시장치 패널의 플리커(flicker) 및 게이트 구동부의 래치업(latch up) 현상을 제거하고, 소비전력 및 저항 오차를 최소화함과 동시에, 게이트 구동부에 지연시간을 갖는 출력 전압을 인가하여 액정표시장치의 오동작을 방지하는데 있다. 본 발명에 의한 액정표시장치의 구동 회로는 게이트 하이 전압 단자, 클럭 신호 단자 및 제어 신호 단자의 입력을 받는 입력 제어부가 개시된다. 또한 본 발명은 게이트 하이 전압 단자, 제어 신호 단자 및 외부의 구동 전압 단자에 접속되어, 제어 신호가 로우일 경우에는 기저전압을 게이트 구동부에 공급하고, 상기 제어 신호가 하이인 상태에서 클럭 신호가 하이이면 상기 게이트 하이 전압을 게이트 구동부에 공급하며, 클럭 신호가 로우이면 구동 전압을 게이트 구동부에 공급하는 출력 제어부가 개시된다. 더불어, 본 발명은 입력 제어부의 앞단에 시간 지연부가 더 접속되어 게이트 구동부에 소정 시간 지연된 게이트 하이 전압을 공급한다.

Description

액정표시장치의 게이트 구동 회로{Gate operation circuit for liquid crystal display device}
본 발명은 액정표시장치의 게이트 구동 회로에 관한 것으로서, 보다 상세하게 설명하면 액정표시장치 패널의 플리커(flicker) 및 게이트 구동부의 래치업(latch up) 현상을 제거하고, 소비전력 및 저항 오차를 최소화함과 동시에, 게이트 구동부에 지연시간을 갖는 출력 전압을 인가하여 액정표시장치의 오동작을 방지할 수 있는 액정표시장치의 게이트 구동 회로에 관한 것이다.
일반적으로 TFT-LCD(Thin Film Transistor-Liquid Crystal Display)와 같은 액정표시장치는 크게 TFT가 형성되어 있는 하부 유리기판, 칼라 필터(Color Filter)가 형성되어 있는 상부 유리기판, 그리고 그 사이에 주입된 액정(Liquid Crystal)으로 이루어져 있다. 여기서, 상기 TFT는 전기적 신호를 전달, 제어하는 역할을 하며, 액정은 인가된 전압에 따라 분자 구조를 달리하여 빛의 투과를 제어한다. 그렇게 제어된 빛은 칼라 필터를 통과하면서 원하는 색과 영상으로 나타나게 된다.
이를 좀더 자세히 설명하면 액정표시장치를 구동시키기 위하여 게이트 구동부 및 데이터 구동부가 이용된다. 게이트 구동부는 TFT를 순차적으로 턴-온시키기 위하여 TFT에 게이트 하이 전압(VGH)을 순차적으로 공급한다. 또한 데이터 구동부는 TFT가 턴-온되었을 때 소정의 데이터 전압을 TFT로 공급한다. TFT는 데이터 구동부로부터 공급되는 데이터 전압에 의해 액정의 각도를 조절하고, 이에 따라 액정표시장치 패널에 소정의 화상이 표시되게 한다.
도 1을 참조하면, 종래의 액정표시장치의 게이트 구동 회로의 회로도가 도시되어 있다.
도시된 바와 같이 종래의 게이트 구동 회로는 게이트 하이 전압 단자(1), 제어 신호 단자(2), 클럭 신호 단자(3), 구동 전압 단자(4), 기저전압원(GND)으로부터 소정 전압을 입력받아 도 2와 같이 출력 단자(Vout)에 소정 전압을 공급하게 된다. 게이트 하이 전압(VGH)은 18V 내지 28V 사이에서 설정된다. 구동전압(VDD)은 6.5V 내지 10V에서 설정된다.
이와 같은 종래의 게이트 구동 회로는 클럭신호 단자(3)와 기저전압원(GND) 사이에 설치된 제1트랜지스터(transistor : Q1) 및 제3저항(R3)과, 제1트랜지스터(Q1)와 게이트 하이 전압 단자(1) 사이에 접속된 제1저항(R1) 및 제2저항(R2)과, 클럭 신호 단자(3)와 기저전압원(GND) 사이에 접속된 제6저항(R6) 및 제5트랜지스터(Q5)와, 게이트 하이 전압 단자(1)와 기저전압원(GND) 사이에 접속된 제4저항(R4), 제5저항(R5) 및 제2트랜지스터(Q2)와, 제5트랜지스터(Q5)와 게이트 하이 전압 단자(1) 사이에 설치된 제9저항(R9), 제8저항(R8), 제4트랜지스터(Q4) 및 제3트랜지스터(Q3)와, 출력 단자(Vout) 및 구동 전압 단자(4) 사이에 설치된 출력저항(R0) 및 제6트랜지스터(Q6)와, 제6트랜지스터(Q6)와 제1저항(R1) 사이에 설치된 제7저항(R7)으로 이루어져 있다. 여기서, 제2,3,4트랜지스터(Q2,Q3,Q4)는 PNP형이고, 나머지 제1,5,6트랜지스터(Q1,Q5,Q6)는 NPN형이다.
한편, 상기 출력 단자(Vout)에는 게이트 구동부(6)가 접속되어 있으며, 상기 게이트 구동부(6)에는 액정표시장치 패널(7)이 접속되어 있다. 여기서, 액정표시장치 패널(7)에 접속되는 데이터 구동부는 도시되어 있지 않다.
이러한 종래의 게이트 구동 회로는 제어 신호(CS)가 제2트랜지스터(Q2)의 베이스 단자로 공급된다. 또한 클럭 신호(CLK)는 제1트랜지스터(Q1) 및 제5트랜지스터(Q5)의 베이스 단자로 공급된다. 구동 전압(VDD)은 제6트랜지스터(Q6)의 에미터 단자로 공급된다. 게이트 하이 전압(VGH)은 제1트랜지스터(Q1)의 콜렉터 단자, 제6트랜지스터(Q6)의 베이스 단자 및 제3트랜지스터(Q3)의 에미터 단자로 공급된다.
이와 같은 종래 액정표시장치의 게이트 구동 회로의 동작 과정을 도 2를 참조하여 설명하기로 한다.
먼저 로우(low)의 제어 신호(CS)가 입력되면 출력 단자(Vout)에는 구동 전압(VDD)이 출력된다. 즉, 로우의 제어 신호(CS)는 제2트랜지스터(Q2)의 베이스 단자로 공급된다. 그러면 상기 제2트랜지스터(Q2)은 턴-오프 상태가 된다. 또한, 제2트랜지스터(Q2)이 턴-오프되면 게이트 하이 전압(VGH)이 제4저항(R4)에 인가되어 PNP형인 제3트랜지스터(Q3)도 턴-오프된다. 다시말하면, 제4저항(R4)에 인가된 전압(제3트랜지스터(Q3)의 베이스 단자)과 제3트랜지스터(Q3)의 에미터 단자에 인가된 전압이 동일하게 되고, 이에 따라 제3트랜지스터(Q3)이 턴-오프된다. 더불어 상기 제3트랜지스터(Q3)이 턴-오프되면 제8저항(R8) 및 제9저항(R9)에 전압이 인가되지 않게 되고 따라서 제4트랜지스터(Q4)도 턴-오프된다. 이와 같이 제4트랜지스터(Q4)가 턴-오프되면 게이트 하이 전압(VGH)은 출력 단자(Vout)로 공급되지 못한다. 다시 말하여, 로우 제어 신호(CS)가 입력될 때 게이트 하이 전압(VGH)은 출력 단자(Vout)로 공급되지 못한다.
한편, 클럭 신호(CLK)가 로우 상태일 때 제1트랜지스터(Q1)는 턴-오프된다. 제1트랜지스터(Q1)가 턴-오프되면, 제1 및 제7저항(R1,R7)에 소정의 전압이 인가된다. 이때, 제7저항(R7)에 인가된 전압과 구동 전압(VDD)의 전압차에 의해 제6트랜지스터(Q6)가 턴-온된다. 제6트랜지스터(Q6)가 턴-온되면 구동 전압(VDD)이 출력 저항(R0)에 인가되고, 따라서 출력 단자(Vout)에는 구동 전압(VDD)이 공급된다.
또한, 클럭 신호(CLK)가 하이 상태일 때 제1트랜지스터(Q1)는 턴-온된다. 제1트랜지스터(Q1)가 턴-온되면 제1 및 제2저항(R1,R2)에 소정의 전압이 인가된다. 이때, 제2저항(R2)에 인가된 전압에 의해 제6트랜지스터(Q6)가 턴-온된다. 제6트랜지스터(Q6)이 턴-온되면 구동 전압(VDD)이 출력 저항(R0)에 인가된다. 따라서, 출력 단자(Vout)에는 구동 전압(VDD)이 인가된다. 즉, 종래의 게이트 구동 회로는 클럭 신호(CLK)의 하이 또는 로우 상태와 관계없이 제어 신호(CS)가 로우 상태를 유지할 때 항상 구동 전압(VDD)이 출력 단자(Vout) 즉, 게이트 구동부(6)로 공급된다.
다음으로 하이의 제어 신호(CS)와 로우의 클럭 신호(CS)가 입력될 때의 동작 과정을 설명한다. 하이의 제어 신호(CS)가 입력되면 제2트랜지스터(Q2)가 턴-온된다. 제2트랜지스터(Q2)가 턴-온되면 제4 및 제5저항(R4,R5)에 게이트 하이 전압(VGH)이 분압되어 인가된다. 따라서, 제4저항(R4)에 인가된 전압과 제3트랜지스터(Q3)의 에미터에 인가된 전압간에 소정의 전압차(문턱 전압 이상)가 발생되고,이에 따라 제3트랜지스터(Q3가 턴-온된다.
또한, 로우의 클럭 신호(CS)가 입력될 때 제5트랜지스터(Q5)은 턴-오프 상태를 유지한다. 따라서, 제8저항(R8) 및 제4트랜지스터(Q4)의 에미터에는 게이트 하이 전압(VGH)이 인가되고, 이에 따라 제4트랜지스터(Q4)은 턴-오프 상태를 유지한다. 따라서, 출력 단자(Vout)에는 구동 전압(VDD)이 공급된다.
이어서, 하이의 제어 신호(CS)와 하이의 클럭 신호(CLK)가 입력될 때의 동작 과정을 설명한다. 하이의 제어 신호(CS)가 입력되면 제2트랜지스터(Q2)가 턴-온된다. 제2트랜지스터(Q2)가 턴-온되면 제4 및 제5저항(R4,R5)에 게이트 하이 전압(VGH)이 분압되어 인가된다. 따라서, 제4저항(R4)에 인가된 전압과 제3트랜지스터(Q3)의 에미터 단자에 인가된 전압 사이에 소정의 전압차(문턱전압 이상)가 발생되고, 따라서 제3트랜지스터(Q3)가 턴-온된다.
또한, 하이의 클럭 신호(CS)가 입력될 때 제5트랜지스터(Q5)가 턴-온된다. 제5트랜지스터(Q5)가 턴-온되면 제8 및 제9저항(R8,R9)에 게이트 하이 전압(VGH)이 분압되어 인가된다. 따라서, 제9저항(R9)에 인가된 전압에 의해 제4트랜지스터(Q4)가 턴-온된다. 위와 같이 제4트랜지스터(Q4)가 턴-온되면 게이트 하이 전압(VGH)이 출력 단자(Vout) 즉, 게이트 구동부(6)에 공급된다.
그러나, 이러한 종래 기술은 게이트 구동부(6)에 제공되는 출력 전압(Vout)이 완전히 구형파이기 때문에, 액정표시장치 패널(7)에서 플리커(화면 깜빡임) 현상이 심하게 발생하는 단점이 있다. 즉, 게이트 하이 전압(VGH)(TFT ON)과 VGL(TFT OFF) 사이의 전압차가 너무 크기 때문에, 위의 플리커 현상을 적절히 방지하지 못한다.
또한, 종래 기술은 게이트 구동부(6)에 사용되는 게이트 하이 전압(VGH)이 제어 신호(CS)가 하이 상태를 유지할 때만 출력 단자(Vout) 즉, 게이트 구동부(6)로 출력된다. 또한, 상기 제어 신호(CS)가 로우 상태를 유지할 때, 즉 출력 단자(Vout)의 출력이 실제 게이트 구동부(6)를 구동하지 않는 상태에서 소정의 구동 전압(VDD)이 게이트 구동부(6)로 입력된다. 따라서, 종래의 게이트 구동부(6)는 불필요하게 많은 전력을 소모하는 문제점이 있다.
아울러, 종래 기술에서, 제1저항(R1), 제2저항(R2), 제4저항(R4), 제5저항(R5), 제7저항(R7), 제8저항(R8) 및 제9저항(R9)은 게이트 구동부(6)의 동작에 영향을 미치는 분압 저항 등으로 사용된다. 다시 말하여, 보호 저항을 사용되는 제3저항 (R3) 및 제6저항(R6)을 제외한 모든 저항들이 게이트 구동부(6)의 동작에 영향을 미치게 된다. 이러한 저항들은 30~40% 정도의 오차를 가지게 되고, 따라서 종래의 게이트 구동 회로는 집적화되기 어려운 문제가 있다.
더불어, 도 3을 참조하면, 게이트 구동부(6)에는 3가지 전압이 인가된다. 즉, 상술한 게이트 구동 회로에 의한 대략 28V의 출력 전압(Vout), 대략 3.3V의 Vcc 및 대략 -5V의 VGL이 입력된다. 이때 상기 Vcc 및 VGL은 일정한 지연 시간을 갖고 입력되기 때문에 액정 표시 장치의 작동에 문제가 없지만, 상기 게이트 구동 회로에 의해 입력되는 출력 전압(Vout)은 지연 시간없이 바로 입력되기 때문에 액정표시장치가 오동작하는 문제가 있다. 즉, 도면에서는 출력 전압(Vout)이 VGL이 입력되는 B점 또는 Vcc가 입력되는 A점과 동시에 입력될 수 있기 때문에, 액정표시장치가 오동작하게 된다. 이론적으로 상기 액정표시 장치가 정상 작동하기 위해서는 출력 전압(Vout)이 VGL이 입력되는 B점보다도 대략 400ms 정도 늦게 입력되어야 하는데, 이러한 기능이 회로적으로 구현되지 않는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 액정표시장치 패널의 플리커(flicker) 및 게이트 구동부의 래치업(latch up) 현상을 제거하고, 소비전력 및 저항 오차를 최소화함과 동시에, 게이트 구동부에 지연시간을 갖는 출력 전압을 인가하여 액정표시장치의 오동작을 방지할 수 있는 액정표시장치의 게이트 구동 회로를 제공하는데 있다.
도 1은 종래 액정표시장치의 게이트 구동 회로를 도시한 회로도이다.
도 2는 도 1의 게이트 구동부에 입력되는 제어 신호 및 출력되는 출력 신호를 도시한 파형도이다.
도 3은 도 1의 게이트 구동부에 입력되는 전압을 도시한 파형도이다.
도 4는 본 발명에 의한 액정표시장치의 게이트 구동 회로를 도시한 회로도이다.
도 5는 도 3의 게이트 구동부에 입력되는 제어 신호 및 출력되는 출력 신호를 도시한 파형도이다.
도 6은 도 3의 게이트 구동부에 입력되는 전압을 도시한 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 입력 제어부 12; 게이트 하이 전압 단자
14; 클럭 신호 단자 16; 제어 신호 단자
18; 구동 전압 단자 20; 출력 제어부
30; 시간 지연부 40; 집적회로
50; 게이트 구동부 60; 액정표시장치 패널
70; 데이터 구동부 80; DC-DC 컨버터
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 게이트 구동 회로는 게이트 하이 전압 단자, 클럭 신호 단자 및 제어 신호 단자의 입력을 받는 입력 제어부와, 상기 게이트 하이 전압 단자, 제어 신호 단자 및 외부의 구동 전압 단자에 접속되어, 상기 제어 신호가 로우일 경우에는 기저전압을 게이트 구동부에 출력하고, 상기 제어 신호가 하이인 상태에서 클럭 신호가 하이이면 상기 게이트 하이 전압을 게이트 구동부에 출력하고, 클럭 신호가 로우이면 상기 구동 전압을 게이트 구동부에 출력하는 출력 제어부로 이루어진 것을 특징으로 한다.
상기 게이트 하이 전압 단자와 기저전압원 사이에는, 게이트 구동부에 입력되는 출력 전압이 소정 시간 지연되도록 시간 지연부가 더 접속될 수 있다.
상기 시간 지연부는 상기 게이트 하이 전압 단자와 제어 신호 단자 사이에접속된 저항과, 상기 제어 신호 단자와 기저전압원 사이에 접속된 캐패시터로 이루어질 수 있다.
상기 게이트 하이 전압은 상기 구동 전압보다 높게 설정될 수 있다.
상기 입력 제어부와 출력 제어부 사이에는 상기 출력 제어부 제어용 저항이 더 접속될 수 있다.
상기 입력 제어부는, 자신의 베이스 단자에 상기 클럭 신호 단자가 접속되어, 상기 클럭 신호가 하이 상태일 때 턴-온되는 제1트랜지스터와, 자신의 베이스 단자에 상기 제어 신호 단자가 접속되고, 자신의 컬렉터 단자는 상기 제1트랜지스터의 에미터 단자에 접속되며, 자신의 에미터 단자는 기저전압원에 접속되어, 상기 제어 신호가 하이 상태일 때 턴-온되는 제2트랜지스터와, 자신의 베이스 단자에 상기 클럭 신호 단자가 접속됨과 동시에, 자신의 컬렉터 단자에 상기 게이트 하이 전압 단자가 접속되고, 자신의 에미터 단자는 기저전압원에 접속되어, 상기 클럭 신호가 하이 상태일 때 턴-온되는 제3트랜지스터로 이루어질 수 있다.
상기 제1트랜지스터의 베이스 단자와 클럭 신호 단자 사이에는 제1저항이 접속되고, 상기 제2트랜지스터의 베이스 단자와 제어 신호 단자 사이에는 제2저항이 접속되며, 상기 제3트랜지스터의 베이스 단자와 클럭 신호 단자 사이에는 제3저항이 접속되고, 상기 제1트랜지스터의 에미터 단자와 상기 제2트랜지스터의 컬렉터 단자 사이에는 제5저항이 접속되며, 상기 제1트랜지스터의 컬렉터 단자와 게이트 하이 전압 단자 사이에는 제6저항이 접속될 수 있다.
상기 시간 지연부의 저항은 상기 게이트 하이 전압 단자와 제2저항 사이에접속되고, 상기 시간 지연부의 캐패시터는 상기 저항 및 제어 신호 단자에 공통 접속된 채 기저전압원에 접속될 수 있다.
상기 출력 제어부는 상기 입력 제어부의 제1트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 자신의 에미터 단자는 상기 게이트 하이 전압 단자에 접속되어, 상기 제1트랜지스터 및 제2트랜지스터가 턴-온되었을 때 턴-온되는 제4트랜지스터와, 상기 제4트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 자신의 컬렉터 단자는 상기 게이트 하이 전압 단자에 접속되어, 상기 제4트랜지스터가 턴-온되었을 때 턴-온되는 제5트랜지스터와, 상기 제3트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 상기 제5트랜지스터의 에미터 단자에 자신의 컬렉터 단자가 접속되어, 상기 제3트랜지스터가 턴-오프되고, 상기 제4트랜지스터 및 제5트랜지스터가 턴-온되었을 때 자신도 턴-온되는 제6트랜지스터와, 상기 제6트랜지스터의 에미터 단자에 자신의 에미터 단자가 접속되고, 자신의 컬렉터 단자는 기저전압원에 접속되며, 자신의 베이스 단자는 외부의 구동 전압 단자에 접속되어, 상기 제6트랜지스터가 턴-온되었을 때 자신도 턴-온되는 제7트랜지스터와, 상기 게이트 하이 전압이 자신의 컬렉터 단자에 접속되고, 자신의 에미터 단자는 기저전압원에 접속되며, 자신의 베이스 단자는 상기 제어 신호 단자에 접속되어, 상기 제어 신호가 하이일 때, 턴-온되는 제8트랜지스터와, 상기 제5트랜지스터의 에미터 단자가 자신의 컬렉터 단자에 접속되고 자신의 에미터 단자는 기저전압원에 접속되며, 상기 제8트랜지스터의 컬렉터 단자가 자신의 베이스 단자에 접속되어, 상기 제8트랜지스터가 턴-온되었을 때 자신도 턴-온되는 제9트랜지스터와, 상기 제9트랜지스터의 컬렉터 단자에 접속되어, 제어 신호가 로우인 상태에서는 기저전압을, 제어 신호가 하이인 상태에서 클럭 신호가 로우인 경우에는 구동 전압을, 제어 신호가 하이인 상태에서 클럭 신호가 하이인 경우에는 게이트 하이 전압을 출력하는 출력 단자로 이루어질 수 있다.
상기 게이트 하이 전압 단자와 상기 제6트랜지스터의 베이스 단자 사이에는 출력 제어부 제어용 저항이 접속될 수 있다.
상기 게이트 하이 전압 단자와 제8트랜지스터의 컬렉터 단자 사이에는 제8저항이 접속되고, 상기 제8트랜지스터의 베이스 단자와 제어 신호 단자 사이에는 제4저항이 접속될 수 있다.
본 발명은 상기 제어 신호가 로우 상태일 때 입력 제어부의 제2트랜지스터가 턴-오프되고, 상기 제2트랜지스터에 의해 제어되는 출력 제어부의 제4트랜지스터 및 제5트랜지스터도 턴-오프되어, 상기 출력 단자에 상기 게이트 하이 전압이 공급되지 않도록 하고, 또한, 상기 제어 신호가 로우 상태일 때 출력 제어부의 제8트랜지스터가 턴-오프되고, 상기 제8트랜지스터에 의해 제어되는 상기 제9트랜지스터는 턴-온되어, 상기 출력 단자에 기저전압이 공급된다.
본 발명은 상기 제어 신호 및 클럭 신호가 하이 상태일 때 상기 입력 제어부의 제1트랜지스터 및 제2트랜지스터가 턴-온되고, 상기 제1트랜지스터 및 제2트랜지스터에 의해 제어되는 출력 제어부의 제4트랜지스터 및 제5트랜지스터도 턴-온되어 상기 출력 단자에 게이트 하이 전압이 공급된다.
본 발명은 상기 제어 신호는 하이 상태이고, 상기 클럭 신호는 로우 상태일때 상기 출력 제어부의 제6트랜지스터 및 제7트랜지스터는 턴-온되어, 상기 출력 단자에 구동 전압이 공급된다.
상기 입력 제어부, 출력 제어부 및 출력 제어부 제어용 저항은 하나의 집적회로에 구현될 수 있다.
상기 시간 지연부는 게이트 하이 전압을 300~500mms 지연시켜 출력할 수 있다.
상기 시간 지연부는 저항 또는 캐패시터의 값을 가변 가능하게 하여, 지연 시간을 임의로 조절할 수도 있다.
상기 제7저항과 게이트 하이 전압 단자 사이에는 또다른 시정수 조정용 저항이 더 접속될 수 있다.
상기 제6트랜지스터의 베이스 단자와 기저전압원 사이에는 또다른 시정수 조정용 캐패시터가 더 접속될 수 있다.
상기와 같이 하여 본 발명에 의한 액정표시장치의 게이트 구동 회로에 의하면, 출력 단자를 통하여 출력되는 게이트 하이 전압이 VGL로 감소할 때 계단 형태가 아닌, 일정 부분 지수함수 형태로 감소함으로써, 급격한 전압 변화를 방지할 수 있고, 따라서 액정표시장치 패널의 플리커 현상을 제거할 수 있게 된다.
또한, 본 발명에 의한 액정표시장치의 게이트 구동 회로에 의하면, 제어 신호가 로우 상태이면 클럭 신호가 로우이거나 하이이더라도 항상 기저전압을 출력함으로서, 게이트 구동부의 소비 전력을 최소화할 수 있게 된다.
또한, 본 발명은 제어 신호가 하이 상태에서 클럭 신호가 하이일 경우 게이트 하이 전압을 출력하고, 클럭 신호가 로우일 경우 구동 전압을 출력함으로써, 액정표시장치가 정확하게 작동하도록 할 수 있다.
또한, 본 발명은 시간 지연부를 별도로 더 구성함으로써, 게이트 하이 전압이 소정 시간 지연된 후 게이트 구동부에 입력되어, 액정표시장치의 오동작 및 래치업 현상을 확실히 방지할 수 있다.
또한, 본 발명은 시간 지연부의 저항(RE1) 또는 캐패시터(CE1)의 값을 가변할 수 있음으로써, 사용자가 직접 지연 시간을 조절하여 액정표시장치의 표시 상태를 최적화시킬 수도 있다.
또한, 본 발명은 입력 제어부, 저항(R7) 및 출력 제어부를 하나의 집적회로로 구현함으로써, 장치의 크기를 대폭 줄일 수 있다.
더불어, 본 발명은 모든 액정표시장치에 적용할 수 있도록 넓은 범위의 전원 전압을 인가할 수 있을 뿐만 아니라, 특히 휴대 기기에 적합하게 초소형으로 설계할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 4를 참조하면, 본 발명에 의한 액정표시장치의 게이트 구동 회로의 회로도가 도시되어 있다.
도시된 바와 같이 본 발명은 크게 입력 제어부(10), 저항(제7저항(R7)), 출력 제어부(20), 시간 지연부(30)로 이루어져 있으며, 상기 출력 제어부(20)에는 게이트 구동부(50)가 접속되어 있다.
여기서, 도면중 미설명 부호 60은 상기 게이트 구동부(50)에 접속된 액정표시장치 패널(60)이고, 부호 70은 액정표시장치 패널(60)에 소정 타임 및 로직(time and logic)을 제공하는 데이터 구동부이며, 부호 80은 게이트 하이 전압(VGH)을 출력하는 DC-DC 컨버터(converter)이다.
먼저 상기 입력 제어부(10)는 게이트 하이 전압 단자(12), 클럭 신호 단자(14) 및 제어 신호 단자(16)의 입력을 받을 수 있도록 되어 있다. 즉, 상기 입력 제어부(10)는 자신의 베이스 단자에 상기 클럭 신호 단자(14)가 접속되어, 상기 클럭 신호가 하이 상태일 때 턴-온되는 제1트랜지스터(Q1)를 갖는다. 또한, 상기 입력 제어부(10)는 자신의 베이스 단자에 상기 제어 신호 단자(16)가 접속되고, 자신의 컬렉터 단자는 상기 제1트랜지스터(Q1)의 에미터 단자에 접속되며, 자신의 에미터 단자는 기저전압원(GND)에 접속되어, 제어 신호(CS)가 하이 상태일 때 턴-온되는 제2트랜지스터(Q2)를 갖는다. 더불어, 상기 입력 제어부(10)는 자신의 베이스 단자에 상기 클럭 신호 단자(14)가 접속됨과 동시에, 자신의 컬렉터 단자에 상기 게이트 하이 전압 단자(12)가 접속되고, 자신의 에미터 단자는 기저전압원(GND)에 접속되어, 클럭 신호(CLK)가 하이 상태일 때 턴-온되는 제3트랜지스터(Q3)를 갖는다.
여기서, 상기 클럭 신호 단자(14)와 제1트랜지스터(Q1)의 베이스 단자 사이에는 보호용 제1저항(R1)이 접속되어 있다. 또한, 상기 제어 신호 단자(16)와 제2트랜지스터(Q2)의 베이스 단자 사이에는 보호용 제2저항(R2)이 접속되어 있다. 또한, 상기 클럭 신호 단자(14)와 제3트랜지스터(Q3)의 베이스 단자 사이에는 보호용 제3저항(R3)이 접속되어 있다. 또한, 상기 제1트랜지스터(Q1)의 에미터 단자와 상기 제2트랜지스터(Q2)의 컬렉터 단자 사이에도 보호용 제5저항(R5)이 접속되어 있다. 더불어, 상기 제1트랜지스터(Q1)의 컬렉터 단자와 게이트 하이 전압 단자(12) 사이에도 보호용 제6저항(R6)이 접속되어 있다. 더불어, 상기 제1,2,3트랜지스터(Q1,Q2,Q3)는 모두 NPN형 트랜지스터이다.
이어서, 상기 출력 제어부(20)는 상기 입력 제어부(10)의 게이트 하이 전압(VGH), 클럭 신호(CLK), 제어 신호(CS), 기저전압(GND) 및 외부 구동 전압(VDD)을 입력받아 게이트 구동부(50)에 기저전압(GND), 구동 전압(VDD) 또는 게이트 하이 전압(VGH)중 하나가 출력될 수 있도록 되어 있다. 즉, 상기 출력 제어부(20)는 상기 입력 제어부(10)의 제1트랜지스터(Q1)의 컬렉터 단자와 보호용 제6저항(R6) 사이에 자신의 베이스 단자가 접속되고, 자신의 에미터 단자는 상기 게이트 하이 전압 단자(12)에 접속되어, 상기 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)가 턴-온되었을 때 턴-온되는 제4트랜지스터(Q4)를 갖는다. 또한, 상기 출력 제어부(20)는 상기 제4트랜지스터(Q4)의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 자신의 컬렉터 단자는 상기 게이트 하이 전압 단자(12)에 접속되어, 상기 제4트랜지스터(Q4)가 턴-온되었을 때 턴-온되는 제5트랜지스터(Q5)를 갖는다. 또한, 상기 출력 제어부(20)는 상기 입력 제어부(10)의 제3트랜지스터(Q3)의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 상기 제5트랜지스터(Q5)의 에미터 단자에 자신의 컬렉터 단자가 접속되어, 상기 제3트랜지스터(Q3)가 턴-오프되고, 상기 제4트랜지스터(Q4) 및 제5트랜지스터(Q5)가 턴-온되었을 때 자신도 턴-온되는 제6트랜지스터(Q6)를 갖는다. 또한, 상기 출력 제어부(20)는 상기 제6트랜지스터(Q6)의 에미터 단자가 자신의 에미터 단자에 접속되고, 자신의 컬렉터 단자는 기저전압원(GND)에 접속되며, 자신의 베이스 단자는 외부의 구동 전압 단자(18)에 접속되어, 상기 제6트랜지스터(Q6)가 턴-온되었을 때 자신도 턴-온되는 제7트랜지스터(Q7)를 갖는다. 또한, 상기 출력 제어부(20)는 상기 제어 신호 단자(16)가 자신의 베이스 단자에 접속되고, 자신의 컬렉터 단자는 게이트 하이 전압 단자(12)에 접속되며, 자신의 에미터 단자는 기저전압원(GND)에 접속되어, 제어 신호(CS)가 하인 경우 턴-온되는 제8트랜지스터(Q8)를 갖는다. 또한, 상기 출력 제어부(20)는 상기 제5트랜지스터(Q5)의 에미터 단자가 자신의 컬렉터 단자에 접속되고, 기저전압원(GND)에 자신의 에미터 단자가 접속되며, 상기 제8트랜지스터(Q8)의 컬렉터 단자에 자신의 베이스 단자가 연결되어, 상기 제8트랜지스터(Q8)가 턴-온되고, 상기 제4트랜지스터(Q4) 및 제5트랜지스터(Q5)가 턴-온되었을 때 자신도 턴-온되는 제9트랜지스터(Q9)를 갖는다. 더불어, 상기 출력 제어부(20)는 상기 제9트랜지스터(Q9)의 컬렉터 단자에 접속되어, 기저전압(GND), 구동 전압(VDD) 또는 게이트 하이 전압(VGH)중 어느 하나를 게이트 구동부(50)에 출력하는 출력 단자(Vout)를 갖는다.
여기서, 상기 게이트 구동부(50)에 입력되는 출력 전압(Vout) 즉, 게이트 하이 전압(VGH: TFT ON)은 대략 28V이고, 게이트 구동부(50)에 입력되는 Vcc는 3.3V이며, 게이트 구동부(50)에 입력되는 VGL(TFT OFF)은 -5V이다. 또한, 상기 제5,6,8,9트랜지스터(Q5,Q6,Q8,Q9)는 NPN형 트랜지스터이고, 상기 제4,7트랜지스터(Q4,Q7)는 PNP형 트랜지스터이다.
더불어, 상기 출력 제어부(20)는 상기 게이트 하이 전압 단자(12)와 제9트랜지스터(Q9)의 컬렉터 단자 사이에 제8트랜지스터(Q8) 및 제9트랜지스터(Q9)를 보호하기 위한 보호용 제8저항(R8)이 더 접속되어 있다. 또한, 상기 출력 제어부(20)는 상기 제8트랜지스터(Q8)의 베이스 단자와 제어 신호 단자(16) 사이에 보호용 제4저항(R4)이 더 접속되어 있다.
한편, 상기 출력부 제어용 제7저항(R7)은 일단이 상기 게이트 하이 전압 단자(12) 및 제3트랜지스터(Q3)의 컬렉터 단자에 공통 접속되고, 또한 타단은 상기 제6트랜지스터(Q6)의 베이스 단자 사이에 접속되어, 상기 출력 제어부(20)의 동작에 영향을 미치도록 되어 있다. 따라서, 본 발명은 제1저항(R1) 내지 제6저항(R6), 제8저항(R8)이 트랜지스터 보호용이고, 나머지 제7저항(R7)이 출력부의 제어에 영향을 미치는 저항으로서, 상기 입력 제어부(10), 출력 제어부(20) 및 제7저항(R7)을 하나의 집적회로(40)에 용이하게 집적하여 형성할 수 있다.
또한, 상기 시간 지연부(30)는 상기 게이트 하이 전압 단자(12)와 기저전압원(GND) 사이에 접속되어, 상기 게이트 구동부(50)에 입력되는 출력 전압(Vout) 즉, 게이트 하이 전압(VGH)이 소정 시간 지연되도록 되어 있다. 즉, 상기 시간 지연부(30)는 저항(RE1)이 상기 게이트 하이 전압 단자(12)와 제어 신호 단자(16)에접속되고, 상기 제어 신호 단자(16)와 기저전압원(GND) 사이에는 캐패시터(CE1)가 접속되어 있다. 물론, 상기 캐패시터(CE1)는 일단이 상기 제어 신호 단자(16)와 저항(RE1)에 공통 접속되고, 타단이 기저전압원(GND)에 접속되어 있다. 이러한 시간 지연부(30)는 게이트 하이 전압(VGH)을 300~500mms 정도 지연시켜 출력할 수 있고, 또한 상기 저항(RE1) 또는 캐패시터(CE1)의 값을 가변 가능하게 하여, 지연 시간을 사용자가 임의로 조절할 수도 있다. 이러한 시간 지연부(30)도 하나의 집적회로(40)에 집적 가능하지만, 캐패시터(CE1)의 용량이 매우 크기 때문에 집적회로(40)의 외부에 별도로 접속시키는 것이 바람직하다.
더불어, 상기 게이트 하이 전압 단자(12)와 제7저항(R7) 사이에는 시정수 조정용 저항(RE2)가 더 연결되어 있고, 또한 제6트랜지스터(Q6)의 베이스 단자와 기저전압원(GND) 사이에는 시정수 조정용 캐패시터(CE2)가 더 연결되어 있다.
이러한 구성을 하는 본 발명에 의한 액정표시장치의 게이트 구동 회로의 작동을 도 5의 파형도 및 도 6의 파형도를 이용하여 설명하면 다음과 같다.
여기서 본 발명의 작동은 첫째 로우의 제어 신호(CS) 및 로우의 클럭(CLK) 신호가 입력될 경우, 둘째 로우의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력될 경우, 셋째 하이의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력될 경우, 넷째 하이의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력될 경우로 나누어 설명하기로 한다.
첫째, 로우의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력될 경우를 설명하면 다음과 같다.
로우의 제어 신호(CS)는 제2저항(R2)을 경유하여 제2트랜지스터(Q2)의 베이스 단자로 입력됨과 동시에 제4저항(R4)을 경유하여 제8트랜지스터(Q8)의 베이스 단자로 입력된다. 그러면, 로우의 제어 신호(CS)를 입력받은 제2트랜지스터(Q2) 및 제8트랜지스터(Q8)는 턴-오프된다.
또한, 로우의 클럭 신호(CLK)는 제1저항(R1)을 경유하여 제1트랜지스터(Q1)의 베이스단자로 입력됨과 동시에, 제3저항(R3)을 경유하여 제3트랜지스터(Q3)의 베이스 단자로 입력된다. 그러면, 로우의 클럭 신호(CLK)를 입력받은 제1트랜지스터(Q1) 및 제3트랜지스터(Q3)는 턴-오프된다.
한편, 제1트랜지스터(Q1)가 턴-오프되면 제6저항(R6)에 게이트 하이 전압(VGH)이 인가된다. 또한, 상기 게이트 하이 전압(VGH)은 제4트랜지스터(Q4)의 베이스 단자로 입력된다. 따라서, 에미터 단자에 게이트 하이 전압(VGH)을 입력받는 PNP형 제4트랜지스터(Q4)는 턴-오프 상태를 유지한다. 즉, 작동되지 않는다. 더불어, 상기 제4트랜지스터(Q4)가 턴-오프 상태이면, 제5트랜지스터(Q5)도 턴-오프 상태를 유지한다.
또한, 제8저항(R8)에는 게이트 하이 전압(VGH)이 인가되고, 제8저항(R8)에 인가된 게이트 하이 전압(VGH)은 제9트랜지스터(Q9)의 베이스 단자로 입력된다. 따라서, 제9트랜지스터(Q9)는 턴-온 상태가 되어, 출력 단자(Vout) 즉, 게이트 구동부(50)에 기저전압(GND)을 공급하게 된다. 한편, 상기 게이트 하이 전압(VGH)은, 제3트랜지스터(Q3)가 턴-오프 상태이기 때문에, 제7저항(R7)을 경유하여 제6트랜지스터(Q6)의 베이스 단자로 입력된다. 따라서, 상기 제6트랜지스터(Q6)는 턴-온된다. 또한, PNP형 제7트랜지스터(Q7)는 베이스 단자에 구동 전압 단자(18)가 접속되어 있기 때문에 턴-온되고, 결국 출력 단자(Vout) 즉 게이트 구동부(50)에는 기저전압(GND)이 공급된다.
따라서, 로우의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력되면 출력 단자 즉, 게이트 구동부(50)에는 기저전압(GND)이 공급된다.
둘째 로우의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력될 경우를 설명하면 다음과 같다.
로우의 제어 신호(CS)는 제2저항(R2)을 경유하여 제2트랜지스터(Q2)의 베이스 단자로 입력됨과 동시에 제4저항(R4)을 경유하여 제8트랜지스터(Q8)의 베이스 단자로 입력된다. 따라서, 로우의 제어 신호(CS)를 입력받은 제2트랜지스터(Q2) 및 제8트랜지스터(Q8)는 턴-오프된다.
하이의 클럭 신호(CLK)는 제1저항(R1)을 경유하여 제1트랜지스터(Q1)의 베이스 단자로 입력됨과 동시에 제3저항(R3)을 경유하여 제3트랜지스터(Q3)의 베이스 단자로 입력된다. 따라서, 제1트랜지스터(Q1) 및 제3트랜지스터(Q3)는 턴-온된다.
한편, 제1트랜지스터(Q1)가 턴-온되더라도 위와 같이 제2트랜지스터(Q2)는 턴-오프 상태이기 때문에 제6저항(R6)에는 게이트 하이 전압(VGH)이 인가되고, 따라서 PNP형 제4트랜지스터(Q4)는 턴-오프 상태를 유지한다. 즉, 작동되지 않는다. 또한, 상기 제4트랜지스터(Q4)가 턴-오프되면 제5트랜지스터(Q5)도 턴-오프된다.
또한, 제8저항(R8)에는 게이트 하이 전압(VGH)이 인가되고, 제8저항(R8)에 인가된 게이트 하이 전압(VGH)은 제9트랜지스터(Q9)의 베이스 단자로 입력된다. 따라서, 제9트랜지스터(Q9)는 턴-온된다. 위와 같이 제9트랜지스터(Q9)가 턴-온되면 기저전압(GND)이 출력 단자(Vout) 즉, 게이트 구동부(50)로 공급된다.
또한, 상기 제3트랜지스터(Q3)는 턴-온된 상태이기 때문에, 게이트 하이 전압(VGH)은 기저전압(GND)으로 된다. 즉, 제6트랜지스터(Q6) 및 제7트랜지스터(Q7)는 턴-오프 상태이고, 이에 따라 출력 단자에는 기저전압(GND)만이 공급된다.
결론적으로, 로우의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력되면 출력 단자에는 기저전압(GND)이 공급된다.
따라서, 본 발명에 의한 액정표시장치용 게이트 구동 회로는 로우의 제어 신호(CS)가 입력될 때 클럭 신호(CLK)가 로우이거나 하이에 상관없이, 항상 기저전압(GND)이 출력 단자(Vout)로 출력된다. 다시 말해서 본 발명은 로우의 제어 신호(CS)가 입력될 때는 구동 전압(VDD)도 전혀 출력되지 않고 기저전압(GND)이 출력됨으로써, 소비 전력이 최소화된다.
셋째 하이의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력될 경우를 설명하면 다음과 같다.
하이의 제어 신호(CS)는 제2저항(R2)을 경유하여 제2트랜지스터(Q2)의 베이스 단자로 입력됨과 동시에, 제4저항(R4)을 경유하여 제8트랜지스터(Q8)의 베이스 단자로 입력된다. 따라서, 하이의 제어 신호(CS)를 입력받은 제2트랜지스터(Q2) 및제8트랜지스터(Q8)는 턴-온된다.
또한, 하이의 클럭 신호(CLK)는 제1저항(R1)을 경유하여 제1트랜지스터(Q1)의 베이스 단자 및 제3저항(R3)을 경유하여 제3트랜지스터(Q3)의 베이스 단자에 입력된다. 따라서, 하이의 클럭 신호(CLK)를 입력받은 제1트랜지스터(Q1) 및 제3트랜지스터(Q3)는 턴-온된다.
위와 같이 제1트랜지스터(Q1) 및 제2트랜지스터(Q2)가 턴-온되면 제5저항(R5)에 소정의 전압이 인가되고, 따라서 PNP형 제4트랜지스터(Q4)가 턴-온된다. 상기 제4트랜지스터(Q4)가 턴-온되면 제5트랜지스터(Q5)도 베이스 단자에 게이트 하이 전압(VGH)이 인가되고, 이에 따라 제5트랜지스터(Q5)가 턴-온된다. 제5트랜지스터(Q5)가 턴-온되면 게이트 하이 전압(VGH)이 출력 단자(Vout) 즉, 게이트 구동부(50)로 공급된다.
이때, 상기 게이트 하이 전압(VGH)은 시간 지연부(30)의 저항(RE1) 및 캐패시터(CE1)에 의한 시정수만큼 지연되어 출력된다. 즉, 도5에서와 같이 하이의 제어 신호(CS) 및 하이의 클럭 신호(CLK)보다 약간 늦게 게이트 하이 전압(VGH)이 출력된다. 따라서, 도6에서와 같이 게이트 구동부(50)에 입력되는 Vcc 및 VGL보다 소정 시간 지연후 출력 전압(Vout) 즉 게이트 하이 전압(VGH)이 입력됨으로써, 액정표시장치 패널(60)의 오동작이 방지되고 또한 래치업 현상도 방지된다. 이러한 지연 시간은 대략 300~500mms 정도 되도록 상기 시간 지연부(30)의 저항(RE1) 및 캐패시터(CE1)값을 조정할 수 있다. 더불어, 본 발명은 상기 저항(RE1) 또는 캐패시터(CE1)값을 가변적으로 조정할 수 있도록 하여 사용자가 상기 지연 시간을 조절할 수 있도록 함으로써, 액정표시장치의 표시 상태를 최적화할 수도 있다.
한편, 상기 제3트랜지스터(Q3)가 턴-온되면 제6트랜지스터(Q6)의 베이스 단자에는 기저전압(GND)이 인가되기 때문에 턴-오프된다. 물론, 제7트랜지스터(Q7)도 턴-오프된다. 또한, 제8트랜지스터(Q8)가 턴-온되면, 제9트랜지스터(Q9)의 베이스 단자에는 기저전압(GND)이 인가되기 때문에 턴-오프된다. 따라서, 출력 단자에는 게이트 하이 전압(VGH)만이 안정적으로 공급된다.
따라서, 본 발명은 하이의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력되면 출력 단자(Vout) 즉, 게이트 구동부(50)에는 일정 시간 지연된 게이트 하이 전압(VGH)이 공급되고, 따라서 액정표시장치의 오동작을 방지할 수 있게 된다.
넷째 하이의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력될 경우를 설명하면 다음과 같다.
하이의 제어 신호(CS)는 제2저항(R2)을 경유하여 제2트랜지스터(Q2)의 베이스 단자로 입력됨과 동시에, 제4저항(R4)을 경유하여 제8트랜지스터(Q8)의 베이스 단자로 입력된다. 따라서, 하이의 제어 신호(CS)를 입력받은 제2트랜지스터(Q2) 및 제8트랜지스터(Q8)는 턴-온된다.
또한, 로우의 클럭 신호(CLK)는 제1저항(R1)을 경유하여 제1트랜지스터(Q1)의 베이스 단자 및 제3저항(R3)을 경유하여 제3트랜지스터(Q3)의 베이스 단자에 입력된다. 따라서, 로우의 클럭 신호(CLK)를 입력받은 제1트랜지스터(Q1) 및 제3트랜지스터(Q3)는 턴-오프된다.
또한, 제1트랜지스터(Q1)가 턴-오프되면 PNP형 제4트랜지스터(Q4) 및 NPN형 제5트랜지스터(Q5)도 턴-오프된다. 그리고, 제8트랜지스터(Q8)가 턴-온되면, 제9트랜지스터(Q9)의 베이스 단자에는 기저전압(GND)이 인가되기 때문에 턴-오프된다. 또한, 제3트랜지스터(Q3)가 턴-오프되면 제6트랜지스터(Q6)의 베이스 단자에는 시정수 조정용 저항(RE2) 및 제7저항(R7)을 경유하여 게이트 하이 전압(VGH)이 인가됨으로써, 턴-온된다.
위와 같이 제6트랜지스터(Q6)가 턴-온되면, 베이스 단자에 구동 전압이 인가되는 PNP형 제7트랜지스터(Q7)는 턴-온된다. 따라서, 제7트랜지스터(Q7)는 턴-온되어 게이트 하이 전압(VGH)보다 낮은 구동 전압(VDD)이 출력 단자(Vout) 즉, 게이트 구동부(50)에 공급된다. 다시말하면, 제7트랜지스터(Q7)는 에미터 단자에 공급되는 게이트 하이 전압(VGH)과 자신의 베이스 단자에 공급되는 구동 전압(VDD)의 전압차에 의해 턴-온된다. 이때 게이트 하이 전압(VGH)은 기저전압원(GND)에 공급된다. 이후, 에미터 단자에 공급되는 게이트 하이 전압(VGH)과 구동 전압(VDD)의 전압차가 문턱전압을 넘지 못할 때 제7트랜지스터(Q7)는 턴-오프된다. 이때, 제7트랜지스터(Q7)의 컬렉터 단자에는 구동 전압(VDD)에 문턱전압이 더해진 전압(대략 구동 전압)이 인가된다. 따라서, 출력 단자(Vout)에는 구동 전압(VDD)이 공급된다.(실제로, 출력 단자에는 구동 전압+Q7(VCE; 문턱전압) 전압이 나타나게 된다.)
따라서, 본 발명은 하이의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력되면 출력 단자에는 게이트 하이 전압(VGH)보다 낮은 구동 전압(VDD)이 공급되고, 따라서 액정표시장치가 적절하게 작동된다.
여기서, 클럭 신호(CLK)가 하이 상태에서 로우 상태로 전환되는 순간을 좀더 구체적으로 설명하면 아래와 같다.
먼저, 위와 같이 제3트랜지스터(Q3)가 턴-오프되면 제6트랜지스터(Q6)의 베이스 단자에는 제7저항(R7)을 경유하여 게이트 하이 전압(VGH)이 인가된다. 그러나, 이때 시정수 조정용 저항(RE2) 및 캐패시터(CE2)의 작용에 의해 상기 제6트랜지스터(Q6)의 베이스 단자에는 시정수만큼 늦게 베이스 전류가 인가된다. 따라서, PNP형 제7트랜지스터(Q7)도 시정수만큼 늦게 턴-온된다. 결국, 제7트랜지스터(Q7)가 시정만큼 늦게 턴-온됨으로써, 게이트 하이 전압(VGH)보다 낮은 구동 전압(VDD)도 출력 단자(Vout) 즉, 게이트 구동부(50)에 시정수만큼 늦게 공급된다. 더불어, 상기 클럭 신호(CLK)가 하인 상태에서 로우 상태로 전환될 때, 상기 게이트 하이 전압(VGH)은 계단 형태로 감소하지 않고 일정 영역에서 지수 함수 형태로 감소하게 된다. 즉, 게이트 하이 전압(VGH)은 △Vp에 해당하는 값이 지수함수적으로 감소되면서 VGL 상태로 된다. 따라서, 이와 같이 전압차가 계단 형태가 아닌 일정 영역 지수 함수 형태로 감소함으로써, 액정표시장치 패널(60)의 플리커 현상이 완전히 억제된다.
결론적으로 본 발명에 의한 액정표시장치용 게이트 구동 회로는 로우의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력되면 출력 단자(Vout) 즉, 게이트 구동부(50)에는 기저전압(GND)이 공급된다.
또한, 본 발명에 의한 액정표시장치용 게이트 구동 회로는 로우의 제어신호(CS) 및 하이의 클럭 신호(CLK)가 입력되면 출력 단자(Vout) 즉, 게이트 구동부(50)에는 기저전압(GND)이 공급된다.
또한, 본 발명에 의한 액정표시장치용 게이트 구동 회로는 하이의 제어 신호(CS) 및 하이의 클럭 신호(CLK)가 입력되면 출력 단자(Vout) 즉, 게이트 구동부(50)에는 게이트 하이 전압(VGH)이 소정 시간 지연되어 출력되고, 따라서 액정표시장치의 오동작을 확실하게 방지하게 된다.
또한, 본 발명에 의한 액정표시장치용 게이트 구동 회로는 하이의 제어 신호(CS) 및 로우의 클럭 신호(CLK)가 입력되면 출력 단자(Vout) 즉, 게이트 구동부(50)에는 상기 게이트 하이 전압(VGH)보다 낮은 구동 전압(VDD)이 공급되고, 따라서 액정표시장치가 적절하게 작동된다.
더불어, 본 발명에 의한 액정표시장치용 게이트 구동 회로는, 게이트 하이 전압(VGH)에서 VGL로 전환될 때, 일정 영역에서 지수 함수 형태로 감소하며 전환됨으로써, 액정표시장치 패널(60)의 플리커 현상도 완전히 제거할 수 있게 된다.
상기와 같이 하여 본 발명에 의한 액정표시장치의 게이트 구동 회로에 의하면, 출력 단자를 통하여 출력되는 게이트 하이 전압이 VGL로 감소할 때 계단 형태가 아닌, 일정 부분 지수함수 형태로 감소함으로써, 급격한 전압 변화를 방지할 수 있고, 따라서 액정표시장치 패널의 플리커 현상을 제거할 수 있는 효과가 있다.
또한, 본 발명에 의한 액정표시장치의 게이트 구동 회로에 의하면, 제어 신호가 로우 상태이면 클럭 신호가 로우이거나 하이이더라도 항상 기저전압을 출력함으로서, 게이트 구동부의 소비 전력을 최소화할 수 있는 효과가 있다.
또한, 본 발명은 제어 신호가 하이 상태에서 클럭 신호가 하이일 경우 게이트 하이 전압을 출력하고, 클럭 신호가 로우일 경우 구동 전압을 출력함으로써, 액정표시장치가 정확하게 작동하도록 할 수 있는 효과가 있다.
또한, 본 발명은 시간 지연부를 별도로 더 구성함으로써, 게이트 하이 전압이 소정 시간 지연된 후 게이트 구동부에 입력되어, 액정표시장치의 오동작 및 래치업 현상을 확실히 방지할 수 있는 효과가 있다.
또한, 본 발명은 시간 지연부의 저항(RE1) 또는 캐패시터(CE1)의 값을 가변할 수 있음으로써, 사용자가 직접 지연 시간을 조절하여 액정표시장치의 표시 상태를 최적화시킬 수 있는 효과가 있다.
또한, 본 발명은 입력 제어부, 저항(R7) 및 출력 제어부를 하나의 집적회로로 구현함으로써, 장치의 크기를 대폭 줄일 수 있는 효과가 있다.
더불어, 본 발명은 모든 액정표시장치에 적용할 수 있도록 넓은 범위의 전원 전압을 인가할 수 있을 뿐만 아니라, 특히 휴대 기기에 적합하게 초소형으로 설계할 수 있는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 액정표시장치의 게이트 구동 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (19)

  1. 게이트 하이 전압 단자, 클럭 신호 단자 및 제어 신호 단자의 입력을 받는 입력 제어부; 및,
    상기 게이트 하이 전압 단자, 제어 신호 단자 및 외부의 구동 전압 단자에 접속되어, 상기 제어 신호가 로우일 경우에는 기저전압을 게이트 구동부에 출력하고, 상기 제어 신호가 하이인 상태에서 클럭 신호가 하이이면 상기 게이트 하이 전압을 게이트 구동부에 출력하고, 클럭 신호가 로우이면 상기 구동 전압을 게이트 구동부에 출력하는 출력 제어부로 이루어진 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  2. 제 1 항에 있어서, 상기 게이트 하이 전압 단자와 기저전압원 사이에는, 게이트 구동부에 입력되는 출력 전압이 소정 시간 지연되도록 시간 지연부가 더 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  3. 제 2 항에 있어서, 상기 시간 지연부는 상기 게이트 하이 전압 단자와 제어 신호 단자 사이에 접속된 저항과, 상기 제어 신호 단자와 기저전압원 사이에 접속된 캐패시터로 이루어진 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  4. 제 1 항에 있어서, 상기 게이트 하이 전압은 상기 구동 전압보다 높게 설정된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  5. 제 1 항에 있어서, 상기 입력 제어부와 출력 제어부 사이에는 상기 출력 제어부 제어용 저항이 더 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  6. 제 1 항에 있어서, 상기 입력 제어부는,
    자신의 베이스 단자에 상기 클럭 신호 단자가 접속되어, 상기 클럭 신호가 하이 상태일 때 턴-온되는 제1트랜지스터;
    자신의 베이스 단자에 상기 제어 신호 단자가 접속되고, 자신의 컬렉터 단자는 상기 제1트랜지스터의 에미터 단자에 접속되며, 자신의 에미터 단자는 기저전압원에 접속되어, 상기 제어 신호가 하이 상태일 때 턴-온되는 제2트랜지스터; 및,
    자신의 베이스 단자에 상기 클럭 신호 단자가 접속됨과 동시에, 자신의 컬렉터 단자에 상기 게이트 하이 전압 단자가 접속되고, 자신의 에미터 단자는 기저전압원에 접속되어, 상기 클럭 신호가 하이 상태일 때 턴-온되는 제3트랜지스터를 포함하여 이루어진 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  7. 제 6 항에 있어서, 상기 제1트랜지스터의 베이스 단자와 클럭 신호 단자 사이에는 제1저항이 접속되고, 상기 제2트랜지스터의 베이스 단자와 제어 신호 단자 사이에는 제2저항이 접속되며, 상기 제3트랜지스터의 베이스 단자와 클럭 신호 단자 사이에는 제3저항이 접속되고, 상기 제1트랜지스터의 에미터 단자와 상기 제2트랜지스터의 컬렉터 단자 사이에는 제5저항이 접속되며, 상기 제1트랜지스터의 컬렉터 단자와 게이트 하이 전압 단자 사이에는 제6저항이 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  8. 제 7 항에 있어서, 상기 시간 지연부의 저항은 상기 게이트 하이 전압 단자와 제2저항 사이에 접속되고, 상기 시간 지연부의 캐패시터는 상기 저항 및 제어 신호 단자에 공통 접속된 채 기저전압원에 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  9. 제 6 항에 있어서, 상기 출력 제어부는,
    상기 입력 제어부의 제1트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 자신의 에미터 단자는 상기 게이트 하이 전압 단자에 접속되어, 상기 제1트랜지스터 및 제2트랜지스터가 턴-온되었을 때 턴-온되는 제4트랜지스터;
    상기 제4트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 자신의 컬렉터 단자는 상기 게이트 하이 전압 단자에 접속되어, 상기 제4트랜지스터가 턴-온되었을 때 턴-온되는 제5트랜지스터;
    상기 제3트랜지스터의 컬렉터 단자에 자신의 베이스 단자가 접속되고, 상기 제5트랜지스터의 에미터 단자에 자신의 컬렉터 단자가 접속되어, 상기 제3트랜지스터가 턴-오프되고, 상기 제4트랜지스터 및 제5트랜지스터가 턴-온되었을 때 자신도턴-온되는 제6트랜지스터;
    상기 제6트랜지스터의 에미터 단자에 자신의 에미터 단자가 접속되고, 자신의 컬렉터 단자는 기저전압원에 접속되며, 자신의 베이스 단자는 외부의 구동 전압 단자에 접속되어, 상기 제6트랜지스터가 턴-온되었을 때 자신도 턴-온되는 제7트랜지스터;
    상기 게이트 하이 전압이 자신의 컬렉터 단자에 접속되고, 자신의 에미터 단자는 기저전압원에 접속되며, 자신의 베이스 단자는 상기 제어 신호 단자에 접속되어, 상기 제어 신호가 하이일 때, 턴-온되는 제8트랜지스터;
    상기 제5트랜지스터의 에미터 단자가 자신의 컬렉터 단자에 접속되고 자신의 에미터 단자는 기저전압원에 접속되며, 상기 제8트랜지스터의 컬렉터 단자가 자신의 베이스 단자에 접속되어, 상기 제8트랜지스터가 턴-온되었을 때 자신도 턴-온되는 제9트랜지스터; 및,
    상기 제9트랜지스터의 컬렉터 단자에 접속되어, 제어 신호가 로우인 상태에서는 기저전압을, 제어 신호가 하이인 상태에서 클럭 신호가 로우인 경우에는 구동 전압을, 제어 신호가 하이인 상태에서 클럭 신호가 하이인 경우에는 게이트 하이 전압을 출력하는 출력 단자로 이루어진 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  10. 제 9 항에 있어서, 상기 게이트 하이 전압 단자와 상기 제6트랜지스터의 베이스 단자 사이에는 출력 제어부 제어용 제7저항이 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  11. 제 9 항에 있어서, 상기 게이트 하이 전압 단자와 제8트랜지스터의 컬렉터 단자 사이에는 제8저항이 접속되고, 상기 제8트랜지스터의 베이스 단자와 제어 신호 단자 사이에는 제4저항이 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  12. 제 9 항에 있어서,
    상기 제어 신호가 로우 상태일 때 입력 제어부의 제2트랜지스터가 턴-오프되고, 상기 제2트랜지스터에 의해 제어되는 출력 제어부의 제4트랜지스터 및 제5트랜지스터도 턴-오프되어, 상기 출력 단자에 상기 게이트 하이 전압이 공급되지 않도록 하고,
    또한, 상기 제어 신호가 로우 상태일 때 출력 제어부의 제8트랜지스터가 턴-오프되고, 상기 제8트랜지스터에 의해 제어되는 상기 제9트랜지스터는 턴-온되어, 상기 출력 단자에 기저전압이 공급됨을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  13. 제 9 항에 있어서,
    상기 제어 신호 및 클럭 신호가 하이 상태일 때 상기 입력 제어부의 제1트랜지스터 및 제2트랜지스터가 턴-온되고, 상기 제1트랜지스터 및 제2트랜지스터에 의해 제어되는 출력 제어부의 제4트랜지스터 및 제5트랜지스터도 턴-온되어 상기 출력 단자에 게이트 하이 전압이 공급됨을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  14. 제 9 항에 있어서,
    상기 제어 신호는 하이 상태이고, 상기 클럭 신호는 로우 상태일 때 상기 출력 제어부의 제6트랜지스터 및 제7트랜지스터는 턴-온되어, 상기 출력 단자에 구동 전압이 공급됨을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  15. 제 5 항에 있어서, 상기 입력 제어부, 출력 제어부 및 출력 제어부 제어용 저항은 하나의 집적회로에 구현된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  16. 제 3 항에 있어서, 상기 시간 지연부는 게이트 하이 전압을 300~500mms 지연시켜 출력함을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  17. 제 3 항에 있어서, 상기 시간 지연부는 저항 또는 캐패시터의 값을 가변 가능하게 하여, 지연 시간을 임의로 조절할 수 있도록 된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  18. 제 10 항에 있어서, 상기 제7저항과 게이트 하이 전압 단자 사이에는 또다른 시정수 조정용 저항이 더 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
  19. 제 10 항에 있어서, 상기 제6트랜지스터의 베이스 단자와 기저전압원 사이에는 또다른 시정수 조정용 캐패시터가 더 접속된 것을 특징으로 하는 액정표시장치의 게이트 구동 회로.
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