KR100428591B1 - Semiconductor device having pulse generation circuit - Google Patents

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KR100428591B1 KR1019970018031A KR19970018031A KR100428591B1 KR 100428591 B1 KR100428591 B1 KR 100428591B1 KR 1019970018031 A KR1019970018031 A KR 1019970018031A KR 19970018031 A KR19970018031 A KR 19970018031A KR 100428591 B1 KR100428591 B1 KR 100428591B1
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Abstract

PURPOSE: A semiconductor device having a pulse generation circuit is provided to generate a pulse signal having desired width regardless of a high level period and a low level period by changing a composition of a delay circuit. CONSTITUTION: A semiconductor device having a pulse generation circuit includes an inverter, a delay, and an output. The inverter(100) receives an external clock signal and inverts the received external clock signal. The delay(200) is formed with two or more even-numbered logic gates. The delay receives the external clock signal and outputs a delay signal to an output terminal. The output(300) receives the external clock signal and the delay signal and outputs the pulse signal.

Description

펄스 발생 회로를 갖는 반도체 장치Semiconductor device with pulse generator

본 발명은 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 반도체 장치용 펄스 발생 회로에 관한 것이다.The present invention relates to a pulse generating circuit, and more particularly to a pulse generating circuit for a semiconductor device.

반도체 장치는 하나의 신호가 아닌 여러 개의 신호들을 사용하여 동작되기 때문에 그때 그때에 따라 필요한 여러 신호들을 만들어 이용해야만 한다. 반도체 장치에 있어, 여러신호들의 제어를 위해서는 버퍼에 외부의 클럭 신호를 인가하여 반도체 칩 내부에 클럭 신호가 발생하도록 한다. 그러면, 상기 발생된 클럭 신호는 SPG(short pulse generator)에 인가되어 원하는 펄스 신호를 임이로 만들어 반도체 장치에서 여러모로 사용할 수 있다.Since a semiconductor device is operated using several signals instead of one signal, it is necessary to make and use several signals necessary at that time. In a semiconductor device, an external clock signal is applied to a buffer to control various signals so that a clock signal is generated inside the semiconductor chip. Then, the generated clock signal is applied to a short pulse generator (SPG) to make a desired pulse signal randomly can be used in various ways in a semiconductor device.

도 1A는 종래 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도가 도시되어 있다.1A is a circuit diagram showing the configuration of a pulse generating circuit according to a conventional embodiment.

도 1A를 참고하면, 상기 펄스 발생 회로는 지연 회로(10) 및 출력 회로(20)로 구성되어 있다. 상기 지연 회로(10)는 직렬 연결된 n 개의 인버터들(11, 12, ‥‥, 1N)을 포함하고, 상기 출력 회로(20)는 노어 게이트(21)로 구성된다.(여기서, n 은 홀수)Referring to FIG. 1A, the pulse generation circuit is composed of a delay circuit 10 and an output circuit 20. The delay circuit 10 includes n inverters 11, 12, ..., 1N connected in series, and the output circuit 20 is constituted by a NOR gate 21 (where n is odd).

도 1B는 종래 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도가 도시되어 있다.1B is a circuit diagram showing the configuration of a pulse generating circuit according to a conventional embodiment.

도 1B를 참고하면, 펄스 발생 회로는 지연 회로(30) 및 출력 회로(40)로서 도 1과 같은 구성을 이루고 있다. 상기 지연 회로(30)는 직렬 연결된 n 개의 인버터들(31, 32, ‥‥, 3N)로 구비되어 있다. 그러나 출력 회로(40)는 도 1의 출력 회로(20)와는 달리 낸드 게이트(41)와 인버터(42)로 구비되어 있다.Referring to FIG. 1B, the pulse generating circuit has the configuration as shown in FIG. 1 as the delay circuit 30 and the output circuit 40. The delay circuit 30 is provided with n inverters 31, 32,..., 3N connected in series. However, unlike the output circuit 20 of FIG. 1, the output circuit 40 includes the NAND gate 41 and the inverter 42.

도 2A는 도 1A에 따른 펄스 신호의 출력 파형도가 도시되어 있다.2A shows an output waveform diagram of the pulse signal according to FIG. 1A.

펄스 발생 회로는 외부로부터 클럭 신호(XCK)를 인가받아 동작하게 된다. 상기 클럭 신호(XCK)는 지연 회로(10)에 인가되고, 인버터들(11, 12, ‥‥, 1N) 마다의 지연을 통해 지연 구간이 결정된다. 각단 의 인버터 지연을 tD라면 마지막 n 단의 인버터에서는 n * tD 만큼의 지연이 발생된다. 상기 클럭 신호(XCK)와 지연 신호를 인가받아 펄스 신호(PULSE)를 발생하는 출력 회로(20)는 상기 인버터들의 지연 구간만큼의 폭을 갖는 펄스 신호(PULSE)를 출력한다.The pulse generator circuit operates by receiving a clock signal XCK from the outside. The clock signal XCK is applied to the delay circuit 10, and a delay period is determined through the delays of the inverters 11, 12, ..., 1N. If the inverter delay of each stage is tD, the delay of n * tD occurs in the last n inverters. The output circuit 20, which receives the clock signal XCK and the delay signal and generates a pulse signal PULSE, outputs a pulse signal PULSE having a width corresponding to the delay period of the inverters.

도 2A를 참고하면, 상기 클럭 신호(XCX)가 논리 ″1″에서 논리 ″0″로 천이할 때, 상기 지연 회로(10)의 홀수 개의 인버터들은 논리 ″1″의 지연 신호를 출력한다. 그러므로 클럭 신호(XCK)가 논리 ″0″일 때부터 지연 구간이 시작되고, 인버터에 인가된 상기 논리 0의 클럭 신호(XCK)가 논리 ″1″로 천이 하기 전까지가 바로 지연 구간이 된다. 계속해서 상기 출력 회로(20)의 노어 게이트는 논리 ″0″의 클럭 신호와 논리 ″0″의 지연 신호를 인가받아 이를 조합하여 논리 ″1″의 신호를 출력한다. 그러므로 상기 논리 ″0″인 동안의 지연 구간만큼의 폭을 갖는 펄스 신호(PULSE)를 얻을 수 있다Referring to FIG. 2A, when the clock signal XCX transitions from logic ″ 1 ″ to logic ″ 0 ″, the odd number of inverters of the delay circuit 10 output a delay signal of logic ″ 1 ″. Therefore, the delay period starts when the clock signal XCK is a logic ″ 0 ″, and immediately becomes a delay period until the clock signal XCK of the logic 0 applied to the inverter transitions to the logic ″ 1 ″. Subsequently, the NOR gate of the output circuit 20 receives a clock signal of logic ″ 0 ″ and a delay signal of logic ″ 0 ″, and combines them to output a signal of logic ″ 1 ″. Therefore, a pulse signal PULSE having a width equal to the delay period during the logic ″ 0 ″ can be obtained.

도 2B는 도 1B에 따른 펄스 신호 출력 파형도가 도시되어 있다.2B shows a pulse signal output waveform diagram according to FIG. 1B.

상기 클럭 신호(XCK)를 인가받고, 이를 지연시켜 전달하는 지연 회로(30)는 인버터들의 지연만큼의 딜레이된 신호를 발생한다. 그러면 상기 출력 회로(40)는 상기 클럭 신호(XCK)와 지연 신호를 인가받아 상기 지연 구간에 해당되는 폭을 갖는 펄스 신호(PULSE)를 출력한다.The delay circuit 30, which receives the clock signal XCK, delays and transfers the clock signal XCK, generates a delayed signal corresponding to the delay of the inverters. Then, the output circuit 40 receives the clock signal XCK and a delay signal and outputs a pulse signal PULSE having a width corresponding to the delay period.

도 2B를 참고하면, 상기 클럭 신호(XCX)가 하이레벨인 동안에 상기 지연 회로(30)의 홀수 개의 인버터들은 이를 지연시켜 논리 ″0″의 지연 신호를 출력한다. 그러므로 클럭 신호(XCK)가 논리 ″1″로 될 때부터 지연 구간이 시작되고, 상기 인버터에 인가되는 논리 ″1″의 클럭 신호가 논리 ″0″의 지연 신호로 되기전 까지가 바로 지연 구간이다.Referring to FIG. 2B, while the clock signal XCX is at a high level, the odd number of inverters of the delay circuit 30 delays it and outputs a delay signal of logic ″ 0 ″. Therefore, the delay period starts when the clock signal XCK becomes the logic ″ 1 ″, and it is the delay period until the clock signal of the logic ″ 1 ″ applied to the inverter becomes the delay signal of the logic ″ 0 ″. .

계속해서 상기 출력 회로의 낸드 게이트는 논리 ″1″의 클럭 신호와 논리 ″1″의 지연 신호를 인가받아 이를 조합하여 논리 ″0″의 신호를 출력한다. 그리고 상기 인버터(42)는 낸드 게이트의 논리 ″0″의 신호를 반전시켜 폭은 같지만 레벨이 다른 논리 ″1″의 펄스 신호(PULSE)를 출력한다.Subsequently, the NAND gate of the output circuit receives a clock signal of logic ″ 1 ″ and a delay signal of logic ″ 1 ″, and combines them to output a signal of logic ″ 0 ″. The inverter 42 inverts the signal of logic ″ 0 ″ of the NAND gate to output a pulse signal PULSE of logic ″ 1 ″ of the same width but different levels.

도 3A 및 도 3B는 클럭 신호의 하이레벨시간과 로우레벨시간이 지연 구간보다 짧을 때 발생되는 문제점을 보여주는 출력 파형도가 도시되어 있다.3A and 3B are output waveform diagrams showing a problem that occurs when the high level time and the low level time of the clock signal are shorter than the delay period.

도 3A에 도시된 바와 같이 펄스 발생 회로는 내부 클럭 신호의 하이레벨 구간(tCH, clock high time)이 지연 구간보다 짧아질 경우에, 상기 지연 구간이 클럭 신호 하이레벨 구간보다 길어져 얻고자 하는 펄스 신호보다는 폭이 작아진 펄스 신호가 발생되는 문제점이 발생하게 된다. 이는 칩이 고주파 될수록 클럭의 하이레벨시간에 대한 SPEC의 범위를 더욱 좁게 만드는 결과는 낳는다.As shown in FIG. 3A, when the high level section (tCH, clock high time) of the internal clock signal is shorter than the delay section, the delay section is longer than the clock signal high level section to obtain a pulse signal. Rather, a problem occurs in that a pulse signal having a smaller width is generated. This results in a narrower SPEC range for the clock's high-level time as the chip gets higher frequencies.

또한 도 3B에 도시된 바와 같이, 상기 내부 클럭 신호의 로우레벨 시간(tCL. clock low time)이 지연 구간보다 짧아질 경우에, 첫 클럭에서는 원하는 폭을 갖는 펄스 신호가 발생되지만, 다음 주기부터 발생되는 클럭은 지연되어 폭이 작은 펄스 신호가 출력된다. 이는 지연 회로의 인버터들이 직렬 연결되어 있어 인버터 양단으로 지연을 일으키기 때문이다. 그러므로 원하는 폭만큼의 지연 이상으로 지연 구간이 길어짐에 따라, 얻고자 하는 폭을 갖는 펄스 신호가 발생되지 않는 문제점이 발생하게 된다.In addition, as shown in FIG. 3B, when the low level time (tCL.clock low time) of the internal clock signal is shorter than the delay period, a pulse signal having a desired width is generated in the first clock, but is generated from the next period. The delayed clock is delayed and a small pulse signal is output. This is because the inverters of the delay circuit are connected in series, causing a delay across the inverter. Therefore, as the delay period becomes longer than a delay of a desired width, a problem occurs in that a pulse signal having a desired width is not generated.

따라서 본 발명의 목적은 내부 클럭 신호의 하이레벨시간이 딜레이 구간보다 짧아져도 이에 상관없이 원하는 폭을 갖는 펄스 신호를 발생하는 펄스 발생 회로는 제공함에 있다. 그리고 내부 클럭 신호의 로우레벨시간이 충분하지 않더라도 얻고자 하는 폭을 갖는 펄스 신호를 발생하는 펄스 발생 회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a pulse generator circuit for generating a pulse signal having a desired width regardless of whether the high level time of the internal clock signal is shorter than the delay period. Another object of the present invention is to provide a pulse generator circuit for generating a pulse signal having a desired width even if the low level time of the internal clock signal is not sufficient.

도 1A 및 도 1B는 종래 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도들;1A and 1B are circuit diagrams showing the configuration of a pulse generating circuit according to a conventional embodiment;

도 2A 및 도 2B는 종래 실시예에 따른 출력 파형도들;2A and 2B are output waveform diagrams according to the prior art embodiment;

도 3A 및 도 3B는 종래 펄스 하이레벨과 로우레벨 구간이 지연 구간보다 짧을 경우 발생되는 문제점을 보여주는 출력 파형도들;3A and 3B are output waveform diagrams showing a problem that occurs when a conventional pulse high level and low level section is shorter than a delay section;

도 4는 본 발명의 제 1 실시예에 따른 펄스 발생 회로의 구성을 상세하게 보여주는 회로도;4 is a circuit diagram showing in detail the configuration of a pulse generating circuit according to the first embodiment of the present invention;

도 5는 도 4의 클럭 신호의 하이레벨시간이 지연 구간보다 짧을 경우의 출력 파형도;5 is an output waveform diagram when the high level time of the clock signal of FIG. 4 is shorter than a delay period;

도 6은 도 4의 클럭 신호의 하이레벨시간이 지연 구간보다 긴 경우의 출력 파형도;6 is an output waveform diagram when a high level time of the clock signal of FIG. 4 is longer than a delay period;

도 7은 본 발명의 제 2 실시예에 따른 펄스 발생 회로의 구성을 상세하게 보여주는 회로도;7 is a circuit diagram showing details of a configuration of a pulse generating circuit according to a second embodiment of the present invention;

도 8은 도 7의 클럭 신호의 로우레벨시간이 지연 구간보다 짧은 경우의 출력 파형도;8 is an output waveform diagram when a low level time of the clock signal of FIG. 7 is shorter than a delay period;

도 9는 도 7의 클럭 신호의 로우레벨시간이 지연 구간보다 긴 경우의 출력 파형도;FIG. 9 is an output waveform diagram when a low level time of the clock signal of FIG. 7 is longer than a delay period; FIG.

*도면의 주요부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

100 : 반전 회로 200 : 지연 회로100: inversion circuit 200: delay circuit

300 : 출력 회로 400 : 반전 회로300: output circuit 400: inversion circuit

500 : 지연 회로 600 : 출력 회로500: delay circuit 600: output circuit

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부 클럭 신호를 인가받아 펄스 신호를 발생하는 회로를 갖는 반도체 장치에 있어서, 상기 외부 클럭 신호를 인가받아 이를 반전시키기 위한 반전 수단과; 적어도 두 개인 짝수 개의 논리 게이트들로 구성되며, 일입력단자로 상기 외부 클럭 신호가 인가되고, 타입력단자가 전단의 출력단자와 연결되어 지연 신호를 출력하는 지연 수단과; 상기 외부 클럭 신호와 상기 지연 신호를 인가받아 상기 펄스 신호를 출력하기 위한 출력 수단을 포함한다.According to one aspect of the present invention, there is provided a semiconductor device having a circuit for receiving an external clock signal and generating a pulse signal, comprising: inverting means for receiving the external clock signal and inverting it; A delay means configured of at least two even-numbered logic gates, the external clock signal being applied as one input terminal, and a type force terminal connected to an output terminal of a previous stage to output a delay signal; And output means for receiving the external clock signal and the delay signal and outputting the pulse signal.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 지연 수단의 논리 게이트들은 노어 게이트들인 것을 특징으로 한다.In a preferred embodiment of such a circuit, the logic gates of the delay means are NOR gates.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 지연 수단의 논리 게이트들은 낸드 게이트들인 것을 특징으로 한다.In a preferred embodiment of such a circuit, the logic gates of the delay means are NAND gates.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 출력 수단은 외부 클럭 신호가 인가되는 일입력단자와, 상기 지연 수단의 출력 단자와 연결되는 타입력 단자와, 상기 펄스 신호가 출력되는 출력 단자를 구비하는 노어 게이트를 포함한다.In a preferred embodiment of such a circuit, the output means includes one input terminal to which an external clock signal is applied, a type force terminal connected to an output terminal of the delay means, and an output terminal to which the pulse signal is output. And a NOR gate.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 출력 수단은 외부 클럭 신호가 인가되는 일입력 단자와, 상기 지연 수단의 출력 단자와 연결되는 타입력 단자와, 출력단을 구비하는 낸드 게이트와; 상기 낸드 게이트의 출력 단자에 연결되는 입력 단자와, 펄스 신호가 출력되는 출력 단자를 구비하는 인버터를 포함한다.In a preferred embodiment of such a circuit, the output means comprises: a NAND gate having one input terminal to which an external clock signal is applied, a type force terminal connected to an output terminal of the delay means, and an output terminal; And an inverter having an input terminal connected to an output terminal of the NAND gate and an output terminal for outputting a pulse signal.

이와 같은 회로에 의해서 외부로부터 인가되는 클럭 신호의 하이레벨시간과 로우레벨시간이 지연 구간보다 짧아도 지연 구간만큼의 폭을 갖는 펄스 신호를 출력한다.The circuit outputs a pulse signal having a width equal to the delay period even if the high level time and the low level time of the clock signal applied from the outside are shorter than the delay period.

(제 1 실시예)(First embodiment)

본 발명의 신규성을 갖는 펄스 발생 회로는 외부로부터 인가된 클럭 신호와 소정 신호를 조합하여 지연시키는 회로를 통하여 클럭 신호의 하이레벨시간이나 로우레벨시간이 짧아도 얻고자 하는 폭을 갖는 펄스 신호를 제공한다.The novel pulse generating circuit of the present invention provides a pulse signal having a width to be obtained even if the high level time or the low level time of the clock signal is short through a circuit which combines and delays a predetermined signal with a clock signal applied from the outside. .

이하 본 발명의 바람직한 제 1 실시예에 따른 참고도면들 도 4내지 도 5, 도 6에 의거하여 설명하면 다음과 같다.Hereinafter, reference drawings according to a first preferred embodiment of the present invention will be described with reference to FIGS. 4 to 5 and 6.

도 4에는 본 발명의 실시예에 따른 펄스 발생 회로의 구성을 상세하게 보여주는 회로도가 도시되어 있다.4 is a circuit diagram showing in detail the configuration of the pulse generating circuit according to an embodiment of the present invention.

펄스 발생 회로는 인버터(101), 논리 게이트들(201 202, ‥‥ ,20N)그리고 노어 게이트로 구성된다. 상기 인버터는 외부로부터 인가된 클럭 신호를 인가받아 이를 반전시키고, 지연시켜 출력한다. 그리고 상기 논리 게이트들은 각 단마다 지연이 있어 상기 논리 게이트를 거치고 나면 소정의 지연 구간이 발생된다. 상기 논리 게이트들은 상기 클럭신호(XCK)와 인버터의 반전 신호를 인가받는 노어 게이트(201)를 포함하며, 일입력 단자들에 공통으로 상기 클럭신호(XCK)가 인가되고, 전단의 츌력단자와 타입력 단자들이 연결된 복수개의 노어 게이트들(201, 202, ‥‥ , 20N)을 구비한다. 그리고 상기 노어 게이트들은 펄스 신호를 출력하는 게이트로서, 일입력 단자에 클럭신호(XCK)가 인가되고, 타입력 단자가 상기 지연회로(100)의 마지막 노어 게이트(10N)의 출력단(A')에 접속되는 노어 게이트(301)를 포함한다.The pulse generating circuit is composed of an inverter 101, logic gates 201 202, 20N, and a NOR gate. The inverter receives a clock signal applied from the outside, inverts it, delays it, and outputs the same. In addition, the logic gates have a delay in each stage, and a predetermined delay period is generated after passing through the logic gate. The logic gates include a NOR gate 201 receiving the clock signal XCK and an inverted signal of an inverter, and the clock signal XCK is applied to one input terminal in common, and the output terminal and the other terminal of the front end. A plurality of NOR gates 201, 202, ..., 20N are connected to the input terminals. The NOR gates are gates for outputting a pulse signal, and a clock signal XCK is applied to one input terminal, and a type force terminal is applied to an output terminal A ′ of the last NOR gate 10N of the delay circuit 100. A NOR gate 301 to be connected is included.

이하 상기 클럭 신호의 하이레벨시간이 지연 구간보다 짧은 경우를 제 1 경우라 하고, 상기 클럭 신호의 하이레벨시간이 지연 구간보다 긴 경우를 제 2 경우라 하여 동작을 설명하면 다음과 같다.Hereinafter, an operation in which the high level time of the clock signal is shorter than the delay period will be referred to as the first case, and the operation will be described as the second case where the high level time of the clock signal is longer than the delay period as follows.

도 5에는 클럭 신호의 하이레벨시간이 지연 구간보다 짧은 제 1 경우에 따른 펄스 신호의 출력 파형도가 도시되어 있다.5 shows an output waveform diagram of the pulse signal according to the first case where the high level time of the clock signal is shorter than the delay period.

도 5에 도시된 바와 같이, 칩 내부에서 발생된 클럭 신호(XCK)에서 하이레벨시간이 짧은 것을 알 수 있다. 클럭 신호(XCK)가 로우레벨에서 하이레벨로 천이할 때 각 노어 게이트는 아주 약간이지만 상기 클럭 신호를 지연시켜 출력한다. 상기 노어 게이트는 입력단 중 하나라도 하이레벨이면 로우레벨의 신호를 발생하는 특징을 갖는다. 그러므로 상기 노어 게이트는 인가받은 신호를 조합하여 바로 로우레벨로 떨어지게 만든다.As shown in FIG. 5, it can be seen that the high level time is short in the clock signal XCK generated inside the chip. When the clock signal XCK transitions from the low level to the high level, each NOR gate is very small, but delays and outputs the clock signal. The NOR gate has a characteristic of generating a low level signal when at least one of the input terminals is high level. Thus, the NOR gate combines the applied signals and causes them to fall directly to a low level.

그리고 다음단의 로우레벨 클럭 신호(XCK)가 인가되면 상기 지연 회로(100)는 n * tD 만큼 이를 지연시킨다. 상기 인버터(101)와 노어 게이트들(201, 202,‥‥, 20N)로 인해 지연 구간이 정해지면 노어 게이트(301)는 상기 지연 구간만큼의 폭을 갖는 펄스 신호(PULSE)를 출력한다. 그러므로 상기 클럭신호(XCK)가 로우레벨에서 하이레벨로 천이할 때도 노어 게이트(201)로 인해 약간의 지연이 된 다음에 레벨이 바뀌게 된다.When the next low level clock signal XCK is applied, the delay circuit 100 delays this by n * tD. When the delay period is determined by the inverter 101 and the NOR gates 201, 202,..., 20N, the NOR gate 301 outputs a pulse signal PULSE having a width equal to the delay period. Therefore, even when the clock signal XCK transitions from the low level to the high level, the level is changed after a slight delay due to the NOR gate 201.

도 6에는 클럭 신호의 하이레벨시간이 지연 구간보다 긴 제 2 경우에 따른 펄스 신호의 출력 파형도가 도시되어 있다.6 shows an output waveform diagram of the pulse signal according to the second case where the high level time of the clock signal is longer than the delay period.

클럭신호(XCK)가 하이레벨에서 로우레벨로 천이 할 때, 인버터(101)는 논리 ″1″의 신호를 출력하며, 제 1 노어 게이트(201)는 논리 ″0″의 클럭 신호와 논리 ″1″의 지연 신호를 인가받아 논리 ″0″의 신호를 출력한다. 그리고 다음 제 2 노어 게이트(202)는 논리 ″0″과 논리 ″0″의 신호를 인가받아 논리 ″1″의 신호를 출력한다. 상기 노어 게이트들의 수는 짝수개이므로 A' 단으로는 논리 ″1″의 신호가 발생된다. 그러므로 지연 구간은 클럭 신호(XCK)가 로우레벨로 떨어질때부터 A' 단이 하이레벨로 천이 하기 이전까지임을 알 수 있다. 그로 인해 상기 지연 구간의 로우레벨인 지연 신호와 클럭 신호를 인가받아 상기 지연 구간에 해당되는 만큼의 폭을 갖는 펄스 신호(PULSE)가 발생된다.When the clock signal XCK transitions from the high level to the low level, the inverter 101 outputs a signal of logic ″ 1 ″, and the first NOR gate 201 is a clock signal of logic ″ 0 ″ and logic ″ 1. A delay signal of ″ is applied and a signal of logic ″ 0 ″ is output. Next, the second NOR gate 202 receives a signal of logic ″ 0 ″ and logic ″ 0 ″ and outputs a signal of logic ″ 1 ″. Since the number of NOR gates is an even number, a signal of logic " 1 " Therefore, it can be seen that the delay period is from the time when the clock signal XCK drops to the low level and before the A 'stage transitions to the high level. As a result, a pulse signal PULSE having a width corresponding to the delay period is generated by receiving the delay signal and the clock signal which are the low level of the delay period.

만일에 상기 클럭 신호의 하이레벨시간이 인버터로 인한 지연 구간보다 클 경우에는 상기 클럭 신호의 하이레벨의 구간에 상관없이 얻고자 하는 폭을 갖는 펄스 신호를 출력할 수 있다.If the high level time of the clock signal is greater than the delay period caused by the inverter, a pulse signal having a width to be obtained may be output regardless of the high level period of the clock signal.

(제 2 실시예)(Second embodiment)

이하 본 발명의 바람직한 제 2 실시예에 따른 참고도면들 도 7 내지 도 8, 도 9에 의거하여 설명한다.Hereinafter, reference drawings according to a second preferred embodiment of the present invention will be described with reference to FIGS. 7 to 8 and 9.

도 7은 펄스 발생 회로의 구성을 상세하게 보여주는 회로도가 도시되어 있다.7 is a circuit diagram showing in detail the configuration of the pulse generating circuit.

펄스 발생 회로는 인버터(401), 논리 게이트들, 출력 회로(600)로 구성된다. 상기 인버터(401)는 외부 클럭 신호(XCK)를 인가받아 이를 반전시키고 지연시켜 출력한다. 그리고 논리 게이트들은 낸드 게이트들로서 각 게이트마다 지연시켜 출력하게 된다. 상기 논리 게이트들은 일입력 단자에 상기 클럭 신호가 인가되고, 타입력 단자에 인버터의 출력 단자가 연결되는 제 1 낸드 게이트(501)를 포함한다. 그리고 일입력 단자들이 공통으로 상기 클럭신호(XCK)를 인가받고 전단의 출력 단자와 타입력 단자들이 연결되는 낸드 게이트들(502, ‥‥, 50N)을 포함한다.The pulse generating circuit is composed of an inverter 401, logic gates, and an output circuit 600. The inverter 401 receives an external clock signal XCK, inverts it, delays it, and outputs it. The logic gates are NAND gates, and are delayed and output for each gate. The logic gates include a first NAND gate 501 to which the clock signal is applied to one input terminal and an output terminal of the inverter is connected to a type force terminal. And NAND gates 502,..., 50N to which one input terminal is commonly applied with the clock signal XCK, and the output terminal of the preceding stage and the type force terminals are connected.

상기 출력 회로(400)는 일입력 단자에 상기 클럭 신호(XCK)가 인가되고, 타입력 단자가 상기 논리 게이트들 중 마지막 낸드 게이트(50N)의 출력 단자에 연결되는 낸드 게이트(601)를 구비하며, 입력단이 상기 낸드 게이트(601)의 출력 단자에 연결되는 인버터(602)를 구비한다. 상기 인버터(401)와 낸드 게이트들(501, 502, ‥‥, 50N) 각 단의 지연은 tD 라고 하고, 최종 n 단의 지연은 n * tD 라고 하자.(여기서 n은 홀수) 상기 인버터(301)는 K = 1 단 , 다음 낸드 게이트(303)는 K = 2 단 ,‥‥‥, 최종 노어 게이트(50N)는 K = n 단으로 구성되어 있다.The output circuit 400 has a NAND gate 601 to which the clock signal XCK is applied to one input terminal, and a type force terminal is connected to an output terminal of the last NAND gate 50N among the logic gates. And an inverter 602 having an input terminal connected to an output terminal of the NAND gate 601. The delay of each stage of the inverter 401 and the NAND gates 501, 502,..., 50N is assumed to be tD, and the delay of the last n stages is n * tD (where n is odd). ) Is K = 1 stage, the next NAND gate 303 is K = 2 stages, ..., the final NOR gate 50N is composed of K = n stages.

이하 클럭 신호의 로우레벨시간이 지연 구간보다 짧은 경우를 제 1 경우라 하고, 상기 클럭신호의 로우레벨시간이 지연 구간보다 긴 경우를 제 2 경우라 하여 설명하면 다음과 같다.Hereinafter, a case where the low level time of the clock signal is shorter than the delay period will be referred to as a first case, and a case where the low level time of the clock signal is longer than the delay period will be described as follows.

도 8은 제 1 경우에 따른 펄스 신호의 출력 파형도가 도시되어 있다.8 is an output waveform diagram of a pulse signal according to the first case.

도 8을 참고하면, 클럭의 로우레벨시간이 매우 짧은 것을 알 수 있다. 지연 회로(300)의 출력단을 B라고 하고, 출력 회로(600)의 낸드 게이트(401)의 출력단을 C'라고 하자. 먼저 첫단의 하이레벨의 클럭 신호(XCK)가 인가될 때, 인버터(401)와 낸드 게이트들(501, 502, ‥‥, 50N)을 통해 n * tD 만큼 딜레이된 지연 신호가 B'를 통해 출력된다. 그리고 상기 지연 신호와 하이레벨의 클럭 신호(XCK)를 인가받는 상기 낸드 게이트(601)는 상기 신호들을 조합하여 C'단을 통해 출력한다. 그러면 출력 회로(600)의 인버터(602)는 C'단의 조합 신호를 반전시켜 클럭 신호가 딜레이된 n * tD 만큼의 폭을 갖는 펄스 신호(PULSE)를 출력한다.Referring to FIG. 8, it can be seen that the low level time of the clock is very short. Assume that the output terminal of the delay circuit 300 is B and the output terminal of the NAND gate 401 of the output circuit 600 is C '. First, when the first high level clock signal XCK is applied, a delay signal delayed by n * tD through the inverter 401 and the NAND gates 501, 502, ..., 50N is output through B '. do. The NAND gate 601 receiving the delay signal and the high level clock signal XCK is combined with the signals and output through the C ′ terminal. Then, the inverter 602 of the output circuit 600 inverts the combined signal of the C 'stage and outputs a pulse signal PULSE having a width equal to n * tD in which the clock signal is delayed.

그리고 다음단의 클럭 신호(XCK)가 하이레벨에서 구간이 짧은 로우레벨로 떨어질 때, 낸드 게이트로부터 바로 하이레벨의 신호가 발생되어 약간의 지연이 발생하게 된다. 상기 낸드 게이트는 한 입력단이라도 로우레벨이면 바로 하이레벨의 신호를 출력하는 특징을 갖기 때문에 가능한 일이다.When the next clock signal XCK falls from a high level to a low level, a high level signal is generated directly from the NAND gate, thereby causing a slight delay. The NAND gate is capable of outputting a high level signal even when one input terminal is at a low level.

이는 펄스 폭을 결정하는 것과는 아무 영향을 미치지 않기 때문에 1 * tD 만큼의 지연이 발생한 다음에, 그리고 다음단의 클럭 신호에 있어서 낸드 게이트들을 거쳐 지연된 n * tD 만큼의 폭을 갖는 펄스 신호(PULSE)가 발생된다.This has no effect on determining the pulse width, so a pulse signal (PULSE) having a width of n * tD delayed after 1 * tD and then across the NAND gates in the next clock signal. Is generated.

도 9는 제 2 경우에 따른 펄스 신호의 출력 타이밍도가 도시되어 있다.9 is an output timing diagram of the pulse signal according to the second case.

클럭 신호(XCK)가 로우레벨에서 하이레벨로 천이될 때, 하이레벨의 신호를 인가받은 인버터(401)는 이를 반전시켜 로우레벨의 신호를 제 1 낸드 게이트(501)의 타입력단에 전달한다. 그러면 상기 제 2 낸드 게이트(502)는 하이레벨의 클럭 신호(XCK)와 상기 제 1 낸드 게이트(501)로부터 발생된 로우레벨의 신호를 인가받아 하이레벨의 신호를 출력하며, 다음 제 2 낸드 게이트(502)는 하이레벨의 클럭신호(XCK)와 하이레벨의 제 1 낸드 게이트(301)의 출력 신호를 인가받아 로우레벨로 떨어지는 신호를 출력한다. 이렇게 되어 상기 낸드 게이트들은 짝수개가 존재하므로 B'단으로는 로우레벨의 지연신호가 발생된다.When the clock signal XCK transitions from the low level to the high level, the inverter 401 receiving the high level signal inverts it and transfers the low level signal to the type force terminal of the first NAND gate 501. Then, the second NAND gate 502 receives a high level clock signal XCK and a low level signal generated from the first NAND gate 501, and outputs a high level signal, and then a second NAND gate. In operation 502, the clock signal XCK of the high level and the output signal of the first NAND gate 301 of the high level are applied to output a signal falling to the low level. In this way, since there are even numbers of the NAND gates, a low level delay signal is generated in the B ′ stage.

그러므로 상기 클럭신호(XCK)가 하이레벨로 천이될 때부터, 상기 하이레벨의 클럭 신호를 인가받는 낸드 게이트들의 최종 출력 단에서 로우레벨의 지연 신호가 발생될 때까지가 바로 지연 구간이 된다. 상기 지연 구간에서의 출력 회로(600)는 클럭 신호(XCK)와 상기 지연 신호를 인가받아 이를 조합하고 반전하여 상기 지연 구간만큼의 폭을 갖는 펄스 신호를 출력한다.Therefore, the delay period is a period from when the clock signal XCK transitions to a high level until a low level delay signal is generated at the final output terminal of the NAND gates receiving the high level clock signal. The output circuit 600 in the delay section receives the clock signal XCK and the delay signal, combines and inverts the clock signal XCK, and outputs a pulse signal having a width corresponding to the delay section.

이로써, 클럭 신호의 하이레벨시간과 로우레벨시간이 지연 구간보다 짧아져도 이에 구애받지 않고 상기 지연 구간만큼의 폭을 갖는 펄스 신호들이 출력된다.As a result, even if the high level time and the low level time of the clock signal are shorter than the delay period, pulse signals having a width corresponding to the delay period are output regardless of this.

상술한 바와 같은 펄스 발생 회로는 외부로부터 인가된 클럭 신호의 하이레벨 시간과 로우레벨시간이 지연 구간보다 짧아도 지연 회로의 구성을 달리함으써, 지연 구간이 필요 이상으로 길어지는 것을 막는다. 그리고 지연 회로로부터 발생된 지연 구간이 길어지지 않는 것으로 인해 필요한 상기 지연 구간만큼의 폭을 갖는 펄스 신호를 출력하여 사용할 수 있는 효과가 있다.The pulse generation circuit as described above prevents the delay section from becoming longer than necessary by changing the configuration of the delay circuit even if the high level time and the low level time of the clock signal applied from the outside are shorter than the delay section. In addition, since the delay section generated from the delay circuit does not become long, there is an effect of outputting and using a pulse signal having a width equal to the required delay section.

Claims (5)

외부 클럭 신호를 인가받아 펄스 신호를 발생하는 회로를 갖는 반도체 장치에 있어서,In a semiconductor device having a circuit that receives an external clock signal and generates a pulse signal, 상기 외부 클럭 신호를 인가받아 이를 반전시키기 위한 반전 수단과;Inverting means for receiving the external clock signal and inverting it; 적어도 두 개인 짝수개의 논리 게이트들로 구성되며, 일입력 단자로 상기 외부 클럭 신호가 인가되고, 타입력 단자가 전단의 출력단과 연결되어 지연 신호를 출력하는 지연 수단과;A delay means configured of at least two even-numbered logic gates, the external clock signal being applied to one input terminal, and a type force terminal connected to an output terminal of a previous stage to output a delay signal; 상기 외부 클럭 신호와 상기 지연 신호를 인가받아 상기 펄스 신호를 출력하기 위한 출력 수단을 포함하는 펄스 발생 회로.And output means for receiving the external clock signal and the delay signal and outputting the pulse signal. 제 1 항에 있어서,The method of claim 1, 상기 지연 수단의 논리 게이트들은 노어 게이트들인 특징을 갖는 펄스 발생 회로.And the logic gates of said delay means are NOR gates. 제 1 항에 있어서,The method of claim 1, 상기 지연 수단의 논리 게이트들은 낸드 게이트들인 특징을 갖는 펄스 발생 회로.And the logic gates of the delay means are NAND gates. 제 1 항에 있어서,The method of claim 1, 상기 출력 수단은 외부 클럭 신호가 인가되는 일입력 단자와, 상기 지연 수단의 출력 단자와 연결되는 타입력 단자와, 상기 펄스 신호가 출력되는 출력단을 구비하는 노어 게이트를 포함하는 펄스 발생 회로.And the output means comprises a NOR gate having one input terminal to which an external clock signal is applied, a type force terminal connected to an output terminal of the delay means, and an output terminal to which the pulse signal is output. 제 1 항에 있어서,The method of claim 1, 상기 출력 수단은 외부 클럭 신호가 인가되는 일입력 단자와, 상기 지연 수단의 출력 단자와 연결되는 타입력 단자와, 출력단자를 구비하는 낸드 게이트와;The output means includes: a NAND gate having one input terminal to which an external clock signal is applied, a type force terminal connected to an output terminal of the delay means, and an output terminal; 상기 낸드 게이트의 출력단에 연결되는 입력단자와, 펄스 신호가 출력되는 출력단자를 구비하는 인버터를 포함하는 펄스 발생 회로.And an inverter having an input terminal connected to an output terminal of the NAND gate and an output terminal for outputting a pulse signal.
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