KR100415605B1 - 플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법 Download PDF

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Abstract

본 발명은 과전류를 방지할 수 있는 플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동회로는 입력되는 데이터를 서스테인전극과 데이터전극에 공급하여 구동하기 위한 구동부와, 상기 서스테인전극에 공급되는 서스테인전류의 과부하를 처리하는 서스테인전류 과부하 처리부와, 상기 데이터전극에 공급되는 데이터전류의 과부하를 처리하는 데이터전류 과부하 처리부를 구비하는 것을 특징으로 한다.
이러한 구성에 의한 플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법은 과전류를 방지할 수 있다.

Description

플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법{CIRCUIT AND METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 과전류를 방지할 수 있는 플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다. 이러한 PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성된 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성된 데이터전극(20X)을 구비한다.
주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방전 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 데이터전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 데이터전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 데이터전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 구조의 PDP 셀은 데이터전극(20X)과 주사/서스테인전극(12Y) 사이의 대향방전에 의해 선택된 후 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z) 사이의 면방전에 의해 방전을 유지하게 된다. PDP 셀에서는 유지방전시 발생되는 자외선에 의해 형광체(28)가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 이 결과, 셀들을 가지는 PDP는 화상을 표시하게 된다. 이 경우, PDP는 비디오데이터에 따라 셀의 방전유지기간, 즉 유지방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다.
이러한, PDP의 구동방법으로는 어드레스기간과 표시기간, 즉 방전유지기간으로 분리되어 구동되게 하는 ADS(Address and Display Separation) 구동방법이 대표적이다. ADS 구동방법에서는 한 프레임을 n비트 영상 데이터의 각 비트에 해당하는 n개의 서브필드로 분할하고, 각 서브필드를 다시 어드레스기간과 표시기간으로 분할한다. 여기서, 각 서브필드의 어드레스기간은 동일하고 표시기간에 20:21:22:…:2n-1비율의 가중치를 부여하여 그 디스플레이 기간들의 조합에 의해 계조를 표현하게 된다.
도 2를 참조하면, 1 프레임은 통상 NTSC 구동방식에서의 60Hz의 텔레비전 신호를 수신 및 신호를 용이하게 처리하기 위해 한 프레임의 시간을 16.67㎳로 구성된다. 즉, 한 프레임은 8개의 서브필드(즉, 256 그레이 스케일 구현시)로 구성된다.
1 프레임은 8비트의 비디오 데이터를 이용하여 256 계조로 화상이 표시되는 경우 각 화소에서의 1 프레임 표시기간을 8개의 서브필드 기간(SF1∼SF8)으로 분할하게 된다. 각 서브 필드 기간(SF1∼SF8)은 다시 리셋기간, 어드레스기간 및 서스테인기간로 분할되고, 그 표시기간에 1:2:4:8:…:128의 비율로 가중치를 부여하게 된다. 리셋기간과 어드레스기간은 각 서브필드 기간에 동일(예를 들면, 리셋기간 및 어드레스기간이 1.5 ms)하게 할당된다. 이러한, PDP 구동방법에서는 각 비트에 대응되는 서브필드 기간의 표시순서가 SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8의 예와 같이 일정한 순서로 되어 있다. 여기서, 각 서브필드(SF1∼SF8)의 어드레스기간에는 각 방전셀에 해당되는 8비트의 비디오데이터 중 하나의 비트 데이터가 라인 순차적으로 인가되어 선택적인 어드레스 방전이 발생하게 된다. 구체적으로는 제1 서브필드(SF1)의 어드레스기간에는 최하위 비트의 데이터들이, 제2 서브필드(SF2)의 어드레스기간에는 차하위 비트의 데이터들이, 그리고 제8 서브필드(SF8)의 어드레스기간에는 촤상위 비트의 데이터들이 인가된다. 그리고, 각 서브필드(SF1∼SF8)의 서스테인기간에서는 어드레스방전이 발생된 방전셀에서만 방전을 유지시키게 된다. 이 경우, 각 서브필드(SF1∼SF8)의 서스테인기간에 1:2:4:8:…:128의 비율로 가중치를 부여하여 그 가중치에 해당하는 계조표시가 행해지게 된다. 그리고, 한 프레임기간의 각 서브필드에서 표시된 계조를 조합하여 256레벨 중 하나의 계조를 구현하게 된다.
도 3은 도 2에 도시된 PDP를 하나의 서브필드 기간동안 구동하기 위한 구동파형도이다.
도 3을 참조하면, 종래의 PDP의 구동파형은 크게 4기간으로 패널의 초기 조건을 원하는 상태로 균일하게 해주기 위한 리셋기간과, 방전셀을 선택하기 위한 어드레스 기간과, 방전횟수에 따라 계조를 표현하는 서스테인기간 및 방전을 소거시키기 위한 소거기간으로 나뉘어진다. 여기서, 데이터전극(Z)과 스캔전극(Y) 및 서스테인전극(Z) 각각은 주사/서스테인전극(12Y), 공통서스테인전극(12Z), 데이터전극(20X) 각각에 공급되는 구동파형을 나타낸다.
리셋기간은 셋업기간(Set-up) 및 셋다운(Set-down)기간으로 나뉘어 여러 번 리셋방전을 수행하게 된다. 셋업 기간에는 스캔전극(Y)에 상승 램프파형(ramp1)이 연속적인 램프파 형태로 전압이 증가한다. 셋다운 기간에서는 전압이 감소하는 형태를 가진 하강 램프파형(ram2)이 공급된다.
이러한, 리셋기간에서의 상승 램프파형(ramp1)은 주사/서스테인전극(12Y)과 공통서스테인전극(12Z) 사이에 미약한 방전을 일으키게 된다. 이 때, 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)상의 유전층(14)에 벽전하가 축적된다.
이어서, 셋다운 기간에서의 하강 램프파형(ramp2)은 감소하는 전압에 의해 셀(Cell) 내의 벽전하를 적당량 소거시켜 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다.
이 벽전하 감소를 위하여, 셋다운기간에서는 서스테인전극(Z)에 정극성(+)의 직류전압(Vs)이 공급된다. 이 정극성(+)의 직류전압(Vs)에 대하여 하강 램프파형(ramp2)은 서서히 감소하는 형태로 공급되므로 셋다운 기간에서스캔전극(Y)이 서스테인전극(Z)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업기간에 생성된 벽전하들이 감소하게 된다.
어드레스기간에는 데이터전극(X)에 데이터신호에 따라 정극성(+) 및 부극성(-)을 전압을 공급하는 프로팅상태의 데이터펄스(data)가 공급되며, 이 중 정극성(+)의 데이터펄스(data)가 공급될 때, 이 데이터펄스(data)에 동기되게끔 스캔전극(Y)에서는 부극성(-)의 스캔펄스(scn)가 순차적으로 공급된다. 그러면, 데이터펄스(data)가 공급되는 셀은 데이터펄스(data)와 스캔펄스(scn) 사이의 전압차에 해당하는 전압과 셀 내의 벽전하에 의해 축적된 내부 벽전압이 더해지면서 어드레스 방전된다. 이 어드레스방전으로 형성된 벽전하는 다른 방전셀들이 어드레스되는 기간동안 유지된다.
서스테인기간은 시작부에서 스캔전극(Y)에 트리거링펄스(TP)를 공급하여 어드레스기간에서 충분히 벽전하가 형성된 방전셀들에서 유지방전이 개시된다. 이어서, 스캔전극(Y)과 서스테인전극(Z)에 교번적으로 서스테인펄스(SUSZ, SUSY)를 공급하여 서스테인기간동안 유지방전이 유지되게 한다. 그러면 어드레스 방전에 의해 선택된 셀들은 매 서스테인펄스(SUSZ) 공급시 서스테인방전을 일으키게 된다.
소거기간에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지며 방전 소거를 위해 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지하게 된다.
이러한 PDP는 도 4에 도시된 바와 같은 처리장치에 의해 과전류를 검출하게된다.
도 4를 참조하면, PDP의 과전류 검출장치는 서스테인전극과 데이터전극을 구동하기 위한 구동부(30)와, 세스테인전류를 검출하는 서스테인전류 검출부(32)와, 입력되는 과전류를 인지하여 판단하는 과전류 판단부(34)와, 과전류를 제어하기 위한 제어부(36)를 구비한다.
구동부(30)는 이미지의 데이터신호를 공급하며 전류 검출부(32)는 구동부(30)를 통해 공급되는 데이터신호의 서스테인전류를 검출하여 서스테인전류를 과전류 판단부(34)로 보낸다.
과전류 판단부(34)는 서스테인전류 검출부(32)로부터의 서스테인전류가 과전류인지 아닌지를 판단하게 된다. 과전류 판단부(34)에서 서스테인전류가 과전류로 판단되는 경우 제어부(36)는 서스테인전류를 변환시키는 제어신호를 구동부(30)로 발생시킨다. 이에 따라, 서브필드수나 서스테인전류의 펄스수를 줄임으로써 과도한 서스테인전류의 발생을 방지한다. 또한, 과전류 판단부(34)에서 서스테인전류가 과전류로 판단되지 않는 경우 서스테인전류를 정상 구동시킨다.
이러한 PDP의 과전류 검출장치에 의해 과전류를 검출하는 방법은 도 5에 도시된 바와 같이 구동부(30)로부터 이미지 데이터가 입력되는 단계(S51)와, 공급되는 이미지데이터의 서스테인전류를 검출하는 단계(S52)와, 검출된 서스테인전류가 소정 기준 이상의 전류, 즉 과전류인지를 판단하는 단계(S53)와, 상기 과전류로 판단되면 서브필드의 수나 서스테인전류의 펄스수를 감소시켜 과전류를 정상전류로 변환시키는 단계(S54)를 포함한다.
이러한 PDP의 과전류 검출방법은 과도한 서스테인전류가 검출되면 서브필드수나 서스테인전류의 펄스수를 줄임으로써 과전류를 방지하게 된다. 그러나, 서브필드수나 서스테인전류의 펄스수를 변환시키면서 피드백(feedback)되기에는 시간이 충분하지 못하다. 이에 따라, 서스테인전류의 펄스수를 감소시키더라도 데이터 양에 따라 다시 서스테인전류는 최대전류값을 가지게 되므로 화상의 화질이 떨어지게 된다. 뿐만 아니라, 서브필드수나 서스테인전류의 펄스수를 변화시키는 데에는 많은 시간이 걸리게 되어 과전류에 대한 신속한 처리를 할 수 없게 된다.
또한, 서스테인기간동안 공급되는 서스테인전류의 과전류는 방지할 수 있지만 어드레스기간동안 발생되는 데이터전류의 과전류는 방지하지 못하는 문제점이 있다. 다시 말하면, 종래의 PDP 동작은 서스테인 드라이버 IC에서 소비되는 서스테인전류와 데이터 드라이버 IC에서 소비되는 데이터전류에 의해서 이루어지게 되는데 종래의 과부하를 판단하는 조건은 서스테인전류에 의해서이다. 그러므로, 데이터 드라이버 IC의 과부하를 방지하기 위한 데이터전류에 대한 과전류를 처리하는 과정이 필요하다.
따라서, 본 발명의 목적은 과전류를 방지할 수 있는 플라즈마 디스플레이 패널의 구동회로 및 그의 구동방법을 제공하는데 있다.
도 1은 3전극 교류 플라즈마 디스플레이 패널의 방전셀 구조를 도시한 사시도.
도 2은 종래의 서브필드 분할 구동표시의 구성을 나타내는 도면.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널에 인가되는 구동파형을 나타내는 파형도.
도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 과전류 검출장치를 나타내는 블록도.
도 5는 도 4에 도시된 과부하 처리장치의 처리과정을 나타내는 순서도.
도 6은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 과전류 검출장치를 나타내는 블록도.
도 7은 도 6에 도시된 과부하 처리장치의 처리과정을 나타내는 순서도.
도 8은 슈퍼픽셀(Super Pixel)의 구동을 나타내는 도면.
도 9는 데이터전류의 과부하처리방법을 나타내는 파형도.
도 10은 본 발명의 다른 실시 예에 따른 PDP의 과전류 검출장치를 나타내는블록도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 상부기판 12Y : 주사/서스테인전극
12Z : 공통서스테인전극 14, 22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 데이터전극 24 : 격벽
26 : 형광체층 30, 50 : 구동부
32,54,74 : 서스테인전류 검출부 34,56,66,76,86 : 과전류 판단부
36, : 제어부 58,78 : 서스테인전류 제어부
64,84 : 데이터전류 검출부 68,88 : 데이터전류 제어부
94 : 입력 데이터 검출부 96 : 판단부
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 구동회로는 입력되는 데이터를 서스테인전극과 데이터전극에 공급하여 구동하기 위한 구동부와, 상기 서스테인전극에 공급되는 서스테인전류의 과부하를 처리하는 서스테인전류 과부하 처리부와, 상기 데이터전극에 공급되는 데이터전류의 과부하를 처리하는 데이터전류 과부하 처리부를 구비하는 것을 특징으로 한다.
본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은 비디오신호의 데이터가 입력되는 단계와, 상기 비디오신호의 데이터전류를 검출하는 단계와, 상기 검출된 데이터전류가 과전류인지를 판단하는 단계와, 상기 데이터전류가 과전류로 판단되어 상기 데이터전류의 해상도를 저하시키는 단계를 포함하는 것을 특징으로 한다.
상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 PDP의 과전류 검출장치를 나타내는 도면이다.
도 6을 참조하면, PDP의 과전류 검출장치는 서스테인전극과 데이터전극을 구동하기 위한 구동부(50)와, 서스테인전류의 과부하를 처리하는 서스테인전류 과부하 처리부(52)와, 데이터전류의 과부하를 처리하는 데이터전류 과부하 처리부(62)를 구비한다.
구동부(50)는 이미지의 데이터신호를 서스테인전류 과부하 처리부(52) 및 데이터전류 과부하 처리부(62)로 공급한다.
서스테인 과부하 처리부(52)는 서스테인전류를 검출하는 서스테인전류 검출부(54)와, 서스테인전류의 과전류 여부를 판단하는 제1 과전류 판단부(56)와, 서스테인전류를 제어하는 서스테인전류 제어부(58)로 구성된다.
서스테인전류 검출부(54)는 구동부(50)로부터 입력되는 이미지 데이터의 서스테인전류를 검출하게 된다. 제1 과전류 판단부(56)는 서스테인전류 검출부(54)로부터 검출된 서스테인전류가 과전류인지 아닌지를 판단하게 된다. 제1 과전류 판단부(56)에서 서스테인전류가 과전류로 판단되는 경우 서스테인전류 제어부(58)는 서스테인전류를 변환시키는 제어신호를 구동부(50)로 발생시킨다. 이에 따라, 서브필드수나 서스테인전류의 펄스수를 줄임으로써 과도한 서스테인전류의 발생을 방지한다. 또한, 제1 과전류 판단부(56)에서 서스테인전류가 과전류로 판단되지 않는 경우 서스테인전류를 정상 구동시킨다.
데이터전류 과부하 처리부(62)는 데이터전류를 검출하는 데이터전류 검출부(64)와, 데이터전류의 과전류 여부를 판단하는 제2 과전류 판단부(66)와, 데이터전류를 제어하는 데이터전류 제어부(68)로 구성된다.
데이터전류 검출부(64)는 구동부(50)로부터 입력되는 이미지 데이터의 데이터전류를 검출하게 된다. 제2 과전류 판단부(66)는 데이터전류 검출부(64)로부터 검출된 데이터전류가 과전류인지 아닌지를 판단하게 된다. 제2 과전류 판단부(66)에서 데이터전류가 과전류로 판단되는 경우 데이터전류 제어부(58)는 데이터의 해상도를 저하시킴으로써 과도한 데이터전류의 발생을 방지한다. 즉, 연속되는 서브필드에서 임의의 서브필드에 해당하는 기수번째 데이터전류의 펄스수를 생략하였다면 다음 서브필드에서는 우수번째 데이터전류의 펄스수를 생략한다. 이는 화질에 큰 영향을 주지 않는 범위에서 이루어져야 한다. 반면에, 제2 과전류 판단부(66)에서 데이터전류가 과전류로 판단되지 않는 경우 데이터전류를 정상 구동시킨다.
한편, 제1 과전류 판단부(56)에서 서스테인전류가 과전류로 판단되면 데이터의 해상도를 저하시키는 처리를 할 수 있으며 반대로 제2 과전류 판단부(66)에서 데이터전류가 과전류로 판단되는 경우 서브필드수 및 서스테인전류의 수를 줄이는 처리를 할 수 있다.
이러한 PDP의 과전류 검출장치에 의해 과전류를 검출하는 방법은 도 7에 도시된 바와 같이 구동부(50)로부터 이미지 데이터가 입력되는 단계(S71)와, 공급되는 이미지 데이터의 서스테인전류를 검출하는 단계(S72)와, 검출된 서스테인전류가 소정 기준 이상의 전류, 즉 과전류인지를 판단하는 단계(S73)와, 상기 과전류로 판단되면 서브필드의 수나 서스테인전류의 펄스수를 감소시켜 과전류를 정상전류로 변환시키는 단계(S74)로 구성된다.
데이터전류의 과전류 검출장치에 의한 과전류를 검출하는 방법은 구동부(50)로부터 이미지 데이터가 입력되는 단계(S71)와, 공급되는 이미지데이터의 데이터전류를 검출하는 단계(S81)와, 검출된 데이터전류가 소정 기준 이상의 전류, 즉 과전류인지를 판단하는 단계(S83)와, 상기 데이터전류가 과전류로 판단되면 과전류를 방지하기 위하여 데이터의 해상도를 저하시키는 단계(S84)로 구성된다.
데이터전류의 과부하를 처리하는 방법을 도 8에 도시된 슈퍼 픽셀(Super Pixel)과 결부하여 설명하기로 한다. 슈퍼 픽셀에서는 각각의 스캔라인마다 온/오프(ON/OFF) 상태가 번갈아 나타나게 되므로 데이터 드라이버 IC에 과부하가 발생되게 된다. 이러한 데이터 드라이버 IC의 과부하를 방지하기 위하여 하이상태로 출력되는 기수번째(n+1,n+3,…) 데이터펄스(DP)를 생략하거나 우수번째(n,n+2,…) 데이터펄스(DP)를 생략하여 데이터펄스(DP)를 출력한다. 이에 따라, 하이상태로 출력되는 데이터펄스(DP)의 수가 줄어들므로써 데이터 드라이버 IC의 스위칭 횟수가 줄어들게 되어 전력 소모를 감소시킬 수 있다.
그러나, 데이터펄스(DP)를 생략함으로써 디스플레이되는 화질에 영향을 미칠 수 있으므로 연속되는 각 서브필드마다 번갈아 데이터펄스(DP)의 수를 조절한다. 이는 도 9에 도시된 바와 같이 n번째의 서브필드에서 Yn+2번째와 Yn+4번째의 픽셀에 공급되는 하이상태의 데이터펄스(DP)를 생략시키고 다음 n+1번째의 서브필드에서 Yn번째와 Yn+4번째의 픽셀에 공급되는 하이상태의 데이터펄스(DP)를 생략하여 데이터펄스(DP)를 출력한다. 이에 따라, 디스플레이되는 화질에 영향을 미치지 않으면서 과전류의 데이터전류를 정상적으로 구동되는 정상전류로 변환시킴으로써 안정된 구동을 이룰 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 PDP의 과전류 검출장치를 나타내는 도면이다.
도 10을 참조하면, 본 발명에 따른 PDP 과전류 검출장치는 입력 데이터 변화량 처리부(92)를 구비한다.
입력 데이터 변화량 처리부(92)는 입력되는 데이터 및 데이터의 변화량을 미리 체크하는 입력 데이터 검출부(94)와, 입력된 데이터가 과도한 데이터인지를 판단하는 판단부(96)를 구비한다.
또한, 서스테인전극과 데이터전극을 구동하기 위한 구동부(70)와, 서스테인전류의 과부하를 처리하는 서스테인전류 과부하 처리부(72)와, 데이터전류의 과부하를 처리하는 데이터전류 과부하 처리부(82)를 추가로 구비한다.
구동부(70)는 이미지의 데이터신호를 서스테인전류 과부하 처리부(72) 및 데이터전류 과부하 처리부(82)로 공급한다.
서스테인전류 과부하 처리부(72)는 서스테인전류를 검출하는 서스테인전류 검출부(74)와, 서스테인전류의 과전류 여부를 판단하는 제1 과전류 판단부(76)와, 서스테인전류를 제어하는 서스테인전류 제어부(78)로 구성된다.
서스테인전류 검출부(74)는 구동부(70)로부터 입력되는 이미지 데이터의 서스테인전류를 검출하게 된다. 제1 과전류 판단부(76)는 서스테인전류 검출부(74)로부터 검출된 서스테인전류가 과전류인지 아닌지를 판단하게 된다. 제1 과전류 판단부(76)에서 서스테인전류가 과전류로 판단되는 경우 서스테인전류 제어부(78)는 서스테인전류를 변환시키는 제어신호를 구동부(70)로 발생시킨다. 이에 따라, 서브필드수나 서스테인전류의 펄스수를 줄임으로써 과도한 서스테인전류의 발생을 방지한다. 또한, 제1 과전류 판단부(76)에서 서스테인전류가 과전류로 판단되지 않는 경우 서스테인전류를 정상 구동시킨다.
데이터전류 과부하 처리부(82)는 데이터전류를 검출하는 데이터전류검출부(84)와, 데이터전류의 과전류 여부를 판단하는 제2 과전류 판단부(86)와, 데이터전류를 제어하는 데이터전류 제어부(88)로 구성된다.
데이터전류 검출부(84)는 구동부(50)로부터 입력되는 이미지 데이터의 데이터전류를 검출하게 된다. 제2 과전류 판단부(86)는 데이터전류 검출부(84)로부터 검출된 데이터전류가 과전류인지 아닌지를 판단하게 된다. 제2 과전류 판단부(86)에서 데이터전류가 과전류로 판단되는 경우 데이터전류 제어부(88)는 데이터의 해상도를 저하시킴으로써 과도한 데이터전류의 발생을 방지한다. 즉, 연속되는 서브필드에서 임의의 서브필드에 해당하는 기수번째 데이터전류의 펄스수를 생략하였다면 다음 서브필드에서는 우수번째 데이터전류의 펄스수를 생략한다. 이는 화질에 큰 영향을 주지 않는 범위에서 이루어져야 한다. 반면에, 제2 과전류 판단부(86)에서 데이터전류가 과전류로 판단되지 않는 경우 데이터전류를 정상 구동시킨다.
한편, 제1 과전류 판단부(76)에서 서스테인전류가 과전류로 판단되면 데이터의 해상도를 저하시키는 처리를 할 수 있으며 반대로 제2 과전류 판단부(86)에서 데이터전류가 과전류로 판단되는 경우 서브필드수 및 서스테인전류의 수를 줄이는 처리를 할 수 있다.
입력 데이터 검출부(94)는 구동부(70)로부터 입력되는 입력 데이터 및 데이터의 변화량을 검출하여 판단부(96)에서 입력 데이터가 과부하로 판정되면 데이터의 해상도를 저하시키거나 서브필드수 및 서스테인전류의 수를 줄이는 처리를 한다. 이는 본 발명의 제1 실시 예의 과전류 처리방법이 하드웨어적인 방법으로 과부하를 방지한 방법인 것에 반해, 제2 실시 예의 과전류 처리방법은 미리 입력되는데이터를 분석하여 소프트웨어적으로 대처하는 방법이라 할 수 있다. 따라서, PDP의 고전압 구동 전에 과도한 데이터의 양을 변경시킬 수 있으므로 안전한 구동을 할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 및 그의 구동방법은 데이터전류의 과부하를 정확하고 신속하게 감지할 수 있다. 이에 따라, 본 발명에 따른 플라즈마 디스플레이 및 그의 구동방법은 과부하, 즉 과전류를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

  1. 입력되는 데이터를 서스테인전극과 데이터전극에 공급하여 구동하기 위한 구동부와,
    상기 서스테인전극에 공급되는 서스테인전류의 과부하를 처리하는 서스테인전류 과부하 처리부와,
    상기 데이터전극에 공급되는 데이터전류의 과부하를 처리하는 데이터전류 과부하 처리부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로.
  2. 제 1 항에 있어서,
    상기 서스테인전류 과부하 처리부는 상기 서스테인전류를 검출하는 서스테인전류 검출부와,
    상기 서스테인전류가 과전류인지 아닌지를 판단하는 제1 과전류 판단부와,
    상기 제1 과전류 판단부에서 상기 서스테인전류가 과전류로 판단되어 상기 서스테인전류의 펄스수 및 서브필드의 수를 줄이도록 제어신호를 발생시키는 서스테인 제어부로 구성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로.
  3. 제 1항에 있어서,
    상기 데이터전류 과부하 처리부는 데이터전류를 검출하는 데이터전류 검출부와,
    상기 데이터전류가 과전류인지 아닌지를 판단하는 제2 과전류 판단부와,
    상기 데이터의 해상도를 저하시키는 데이터전류 제어부로 구성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로.
  4. 제 1 항에 있어서,
    상기 입력되는 데이터와 상기 데이터의 변화량을 미리 체크하는 입력 데이터 검출부와,
    상기 입력된 데이터가 과도한 데이터인지 아닌지를 판단하는 판단부를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동회로.
  5. 비디오신호의 데이터가 입력되는 단계와,
    상기 비디오신호의 데이터전류를 검출하는 단계와,
    상기 검출된 데이터전류가 과전류인지를 판단하는 단계와,
    상기 데이터전류가 과전류로 판단되어 상기 데이터전류의 해상도를 저하시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 비디오신호의 서스테인전류를 검출하는 단계와,
    상기 검출된 서스테인전류가 과전류인지를 판단하는 단계와,
    상기 서스테인전류가 과전류로 판단되어 서브필드의 수나 서스테인전류의 펄스수를 감소시키는 단계를 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 5 항에 있어서,
    상기 데이터전류의 해상도를 저하시키는 단계는 하이상태의 기수번째(n+1,n+3,…; n은 정수) 데이터펄스를 생략하여 데이터펄스를 출력하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 5 항에 있어서,
    상기 데이터전류의 해상도를 저하시키는 단계는 하이상태의 우수번째(n,n+2,…; n은 정수)의 데이터펄스를 생략하여 데이터펄스를 출력하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 5 항에 있어서,
    상기 데이터전류의 해상도를 저하시키는 단계는 한 서브필드에서 하이상태의 우수번째(n,n+2,…; n은 정수)의 데이터펄스를 생략하면 다음 서브필드에서 하이상태의 기수번째(n+1,n+3,…; n은 정수) 데이터펄스를 생략하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 6 항에 있어서,
    상기 데이터전류가 과전류로 판단되어 상기 서브필드의 수나 상기 서스테인전류의 수를 감소시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 6 항에 있어서,
    상기 서스테인전류가 과전류로 판단되어 데이터전류의 해상도를 저하시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 5 항에 있어서,
    상기 입력되는 데이터 및 상기 데이터의 변화량을 검출하는 단계와,
    상기 입력 데이터가 과부하인지를 판단하는 단계와,
    상기 입력 데이터가 과부하로 판단되어 데이터의 해상도를 저하시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 12 항에 있어서,
    상기 입력 데이터가 과부하로 판단되어 서브필드수 및 서스테인전류의 수를 감소시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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