KR100414947B1 - Method of forming a contact plug in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 실리콘 박막을 증착하여 콘택 플러그를 형성하는 과정에서, 플라즈마 처리로 층간 절연막 표면의 결함(Defects)을 제거하거나 절연막 캡핑층(Oxide capping)을 형성하여 접합 영역을 제외한 나머지 영역에 대한 실리콘 박막의 선택성을 낮추고, 접합 영역의 자연 산화막을 인-시투(In-situ)로 제거한 후 접합 영역에 단결정 성장 활성화 처리를 실시하여 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법(Selective Single and Poly silicon Deposition; SSPD)으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심(Seam) 또는 보이드(Void)의 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device. In the process of forming a contact plug by depositing a silicon thin film, plasma treatment removes defects on the surface of an interlayer insulating film or forms an oxide capping layer. To reduce the selectivity of the silicon thin film for the remaining regions except for the junction region, remove the native oxide film in the junction region in-situ, and then perform a single crystal growth activation treatment on the junction region to improve the silicon thin film selectivity. Selective Single and Poly Silicon Deposition (SSPD) to form a contact plug by depositing a thin film of silicon to reduce contact resistance, and to suppress the generation of seams or voids To provide a method of forming a contact plug of a semiconductor device that can improve the electrical characteristics of the device. To have its purpose.

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming a contact plug in a semiconductor device}Method of forming a contact plug in a semiconductor device

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 플러그 계면의 자연 산화막을 제거하고, 콘택 플러그의 균일성을 향상시키며, 심 및 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and in particular, to remove the natural oxide film at the contact plug interface, to improve the uniformity of the contact plug, and to prevent the generation of seams and voids. The present invention relates to a method for forming a contact plug of a semiconductor device capable of improving characteristics.

최근 들어, 반도체 소자의 집적도가 향상됨에 따라 콘택 플러그의 사이즈가 감소되어, 종래에 사용되어온 실리콘 플러그(Silicon Plug)의 접촉 저항이 증가된다. 특히, 콘택 플러그 계면에 형성된 산화물(Oxide) 성분은 다결정 실리콘 플러그의 접촉저항(Contact resistance)을 증가시키는 원인 중의 하나이다. 따라서, 다결정 실리콘 플러그의 저항을 낮추기 위하여 산화물 성분을 제거하기 위한 세정(Cleaning) 공정을 실시한다.In recent years, as the degree of integration of semiconductor devices is improved, the size of the contact plug is reduced, thereby increasing the contact resistance of a conventionally used silicon plug. In particular, the oxide component formed at the contact plug interface is one of the causes of increasing the contact resistance of the polycrystalline silicon plug. Therefore, in order to lower the resistance of the polycrystalline silicon plug, a cleaning process for removing oxide components is performed.

익스-시투 세정(Ex-situ cleaning) 방법으로 반도체 기판을 세정하여 산화막 성분의 층을 제거할 경우 세정(Cleaning) 이후에 반도체 기판이 증착 장비로 이동하는 동안 자연 산화막(Native oxide)이 형성된다. 이 때문에, 플러그 계면의 산화막 성분을 완벽하게 제거할 수 없다. 따라서, 자연 산화막이 존재하는 상태에서 콘택 사이즈가 줄어든다면, 콘택 저항은 더욱 더 증가하게 된다. 자연 산화막이 생성되는 것을 최대한 억제하기 위해서는 인-시투 세정을 실시해야 한다.When the semiconductor substrate is cleaned by an ex-situ cleaning method to remove the layer of the oxide component, a native oxide is formed while the semiconductor substrate moves to the deposition equipment after cleaning. For this reason, the oxide film component of a plug interface cannot be removed completely. Therefore, if the contact size is reduced in the presence of the native oxide film, the contact resistance is further increased. In-situ cleaning should be performed to suppress the formation of the native oxide film as much as possible.

현재 대부분의 생산 공정에서는, 튜브 타입의 저압화학 기상증착(Tube type LPCVD) 장비를 이용하여 다결정 실리콘 플러그(Poly silicon plug)를 형성한다. 튜브 타입 실리콘(Tube type silicon) 증착 장비에서 형성된 콘택 플러그는 스텝 커버리지(Step coverage) 특성이 우수하나, 장비 구조상 인-시투 세정(In-situ cleaning)을 실시할 수 없다. 따라서, 자연 산화막을 인-시투 세정(In-situ cleaning)으로 제거할 수 있는 싱글 웨이퍼 타입의 저압 화학 기상 증착(Single wafer type LPCVD) 장비에서 콘택 플러그를 형성한 후 자연 산화막을 제거한다.In most current production processes, polysilicon plugs are formed using tube type LPCVD equipment. The contact plug formed in the tube type silicon deposition equipment has excellent step coverage, but in-situ cleaning cannot be performed due to the structure of the equipment. Therefore, the native oxide layer is removed after the contact plug is formed in a single wafer type low pressure chemical vapor deposition (Single wafer type LPCVD) apparatus capable of removing the native oxide layer by in-situ cleaning.

그러나, 싱글 웨이퍼 타입의 실리콘 증착 장비에서 콘택 플러그를 형성할 경우 장비 내에서 수소 베이크(Hydrogen bake)나 RTP 세정(Cleaning) 등을 실시하여 콘택 플러그 계면의 자연 산화막(Native oxide)을 제거할 수 있으나, 튜브 타입 실리콘 증착 장비에 비하여 균일성(Uniformity)과 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 있다.However, in the case of forming a contact plug in a single wafer type silicon deposition equipment, the native oxide at the contact plug interface may be removed by performing hydrogen bake or RTP cleaning. In comparison with the tube type silicon deposition equipment, there is a problem in that uniformity and step coverage characteristics are deteriorated.

실리콘 플러그는 단결정 실리콘 상에서는 단결정 실리콘이 성장되고, 산화물(Oxide)이나 질화물(Nitride) 같은 절연물(Insulator) 상에서는 다결정 실리콘이 성장될 수 있는 온도 범위의 공정, 즉, 600℃ 이상의 SSPD(Selective Single and Poly Deposition) 공정으로 형성된다. 실리콘 콘택 플러그의 저항을 감소시키기 위해서는 정션(Junction) 부분에 형성되는 실리콘 플러그를 단결정으로 성장시키고, 이후 플러그 전체를 결정질로 성장시킨다. 이는, 실리콘 플러그를 SSPD 공정으로 형성하면, 후속 열처리 공정을 생략할 수 있기 때문이다. 그러나, 셀 사이즈(Cell size)가 감소됨에 따라 게이트(Gate) 구조의 종횡비(Aspect ratio)가 높아지므로, 콘택 플러그를 형성하는 과정에서, 콘택 저항을 감소시키기 위하여 처음부터 SSPD에 의해 결정질의 실리콘을 증착시킬 경우, 도 1에 도시한 바와 같이, 단결정 실리콘(16a)의 성장속도가 낮아 접합 영역(12) 상부의 다결정 실리콘(16b)에서 보이드(Void)나, 심(Seam; A)이 발생할 수 있다. 보이드나 심(A)은 플러그의 평탄화 특성을 저하시키므로 보이드 또는 심이 발생되는 것을 방지해야 한다.The silicon plug is a process in the temperature range in which single crystal silicon is grown on single crystal silicon and polycrystal silicon is grown on an insulator such as oxide or nitride. Deposition process is formed. In order to reduce the resistance of the silicon contact plug, the silicon plug formed in the junction portion is grown to a single crystal, and then the entire plug is grown to crystalline. This is because if the silicon plug is formed by the SSPD process, the subsequent heat treatment process can be omitted. However, as the cell size decreases, the aspect ratio of the gate structure increases, so that in the process of forming the contact plug, crystalline silicon is first formed by SSPD in order to reduce contact resistance. In the case of deposition, as shown in FIG. 1, since the growth rate of the single crystal silicon 16a is low, voids or seams may occur in the polycrystalline silicon 16b on the junction region 12. have. The voids or shims A deteriorate the flattening characteristics of the plug, so that voids or shims should be prevented from occurring.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 층간 절연막 표면의 결함을 제거하거나 절연막 캡핑층을 형성하여 접합 영역을 제외한 나머지 영역에 대한 실리콘 박막의 선택성을 낮추고, 접합 영역의 자연 산화막을 인-시투로 제거한 후 접합 영역에 단결정 성장 활성화 처리를 실시하여 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을제공하는데 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention removes defects on the surface of the interlayer insulating film or forms an insulating film capping layer to lower the selectivity of the silicon thin film for the remaining regions except the bonding region, and in-situ the natural oxide film of the bonding region. After the removal, the silicon oxide film was improved by the single crystal growth activation treatment on the junction region, and then the silicon thin film was deposited by the selective single crystal / polycrystalline silicon deposition method to form a contact plug, thereby reducing contact resistance and suppressing seam generation. And to provide a method for forming a contact plug of a semiconductor device that can improve the electrical properties of the device.

도 1a 및 도 1b는 종래의 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도.1A and 1B are cross-sectional views of a device manufactured by a method for forming a contact plug of a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.2A to 2D are cross-sectional views of devices sequentially shown to explain a first embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.3A to 3D are cross-sectional views of devices sequentially shown to explain a second embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 3 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.4A to 4D are cross-sectional views of devices sequentially shown to explain a third embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도.5A and 5B are cross-sectional views of a device manufactured by a method for forming a contact plug of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11, 21, 31, 41, 51 : 반도체 기판11, 21, 31, 41, 51: semiconductor substrate

12, 22, 32, 42, 52 : 접합 영역 23, 33, 43 : 층간 절연막12, 22, 32, 42, 52: junction region 23, 33, 43: interlayer insulating film

24, 34, 44 : 콘택홀 25, 35, 45 : 자연 산화막24, 34, 44: contact holes 25, 35, 45: natural oxide film

16a, 26a, 36a, 47a, 56a : 단결정 실리콘16a, 26a, 36a, 47a, 56a: single crystal silicon

16, 26b, 36b, 47b, 56b : 다결정 실리콘16, 26b, 36b, 47b, 56b: polycrystalline silicon

26, 36, 47 : 콘택 플러그 46 : 절연막 캡핑층26, 36, 47: contact plug 46: insulating film capping layer

A : 심A: Shim

본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계, 접합 영역 표면에 단결정 성장 활성화 처리를 실시하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.In the method for forming a contact plug of a semiconductor device according to the present invention, after forming an interlayer insulating film on a semiconductor substrate having various elements for forming a semiconductor device, a contact hole exposing a junction region of the semiconductor substrate is exposed by etching a predetermined region of the interlayer insulating film. Forming a film, removing the etch impairment layer and the etching residue of the junction region, and then removing the native oxide film formed on the surface of the junction region, subjecting the junction region surface to a single crystal growth activation process and the selective single crystal / polycrystalline silicon deposition method. And depositing a silicon thin film to form a contact plug.

본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 다른 실시예는 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 단결정 성장 활성화 처리로써 어닐링을 실시하여 층간 절연막 표면의 결함을 제거하거나 표면 처리를 실시한 후 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 다음 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.Another embodiment of the method for forming a contact plug of a semiconductor device according to the present invention forms an interlayer insulating film on a semiconductor substrate on which various elements are formed to form a semiconductor device, and then etching a predetermined region of the interlayer insulating film to form a junction region of the semiconductor substrate. Forming an exposed contact hole, performing annealing with a single crystal growth activation process to remove defects on the surface of the interlayer insulating film or performing surface treatment to remove the etch damage layer and the etching residue of the junction region, and then to form the surface of the junction region. Removing the native oxide film and depositing a silicon thin film by a selective single crystal / polycrystalline silicon deposition method to form a contact plug.

본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 또 다른 실시예는 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 단결정 성장 활성화 처리로써 전체 상부에 절연막 캡핑층을 형성한 후 접합 영역 상부의 절연막 갭핑층을 제거한 후 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 다음 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.Another embodiment of the method for forming a contact plug of a semiconductor device according to the present invention is to form an interlayer insulating film on a semiconductor substrate having various elements for forming a semiconductor device, and then etching a predetermined region of the interlayer insulating film to bond regions of the semiconductor substrate. Forming an exposed contact hole, forming an insulating film capping layer over the whole by single crystal growth activation, removing the insulating film gapping layer on the junction region, and then removing the etch damage layer and the etching residue of the junction region, and then Removing the natural oxide film formed on the surface of the film and depositing a silicon thin film by a selective single crystal / polycrystalline silicon deposition method to form a contact plug.

식각 손상층 및 식각 잔류물은 NF3및 O2분위기에서 익스-시투로 플라즈마 건식 세정을 실시하여 제거한다.The etch damage layer and the etch residue are removed by performing a plasma dry cleaning by ex-situ in NF 3 and O 2 atmospheres.

자연 산화막은 식각 손상층 및 식각 잔류물을 제거한 후 시간 지연 없이 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 수소 베이크를 실시하여 제거하거나, 수소 분위기에서 온도가 약 950℃까지 상승하며, 온도 상승률 및 하강률이 10 내지 100℃/sec인 급속 열처리를 실시하여 제거한다.After removing the etch damage layer and the etching residue, the natural oxide layer is removed by performing hydrogen bake for 1 to 5 minutes while supplying 5 to 150 slm of hydrogen at a pressure of 1 to 200 Torr and a temperature of 800 to 900 ° C. without time delay, The temperature rises to about 950 ° C. in a hydrogen atmosphere and is removed by rapid heat treatment with a temperature rising rate and a falling rate of 10 to 100 ° C./sec.

단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시되며, SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 상기 수소의 유량은 1000 내지 10000sccm으로 한다.The single crystal growth activation treatment is performed for 30 to 300 seconds at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. in a SiH 2 Cl 2 gas atmosphere or an atmosphere in which SiH 2 Cl 2 gas and hydrogen gas are mixed, and SiH 2 Cl 2 The flow rate of the gas is 100 to 1000 sccm, and the flow rate of the hydrogen is 1000 to 10000 sccm.

선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 이때, 소오스는 SiH4대신에 Si2H6를 사용할 수 있으며, 공급 유량은 500 내지 10000sccm으로 한다.The selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm with 50 to 1000 sccm of SiH 4 , 500 to 10000 sccm of H 2 , and H 2 mixed with about 1% PH 3 , and a pressure of 5 to 200 Torr. And 600 to 800 ° C. At this time, the source may be used instead of SiH 4 Si 2 H 6 , the supply flow rate is 500 to 10000sccm.

실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑되도록 형성한다.The silicon thin film is formed to be doped with phosphorus of 5E19 to 2E20 atoms / cc.

상기의 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시하여 자연 산화막의 발생을 되대한 억제한다.The removal of the native oxide film, the single crystal growth activation process and the deposition of the silicon thin film are performed in-situ in the same chemical vapor deposition chamber to suppress the generation of the native oxide film.

LPCVD법에 의한 실리콘 증착 과정은 온도, 압력 및 도핑 농도에 따라 박막의 특성이 결정된다. 특히, 박막의 특성은 온도 변화에 따라 민감하게 변하는데, 일반적으로 530℃ 전후에서부터 결정질 실리콘이 약간씩 포함되며, 박막이 성장하다가 600℃ 이후부터는 거의 결정질의 실리콘 박막이 증착된다. 결정질 박막은 웨이퍼의 상태에 따라 단결정으로 성장되거나, 단결정으로 성장된다. 같은 실리콘 기판 위에서는 단결정이 성장될 수 있는데, 이러한 증착 방법을 선택적 단결정/다결정 실리콘 증착법이라 한다. 선택적 단결정/다결정 실리콘 증착법에서 반도체 기판의 세정 상태와 실리콘 증착 공정 조건은 매우 중요한다. 식각 잔류물이나 자연 산화막이 완전히 제거된 상태의 반도체 기판은 핵생성에 대한 배리어(Barrier)가 거의 없는 조건 상태이므로 실리콘이 증착되는 순간 결정질 성장이 이루어질 수 있다. 또한,결정화 반응을 위하여 수소(Hydrogen) 제거 반응 속도가 중요한데, 압력이 낮고, 온도가 높을수록 단결정 실리콘을 성장시키는데 유리하다.The silicon deposition process by LPCVD method determines the characteristics of the thin film according to the temperature, pressure and doping concentration. In particular, the characteristics of the thin film changes sensitively with temperature changes. Generally, the crystalline silicon is slightly included from around 530 ° C., and the thin film grows and then almost crystalline silicon thin film is deposited after 600 ° C. The crystalline thin film is grown into a single crystal or grows into a single crystal depending on the state of the wafer. Single crystals can be grown on the same silicon substrate. This deposition method is called selective single crystal / polycrystalline silicon deposition. In the selective monocrystalline / polycrystalline silicon deposition method, the cleaning state of the semiconductor substrate and the silicon deposition process conditions are very important. Since the semiconductor substrate in which the etch residue or the native oxide film is completely removed is in a condition where there is almost no barrier to nucleation, crystalline growth may occur at the time of deposition of silicon. In addition, the reaction rate of hydrogen (Hydrogen) removal is important for the crystallization reaction, the lower the pressure, the higher the temperature is advantageous to grow single crystal silicon.

이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, a first embodiment of the present invention will be described in more detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially shown to explain a first embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(22)을 포함하는 여러 요소가 형성된 반도체 기판(21) 상에 층간 절연막(23)을 형성한 후 층간 절연막(23)의 소정 영역을 식각하여 반도체 기판(21)의 접합 영역(22)이 노출되는 콘택홀(24)을 형성한다.Referring to FIG. 2A, an interlayer insulating film 23 is formed on a semiconductor substrate 21 on which various elements including the junction region 22 are formed to form a semiconductor device, and then a predetermined region of the interlayer insulating film 23 is etched. As a result, a contact hole 24 through which the junction region 22 of the semiconductor substrate 21 is exposed is formed.

층간 절연막(23)의 소정 영역을 식각하여 형성된 콘택홀(24)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(22)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(24)이 형성되면서 노출된 접합 영역(22)의 표면에는 자연 산화막(25)이 형성된다. 식각 잔류물 및 식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(25)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.Etch residues (not shown) remain on sidewalls and bottom surfaces of the contact holes 24 formed by etching a predetermined region of the interlayer insulating layer 23, and an etching process (not shown) is formed on the surface of the junction region 22. Etch damage layer is generated. In addition, a native oxide film 25 is formed on the surface of the junction region 22 exposed while the contact hole 24 is formed. The etch residue and the etch damage layer deteriorate the leakage current characteristic of the device, and the natural oxide film 25 increases the contact resistance, thereby degrading the electrical characteristics of the device.

도 2b를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(24) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(22) 상부 표면의 자연 산화막을 제거한다.Referring to FIG. 2B, the plasma dry cleaning is performed by ex-situ to remove the etch damage layer and the etch residue on the sidewalls and the bottom of the contact hole 24, and then hydrogen bake or rapid heat treatment to form the upper surface of the junction region 22. Removes the natural oxide film.

식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.Plasma dry cleaning is performed in an NF 3 and O 2 atmosphere with an ex-situ to remove the etch damage layer and etch residue.

자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.Hydrogen bake to remove the native oxide film is carried out for 1 to 5 minutes while supplying 5 to 150 slm of hydrogen at a pressure of 1 to 200 Torr and a temperature of 800 to 900 ° C. At this time, the hydrogen bake is performed without time delay after the etching damage layer and the etching residue are removed by an ex-situ plasma dry cleaning. In addition, when the natural oxide film is removed by rapid heat treatment, rapid heat treatment is performed by raising the temperature to about 950 ° C. at a temperature rising rate and a falling rate of 10 to 100 ° C./sec in a hydrogen atmosphere.

도 2c를 참조하면, 접합 영역(22)의 단결정 성장을 촉진시키기 위한 전공정으로, 접합 영역(22) 표면에 단결정 성장 활성화 처리를 실시한다.Referring to FIG. 2C, a single crystal growth activation process is performed on the surface of the junction region 22 as a pre-process for promoting single crystal growth of the junction region 22.

단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시된다. 이때, SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 수소의 유량은 1000 내지 10000sccm이다. 단결정 성장 활성화 처리를 실시함으로써 후속 공정에서 접합 영역(22) 상부에 증착되는 실리콘의 성장 속도를 향상시킨다.The single crystal growth activation treatment is performed for 30 to 300 seconds at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. in a SiH 2 Cl 2 gas atmosphere or an atmosphere in which SiH 2 Cl 2 gas and hydrogen gas are mixed. At this time, the flow rate of SiH 2 Cl 2 gas is 100 to 1000 sccm, the flow rate of hydrogen is 1000 to 10000 sccm. By performing the single crystal growth activation treatment, the growth rate of silicon deposited on the junction region 22 in the subsequent process is improved.

도 2d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막을 증착한다. 이때, 접합 영역(26a)의 표면은 단결정 성장 활성화 처리가 되어 있기 때문에, 초기에는 접합 영역(26a) 상에서 SiH2Cl2의 할로겐(Halogen) 원소의 작용에 의해 단결정 실리콘(26a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(26a) 상부를 포함한 전체 상부에 다결정 실리콘(26b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(26a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(25b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(26a) 및 다결정 실리콘(26b)으로 이루어진 콘택 플러그(26)가 형성된다.Referring to FIG. 2D, a silicon thin film is deposited so that contact holes are completely filled by selective single crystal / polycrystalline silicon deposition. At this time, since the surface of the junction region 26a is subjected to the single crystal growth activation process, initially, the single crystal silicon 26a rapidly pyramids by the action of a halogen element of SiH 2 Cl 2 on the junction region 26a. It grows in form. Thereafter, the polycrystalline silicon 26b is deposited on the entire top including the single crystal silicon 26a to completely fill the contact holes. At this time, since the aspect ratio of the contact hole is lowered as the single crystal silicon 26a is rapidly formed, no seams or voids are generated in the subsequently deposited polycrystalline silicon 25b. As a result, a contact plug 26 composed of the single crystal silicon 26a and the polycrystalline silicon 26b is formed.

선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.The selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm with 50 to 1000 sccm of SiH 4 , 500 to 10000 sccm of H 2 , and H 2 mixed with about 1% PH 3 , and a pressure of 5 to 200 Torr. And 600 to 800 ° C. As another example, the selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm mixed with Si 2 H 6 of 20 to 500 sccm, H 2 of 500 to 10000 sccm, and about 1% PH 3 in H 2 It may be carried out at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. At this time, phosphorus of 5E19 to 2E20 atoms / cc is doped in the silicon thin film.

상기의 공정에서, 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.In the above process, native oxide film removal, single crystal growth activation treatment and silicon thin film deposition are performed in-situ in the same chemical vapor deposition chamber.

이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시예를 설명하기로 한다.Hereinafter, a second embodiment of the present invention will be described with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.3A to 3D are cross-sectional views of devices sequentially shown to explain a second embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 3a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(32)을 포함하는 여러 요소가 형성된 반도체 기판(31) 상에 층간 절연막(33)을 형성한 후 층간 절연막(33)의 소정 영역을 식각하여 반도체 기판(31)의 접합 영역(32)이 노출되는 콘택홀(34)을 형성한다.Referring to FIG. 3A, an interlayer insulating layer 33 is formed on a semiconductor substrate 31 on which various elements including the junction region 32 are formed to form a semiconductor device, and then a predetermined region of the interlayer insulating layer 33 is etched. As a result, a contact hole 34 through which the junction region 32 of the semiconductor substrate 31 is exposed is formed.

층간 절연막(33)의 소정 영역을 식각하여 형성된 콘택홀(34)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(32)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(34)이 형성되면서 노출된 접합 영역(32)의 표면에는 자연 산화막(35)이 형성된다. 식각 잔류물 및 식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(35)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.Etch residues (not shown) remain on sidewalls and bottom surfaces of the contact holes 34 formed by etching a predetermined region of the interlayer insulating layer 33, and an etching process (not shown) is formed on the surface of the junction region 32. Etch damage layer is generated. In addition, a native oxide layer 35 is formed on the surface of the junction region 32 exposed while the contact hole 34 is formed. The etch residue and the etch damage layer deteriorate the leakage current characteristic of the device, and the natural oxide film 35 increases the contact resistance, thereby degrading the electrical characteristics of the device.

도 3b를 참조하면, 수소 어닐링을 실시하여 층간 절연막(33) 표면의 결함(도시되지 않음)을 제거하고, 표면 처리(Passivation)를 실시한다.Referring to FIG. 3B, hydrogen annealing is performed to remove defects (not shown) on the surface of the interlayer insulating film 33, and to perform surface treatment.

수소 어닐링은 400 내지 700℃의 온도 및 200 내지 760Torr의 압력에서 10 내지 100분 동안 실시된다. 이때, 5 내지 150slm의 수소가 공급된다. 수소 어닐링은 튜브 타입 어닐링 장비에서 실시된다.Hydrogen annealing is carried out for 10 to 100 minutes at a temperature of 400 to 700 ° C. and a pressure of 200 to 760 Torr. At this time, 5 to 150 slm of hydrogen is supplied. Hydrogen annealing is carried out in tube type annealing equipment.

도 3c를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(34) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(32) 상부 표면의 자연 산화막을 제거한다.Referring to FIG. 3C, the plasma dry cleaning may be performed by ex-situ to remove the etch damage layer and the etch residues on the sidewalls and the bottom of the contact hole 34, and then hydrogen bake or rapid heat treatment may be used to perform a top surface of the junction region 32. Removes the natural oxide film.

식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.Plasma dry cleaning is performed in an NF 3 and O 2 atmosphere with an ex-situ to remove the etch damage layer and etch residue.

자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.Hydrogen bake to remove the native oxide film is carried out for 1 to 5 minutes while supplying 5 to 150 slm of hydrogen at a pressure of 1 to 200 Torr and a temperature of 800 to 900 ° C. At this time, the hydrogen bake is performed without time delay after the etching damage layer and the etching residue are removed by an ex-situ plasma dry cleaning. In addition, when the natural oxide film is removed by rapid heat treatment, rapid heat treatment is performed by raising the temperature to about 950 ° C. at a temperature rising rate and a falling rate of 10 to 100 ° C./sec in a hydrogen atmosphere.

도 3d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막(36)을 증착한다.Referring to FIG. 3D, the silicon thin film 36 is deposited to completely fill the contact holes by selective monocrystalline / polycrystalline silicon deposition.

이때, 층간 절연막(33)은 도 3b의 수소 어닐링에 의해 표면 결함이 제거되고, 수소 표면 처리가 되어 있어 실리콘 박막의 선택성이 낮은 상태이므로, 상대적으로 층간 절연막(33)에는 실리콘 박막이 거의 증착되지 않고, 접합 영역(36a) 상에서 단결정 실리콘(36a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(36a) 상부를 포함한 전체 상부에 다결정 실리콘(36b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(36a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(36b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(36a) 및 다결정 실리콘(36b)으로 이루어진 콘택 플러그(36)가 형성된다.At this time, since the surface defect is removed by the hydrogen annealing of FIG. 3B and the hydrogen surface treatment is performed, the selectivity of the silicon thin film is low, so that the silicon thin film is almost not deposited on the interlayer insulating film 33. Instead, the single crystal silicon 36a is rapidly grown in pyramid shape on the junction region 36a. Thereafter, the polycrystalline silicon 36b is deposited on the entire top including the single crystal silicon 36a to completely fill the contact holes. At this time, since the aspect ratio of the contact hole is lowered as the single crystal silicon 36a is rapidly formed, no seams or voids are generated in the subsequently deposited polycrystalline silicon 36b. As a result, a contact plug 36 made of single crystal silicon 36a and polycrystalline silicon 36b is formed.

선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.The selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm with 50 to 1000 sccm of SiH 4 , 500 to 10000 sccm of H 2 , and H 2 mixed with about 1% PH 3 , and a pressure of 5 to 200 Torr. And 600 to 800 ° C. As another example, the selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm mixed with Si 2 H 6 of 20 to 500 sccm, H 2 of 500 to 10000 sccm, and about 1% PH 3 in H 2 It may be carried out at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. At this time, phosphorus of 5E19 to 2E20 atoms / cc is doped in the silicon thin film.

상기의 공정에서, 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.In the above process, native oxide film removal, single crystal growth activation treatment and silicon thin film deposition are performed in-situ in the same chemical vapor deposition chamber.

이하, 첨부된 도면을 참조하여 본 발명의 제 3 실시예를 설명하기로 한다.Hereinafter, a third embodiment of the present invention will be described with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 3 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.4A to 4D are cross-sectional views of devices sequentially shown to explain a third embodiment of a method for forming a contact plug of a semiconductor device according to the present invention.

도 4a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(42)을 포함하는 여러 요소가 형성된 반도체 기판(41) 상에 층간 절연막(43)을 형성한 후 층간 절연막(43)의 소정 영역을 식각하여 반도체 기판(41)의 접합 영역(42)이 노출되는 콘택홀(44)을 형성한다.Referring to FIG. 4A, an interlayer insulating layer 43 is formed on a semiconductor substrate 41 on which various elements including a junction region 42 are formed to form a semiconductor device, and then a predetermined region of the interlayer insulating layer 43 is etched. As a result, a contact hole 44 through which the junction region 42 of the semiconductor substrate 41 is exposed is formed.

층간 절연막(43)의 소정 영역을 식각하여 형성된 콘택홀(44)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(42)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(44)이 형성되면서 노출된 접합 영역(42)의 표면에는 자연 산화막(45)이 형성된다. 식각 잔류물 및식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(45)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.Etch residues (not shown) remain on sidewalls and bottom surfaces of the contact holes 44 formed by etching a predetermined region of the interlayer insulating layer 43, and an etching process (not shown) is formed on the surface of the junction region 42. Etch damage layer is generated. In addition, a native oxide film 45 is formed on the surface of the junction region 42 exposed while the contact hole 44 is formed. The etch residue and the etch damage layer deteriorate the leakage current characteristic of the device, and the natural oxide film 45 increases the contact resistance, thereby deteriorating the electrical characteristics of the device.

도 4b를 참조하면, 접합 영역(42)의 상부를 제외한 전체 상부에 절연막 캡핑층(46)을 형성한다.Referring to FIG. 4B, the insulating film capping layer 46 is formed on the entire upper portion of the junction region 42 except for the upper portion.

절연막 캡핑층(46)은 선택적 단결정/다결정 실리콘 증착법에 취약한 절연물(예를 들어, 질화물)의 표면에 형성됨으로써, 후속 공정에서 실리콘 박막 증착 시 층간 절연막(43)의 측벽에서 실리콘 박막이 성장하는 것을 억제시키고, 단결정/다결정 실리콘 증착법에 의해 접합 영역(42)의 상부에서만 실리콘 박막이 안정적으로 성장될 수 있도록 한다.The insulating film capping layer 46 is formed on the surface of an insulating material (for example, nitride) vulnerable to the selective single crystal / polycrystalline silicon deposition method, thereby preventing the silicon thin film from growing on the sidewall of the interlayer insulating film 43 during the deposition of the silicon thin film in a subsequent process. The silicon thin film can be stably grown only on the junction region 42 by the single crystal / polycrystalline silicon deposition method.

절연막 캡핑층(46)은 플라즈마를 이용한 언도프트 실리케이트 글라스(PE-USG)를 이용하여 형성하며, 약 50Å 이하의 두께로 형성한다. 이러한 절연막 캡핑층(46)은 접합 영역(42)을 제외한 층간 절연막(43)의 상부 표면 및 측벽에 형성된다. 또한, 전체 상부에 절연막 캡핑층(46)을 형성한 후 접합 영역(42) 상부의 절연막 캡핑층(46)을 제거하는 방법에 따라서, 콘택홀(44)의 측벽에만 형성될 수 있다.The insulating layer capping layer 46 is formed using undoped silicate glass (PE-USG) using plasma, and is formed to a thickness of about 50 GPa or less. The insulating film capping layer 46 is formed on the top surface and sidewalls of the interlayer insulating film 43 except for the junction region 42. In addition, the insulating film capping layer 46 may be formed on the entire upper portion thereof, and then the insulating film capping layer 46 may be formed only on the sidewalls of the contact hole 44.

도 4c를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(44) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(42) 상부 표면의 자연 산화막을 제거한다.Referring to FIG. 4C, the plasma dry cleaning may be performed by ex-situ to remove the etch damage layer and the etch residue on the sidewalls and the bottom of the contact hole 44, and then hydrogen bake or rapid heat treatment may be used to perform a surface dry process on the upper surface of the junction region 42. Removes the natural oxide film.

식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.Plasma dry cleaning is performed in an NF 3 and O 2 atmosphere with an ex-situ to remove the etch damage layer and etch residue.

자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.Hydrogen bake to remove the native oxide film is carried out for 1 to 5 minutes while supplying 5 to 150 slm of hydrogen at a pressure of 1 to 200 Torr and a temperature of 800 to 900 ° C. At this time, the hydrogen bake is performed without time delay after the etching damage layer and the etching residue are removed by an ex-situ plasma dry cleaning. In addition, when the natural oxide film is removed by rapid heat treatment, rapid heat treatment is performed by raising the temperature to about 950 ° C. at a temperature rising rate and a falling rate of 10 to 100 ° C./sec in a hydrogen atmosphere.

도 4d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막(47)을 증착한다.Referring to FIG. 4D, the silicon thin film 47 is deposited to completely fill the contact holes by the selective single crystal / polycrystalline silicon deposition method.

층간 절연막(43)의 측벽은 절연막 캡핑층(46)이 형성되어 있으며, 이로 인해 실리콘 박막 증착 시 초기의 단결정/다결정 실리콘 박막의 성장 속도에서 차이가 발생된다. 다시 말해, 상대적으로 층간 절연막(43)의 측벽에는 실리콘 박막이 거의 증착되지 않고, 접합 영역(47a) 상에서 단결정 실리콘(47a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(47a) 상부를 포함한 전체 상부에 다결정 실리콘(47b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(47a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(47b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(47a) 및 다결정 실리콘(47b)으로 이루어진 콘택 플러그(47)가 형성된다.An insulating layer capping layer 46 is formed on the sidewall of the interlayer insulating layer 43, which causes a difference in the growth rate of the initial monocrystalline / polycrystalline silicon thin film when the silicon thin film is deposited. In other words, relatively little silicon thin film is deposited on the sidewalls of the interlayer insulating film 43, and the single crystal silicon 47a is rapidly grown in a pyramid shape on the junction region 47a. Thereafter, the polycrystalline silicon 47b is deposited on the entire top including the upper portion of the single crystal silicon 47a to completely fill the contact hole. At this time, since the aspect ratio of the contact hole is lowered as the single crystal silicon 47a is rapidly formed, no seams or voids are generated in the subsequently deposited polycrystalline silicon 47b. As a result, a contact plug 47 made of single crystal silicon 47a and polycrystalline silicon 47b is formed.

선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.The selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm with 50 to 1000 sccm of SiH 4 , 500 to 10000 sccm of H 2 , and H 2 mixed with about 1% PH 3 , and a pressure of 5 to 200 Torr. And 600 to 800 ° C. As another example, the selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm mixed with Si 2 H 6 of 20 to 500 sccm, H 2 of 500 to 10000 sccm, and about 1% PH 3 in H 2 It may be carried out at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. At this time, phosphorus of 5E19 to 2E20 atoms / cc is doped in the silicon thin film.

상기의 공정에서, 자연 산화막 제거 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.In the above process, natural oxide film removal and silicon thin film deposition are performed in-situ in the same chemical vapor deposition chamber.

도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도이다.5A and 5B are cross-sectional views of devices manufactured by a method for forming contact plugs of a semiconductor device according to the present invention.

도 5a 및 도 5b를 참조하면, 수소 어닐링을 실시하거나, 절연막 캡핑층을 형성하여 층간 절연막의 측벽에서 실리콘 박막이 성장되는 것을 최대한 억제시키고, 자연 산화막을 제거한 후 인-시투로 단결정 성장 활성화 처리를 실시하여 접합 영역(52)의 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착함으로써, 접합 영역(52) 상부의 단결정 실리콘(56a)이 다른 영역에 비해 급속도로 성장된다. 이로 인해, 콘택홀의 종횡비가 낮아지며, 단결정 실리콘(56a) 상부에 증착되는 다결정 실리콘(56b)에는 심이나 보이드가 발생되지 않는다. 도 1b 및 도 5b를 참조하면, 종래의 단결정 실리콘(16a) 보다 본 발명에 따라 증착된 단결정 실리콘(56a)의 성장 특성이 우수하여 콘택홀 내부에서 보다 많이 성장됨을 알 수 있다.Referring to FIGS. 5A and 5B, hydrogen annealing may be performed or an insulating film capping layer may be formed to minimize growth of the silicon thin film on the sidewalls of the interlayer insulating film, and a single crystal growth activation process may be performed in-situ after removing the natural oxide film. By increasing the selectivity of the silicon thin film in the junction region 52 and then depositing the silicon thin film by the selective single crystal / polycrystalline silicon deposition method, the single crystal silicon 56a on the junction region 52 is grown rapidly compared with other regions. As a result, the aspect ratio of the contact hole is lowered, and no seams or voids are generated in the polycrystalline silicon 56b deposited on the single crystal silicon 56a. Referring to FIGS. 1B and 5B, it can be seen that the growth characteristics of the single crystal silicon 56a deposited according to the present invention are superior to those of the conventional single crystal silicon 16a, and thus, more growth is performed inside the contact hole.

상술한 바와 같이, 본 발명은 수소 어닐링을 실시하거나, 절연막 캡핑층을 형성하여 실리콘 박막의 선택성을 향상시키고, 자연 산화막을 제거하여 콘택 저항을 낮추며, 인-시투로 단결정 성장 활성화 처리를 실시하여 접합 영역의 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다.As described above, the present invention performs hydrogen annealing or forms an insulating film capping layer to improve the selectivity of the silicon thin film, removes the native oxide film to lower contact resistance, and performs in-situ single crystal growth activation to bond By improving the selectivity of the silicon thin film in the region and then depositing the silicon thin film by the selective single crystal / polycrystalline silicon deposition method, it is effective to lower the contact resistance and suppress seam generation to improve the process reliability and device electrical characteristics by forming a contact plug. .

Claims (15)

반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate on which various elements for forming a semiconductor device are formed, and then etching a predetermined region of the interlayer insulating film to form a contact hole exposing a junction region of the semiconductor substrate; 상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계;Removing the etch damage layer and the etch residue of the junction region and then removing the native oxide film formed on the surface of the junction region; 상기 층간 절연막보다 상기 접합 영역의 표면에서 실리콘 증착이 활발하게 이루어지도록 단결정 성장 활성화 처리를 실시하는 단계 및Performing a single crystal growth activation process so that silicon deposition is more active on the surface of the junction region than in the interlayer insulating film; and 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.And forming a contact plug by depositing a silicon thin film by a selective single crystal / polycrystalline silicon deposition method. 제 1 항에 있어서,The method of claim 1, 상기 식각 손상층 및 식각 잔류물은 NF3및 O2분위기에서 익스-시투로 플라즈마 건식 세정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.And removing the etch damage layer and the etch residue by performing plasma dry cleaning in an NF 3 and O 2 atmosphere by ex-situ. 제 1 항에 있어서,The method of claim 1, 상기 자연 산화막은 상기 식각 손상층 및 식각 잔류물을 제거한 후 시간 지연 없이 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 수소 베이크를 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.After removing the etch damage layer and the etching residue, the natural oxide layer is removed by performing hydrogen bake for 1 to 5 minutes while supplying 5 to 150 slm of hydrogen at a pressure of 1 to 200 Torr and a temperature of 800 to 900 ° C. without time delay. A contact plug forming method of a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 자연 산화막은 수소 분위기에서 온도가 약 950℃까지 상승하며, 온도 상승률 및 하강률이 10 내지 100℃/sec인 급속 열처리를 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The method for forming a contact plug of a semiconductor device according to claim 1, wherein the temperature of the natural oxide film is increased to about 950 ° C. in a hydrogen atmosphere, and is performed by rapid heat treatment at a temperature rising rate and a falling rate of 10 to 100 ° C./sec. 제 1 항에 있어서,The method of claim 1, 상기 단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The single crystal growth activation treatment is performed for 30 to 300 seconds at a pressure of 5 to 200 Torr and a temperature of 600 to 800 ° C. in a SiH 2 Cl 2 gas atmosphere or an atmosphere in which SiH 2 Cl 2 gas and hydrogen gas are mixed. Method for forming contact plug of semiconductor device. 제 5 항에 있어서,The method of claim 5, 상기 SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 상기 수소의 유량은 1000 내지 10000sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The flow rate of the SiH 2 Cl 2 gas is 100 to 1000sccm, the flow rate of the hydrogen is 1000 to 10000sccm The contact plug forming method of the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The selective single crystal / polysilicon deposition is with 50 to 1000sccm SiH 4, and H 2 of 500 to 10000sccm, about 1% PH 3 is mixed 10 to the mixed gas of 50sccm to H 2 is supplied, from 5 to 200Torr A contact plug forming method for a semiconductor device, characterized in that the pressure is carried out at a temperature of 600 to 800 ℃. 제 1 항에 있어서,The method of claim 1, 상기 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The selective monocrystalline / polycrystalline silicon deposition method is supplied with a mixed gas of 10 to 50 sccm mixed with Si 2 H 6 of 20 to 500 sccm, H 2 of 500 to 10000 sccm, and about 1% PH 3 in H 2 , A contact plug forming method for a semiconductor device, characterized in that carried out at a pressure of 200 Torr and a temperature of 600 to 800 ℃. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.5E19 to 2E20 atoms / cc phosphorus is doped in the silicon thin film. 제 1 항에 있어서,The method of claim 1, 상기 자연 산화막 제거, 상기 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.And removing said native oxide film, said single crystal growth activation process, and silicon thin film deposition in-situ in the same chemical vapor deposition chamber. 제 1 항에 있어서,The method of claim 1, 상기 단결정 성장 활성화 처리는 어닐링을 실시하여 상기 층간 절연막 표면의 결함을 제거하거나, 표면 처리를 실시하는 단계; 및The single crystal growth activation process is performed by annealing to remove defects on the surface of the interlayer insulating film or to perform surface treatment; And 상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.Removing the etch damage layer and the etch residue of the junction region, and then removing the native oxide film formed on the surface of the junction region. 제 11 항에 있어서,The method of claim 11, 상기 어닐링은 5 내지 150slm의 수소를 공급하면서 400 내지 700℃의 온도 및 200 내지 760Torr의 압력에서 10 내지 100분 동안 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The annealing is performed for 10 to 100 minutes at a temperature of 400 to 700 ℃ and a pressure of 200 to 760 Torr while supplying hydrogen of 5 to 150 slm. 제 11 항에 있어서,The method of claim 11, 상기 어닐링은 튜브 타입 어닐링 장비에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.Wherein the annealing is performed in a tube type annealing equipment. 제 1 항에 있어서,The method of claim 1, 상기 단결정 성장 활성화 처리는 전체 상부에 절연막 캡핑층을 형성한 후 상기 접합 영역 상부의 상기 절연막 갭핑층을 제거하는 단계 및The single crystal growth activation process may include forming an insulating film capping layer over the entirety, and then removing the insulating film gapping layer over the junction region; 상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.Removing the etch damage layer and the etch residue of the junction region, and then removing the native oxide film formed on the surface of the junction region. 제 14 항에 있어서,The method of claim 14, 상기 절연막 캡핑층은 플라즈마를 이용한 언도프트 실리케이트 글라스로 형성되며, 약 50Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.The insulating layer capping layer is formed of an undoped silicate glass using a plasma, the contact plug forming method of a semiconductor device, characterized in that formed to a thickness of about 50 GPa or less.
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