KR100414563B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트전극 및 비트라인을 구성하는 도전층의 상부에 형성되는 하드 마스크층을 최소한의 두께로 형성하여 종횡비(aspect ratio)를 감소시키고, 상기 게이트전극 및 비트라인의 스페이서용 절연막에 피복성이 나쁜 절연막을 형성하여 상기 하드 마스크층의 두께를 보상함으로써, 상기 게이트전극 및 비트라인의 식각특성을 향상시키고, 상기 스페이서용 절연막의 증착두께의 조절이 가능하며, 후속 공정에 의해 진행되는 층간 절연막의 식각량을 감소시킬 수 있는 반도체 소자의 제조 방법을 제시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device, wherein the hard mask layer formed on the conductive layer constituting the gate electrode and the bit line is formed to a minimum thickness to reduce the aspect ratio, and By forming an insulating film having poor coverage on the insulating film for the spacer of the bit line to compensate the thickness of the hard mask layer, the etching characteristics of the gate electrode and the bit line can be improved, and the deposition thickness of the spacer insulating film can be controlled. The present invention provides a method of manufacturing a semiconductor device capable of reducing the amount of etching of an interlayer insulating film performed by a subsequent process.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, DRAM 소자의 자기정렬 콘택(Self Aligned Contact; SAC) 플러그(Plug) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a Self Aligned Contact (SAC) plug of a DRAM device.
일반적으로, 자기정렬 콘택 식각공정시, 식각막으로 사용되는 층간절연막은 산화막 물질로 형성되고, 게이트전극과 같은 도전체 상부와 측벽에 형성되는 절연막으로는 산화막과의 식각 선택비가 우수한 질화막이 많이 사용된다. 통상, 안정한 소자동작을 위해서는 자기정렬 콘택 식각공정 후, 일정두께 이상의 절연막이 도전체 상부와 측벽에 잔재해야 하는데, 반도체 소자의 집적도가 증가할수록 절연막의 두께 확보에 많은 어려움이 있으며, 도전체 상부와 측벽에 형성되는 절연물의 두께 확보는 상호 트레이드-오프(trade-off) 관계에 놓이는 상황이다.In general, during the self-aligned contact etching process, an interlayer insulating film used as an etching film is formed of an oxide film, and a nitride film having an excellent etching selectivity with respect to an oxide film is used as an insulating film formed on the sidewalls and the upper surface of a conductor such as a gate electrode. do. In general, for stable device operation, after the self-aligned contact etching process, an insulating film having a predetermined thickness or more must remain on the upper and sidewalls of the conductor. As the degree of integration of semiconductor devices increases, it is more difficult to secure the thickness of the insulating film. Securing the thickness of the insulators formed on the sidewalls is in a trade-off relationship with each other.
이를 도 1a 및 1b를 통해 상세히 설명하면 다음과 같다.This will be described in detail with reference to FIGS. 1A and 1B.
도 1a를 참조하면, 반도체 기판(11)이 제공되고, 상기 반도체 기판(11)에 아이솔레이션(Isolation) 공정을 진행하여 활성영역을 정의하기 위해 소자분리막(13)이 형성된다. 이어서, 전체 구조 상부에 게이트산화막(14), 도전층(15) 및 하드 마스크층(16)이 순차적으로 형성된 후, 게이트마스크를 이용한 식각공정을 진행하여 상기 하드 마스크층(16), 도전층(15) 및 게이트산화막(14)을 일방향으로 식각하여 게이트전극(10)이 형성된다. 그런 다음, 접합부 마스크를 이용한 접합부 이온 주입공정을 진행하여 상기 활성영역에 접합부(17)가 형성된 후, 전체 구조 상부에 게이트 스페이서용 절연막(18) 및 산화막 물질의 층간절연막(19)이 순차적으로 형성된다.Referring to FIG. 1A, a semiconductor substrate 11 is provided, and an isolation layer 13 is formed to define an active region by performing an isolation process on the semiconductor substrate 11. Subsequently, after the gate oxide film 14, the conductive layer 15, and the hard mask layer 16 are sequentially formed on the entire structure, an etching process using a gate mask is performed to perform the hard mask layer 16 and the conductive layer ( The gate electrode 10 is formed by etching the 15 and the gate oxide layer 14 in one direction. Then, the junction ion implantation process using the junction mask is performed to form the junction 17 in the active region, and then the gate spacer insulating film 18 and the interlayer insulating film 19 of the oxide film material are sequentially formed on the entire structure. do.
도 1b를 참조하면, 플러그가 형성될 부위를 정의 하기 위해 전체 구조 상부에 포토레지스트(photo resist)를 전면 도포한후, 포토 마스크(photo mask)를 이용한 노광공정을 진행하여 포토레지스트 패턴(photo resist pattern)이 형성된다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용한 자기정렬 콘택 식각공정을 진행하여 상기 층간절연막(19)을 식각한 후, 연속적인 식각공정을 진행하여 상기 게이트전극(10)의 양측벽에 게이트 스페이서(18a)가 형성됨과 동시에 접합부(17)가 노출되도록 콘택홀(20)이 형성된다. 이어서, 상기 콘택홀(20)을 매립하도록 플러그(도시되지 않음)가 형성되고, 상기 플러그는 전기적으로 상기 접합부(17)와 접속된다.Referring to FIG. 1B, after a photoresist is completely coated on the entire structure to define a portion where a plug is to be formed, an exposure process using a photo mask is performed to form a photoresist pattern. pattern) is formed. Subsequently, a self-aligned contact etching process using the photoresist pattern as a mask is performed to etch the interlayer insulating layer 19, and then a continuous etching process is performed to form gate spacers 18a on both sidewalls of the gate electrode 10. ) Is formed and a contact hole 20 is formed to expose the junction 17. Subsequently, a plug (not shown) is formed to fill the contact hole 20, and the plug is electrically connected to the junction 17.
도 2a 내지 도 2c는 플러그를 형성하는 또 다른 방법의 실시예로서, 그 제조 방법은 다음과 같다.Figures 2a to 2c is an embodiment of another method of forming a plug, the manufacturing method is as follows.
도 2a를 참조하면, 반도체 기판(31)이 제공되고, 상기 반도체 기판(31)에 아이솔레이션(Isolation) 공정을 진행하여 활성영역을 정의하기 위해 소자분리막(33)이 형성된다. 이어서, 전체 구조 상부에 게이트산화막(34), 도전층(35) 및 하드 마스크층(36)이 순차적으로 형성된 후, 게이트마스크를 이용한 식각공정을 진행하여 상기 하드 마스크층(36), 도전층(35) 및 게이트산화막(34)을 일방향으로 식각하여 게이트전극(30)이 형성된다. 그런 다음, 접합부 마스크를 이용한 접합부 이온 주입공정을 진행하여 상기 활성영역에 접합부(37)가 형성된 후, 전체 구조 상부에 게이트 스페이서용 절연막(18)이 형성된다.Referring to FIG. 2A, a semiconductor substrate 31 is provided, and an isolation layer 33 is formed to define an active region by performing an isolation process on the semiconductor substrate 31. Subsequently, after the gate oxide layer 34, the conductive layer 35, and the hard mask layer 36 are sequentially formed on the entire structure, an etching process using a gate mask is performed to perform the hard mask layer 36 and the conductive layer ( The gate electrode 30 is formed by etching the 35 and the gate oxide layer 34 in one direction. Thereafter, a junction ion implantation process using a junction mask is performed to form a junction portion 37 in the active region, and then an insulating film for gate spacers 18 is formed over the entire structure.
도 2b를 참조하면, 전체 구조 상부에 소정의 식각공정을 진행하여 상기 게이트 스페이서용 절연막(18)을 식각하여 게이트전극(30)의 양측벽에 게이트 스페이서(38a)가 형성된다.Referring to FIG. 2B, the gate spacer insulating layer 18 is etched by performing a predetermined etching process on the entire structure to form gate spacers 38a on both sidewalls of the gate electrode 30.
도 2c를 참조하면, 전체 구조 상부에 산화막 물질의 층간절연막(39)이 전면 증착된 후, 그 상부에 플러그가 형성될 부위를 정의 하기 위해 포토레지스트를 전면 도포한후, 포토 마스크를 이용한 노광공정을 진행하여 포토레지스트 패턴이 형성된다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용한 자기정렬 콘택 식각공정을 진행하여 상기 층간절연막(39)을 식각하여 상기 접합부(37)가 노출되도록 콘택홀(40)이 형성된다. 이어서, 상기 콘택홀(40)을 매립하도록 플러그(도시되지 않음)가 형성되고, 상기 플러그는 전기적으로 상기 접합부(37)와 접속된다.Referring to FIG. 2C, after the interlayer insulating layer 39 of the oxide material is deposited on the entire structure, the photoresist is coated on the entire surface to define a portion where the plug is to be formed, and then an exposure process using a photo mask. Proceeding to form a photoresist pattern. Subsequently, a self-aligned contact etching process using the photoresist pattern as a mask is performed to etch the interlayer insulating layer 39 to form a contact hole 40 to expose the junction 37. Subsequently, a plug (not shown) is formed to fill the contact hole 40, and the plug is electrically connected to the junction 37.
상기에서 설명한 바와 같이, 종래 기술에 따른 플러그 형성 방법은 자기정렬 콘택 식각공정을 진행하여 이루어진다. 그러나, 도 1b의 'H1'과 도 2b의 'H2'와 같이, 상기 자기정렬 콘택 식각공정시 후속 공정에서 형성되는 플러그와 게이트전극의 도전층을 전기적으로 분리시키기 위한 하드 마스크층 및 게이트 스페이서의 소정 부분이 손실되게 된다. 이는, 자기정렬 콘택 식각공정시 층간절연막과 게이트 스페이서 및 하드 마스크층 간의 식각 선택비가 나쁘기 때문에 발생하게 되는데, 이러한 문제를 해결하기 위해 하드 마스크층과 게이트 스페이서의 식각 마진을 고려하여 증착공정시 상기 하드 마스크층과 게이트 스페이서를 일정한 두께 이상으로증착하거나, 자기정렬 콘택 식각공정시 층간절연막과 하드 마스크층 및 게이트 스페이서에 대해서 고선택성을 가지도록 식각공정 조건을 조절하여 상기 자기정렬 콘택 식각공정을 진행한다.As described above, the plug forming method according to the related art is performed by performing a self-aligned contact etching process. However, as shown in H1 of FIG. 1B and H2 of FIG. 2B, the hard mask layer and the gate spacer for electrically separating the conductive layers of the plug and the gate electrode formed in a subsequent process during the self-aligned contact etching process. Certain parts will be lost. This occurs because the etch selectivity between the interlayer insulating layer, the gate spacer and the hard mask layer is bad during the self-aligned contact etching process. In order to solve this problem, the hard mask layer and the gate spacer are considered in consideration of the etching margin of the hard mask layer and the gate spacer. The self-aligned contact etching process may be performed by depositing a mask layer and a gate spacer to a predetermined thickness or more, or by adjusting etching process conditions to have high selectivity with respect to the interlayer insulating layer, the hard mask layer and the gate spacer during the self-aligned contact etching process. .
그러나, 상기 하드 마스크층과 게이트 스페이서의 식각 마진을 고려하여 상기 하드 마스크층 및 게이트 스페이서를 일정 두께 이상으로 증착할 경우, 후속 공정을 통해 증착되는 층간절연막이 균일하게 증착되지 않고 게이트전극들 사이에서 보이드(void)가 발생하거나, 하드 마스크층의 두께 증가로 인해 게이트전극의 단차가 증가하게 되어 자기정렬 콘택 식각공정시 층간절연막의 식각 높이가 증가하게 되어 자기정렬 콘택 식각공정시 더 높은 선택비를 확보해야 한다. 아울러, 상기 하드 마스크층과 게이트 스페이서의 증착두께를 증가시키기 위해 자기정렬 콘택 식각공정시 고선택성을 이용한 방법은 자기정렬 콘택 식각공정에 의해 층간절연막의 단면이 경사지게 식각되어 후속 공정에서 플러그와 반도체 기판과의 접촉면적이 감소됨으로써 플러그와 반도체 기판과의 접촉저항이 감소하게 된다.However, when the hard mask layer and the gate spacer are deposited to a predetermined thickness or more in consideration of an etching margin of the hard mask layer and the gate spacer, an interlayer insulating layer deposited through a subsequent process is not uniformly deposited between the gate electrodes. Due to voids or increasing thickness of the hard mask layer, the step height of the gate electrode increases, so that the etch height of the interlayer insulating layer increases during the self-aligned contact etching process, resulting in higher selectivity during the self-aligned contact etching process. It must be secured. In addition, in order to increase the deposition thickness of the hard mask layer and the gate spacer, a method using high selectivity during the self-aligned contact etching process may incline the cross-section of the interlayer insulating layer by the self-aligned contact etching process, so that the plug and the semiconductor substrate are processed in a subsequent process. As the contact area between the plug and the semiconductor substrate is reduced, the contact resistance between the plug and the semiconductor substrate is reduced.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 게이트전극의 도전체의 상부에 형성되는 하드 마스크층의 두께를 최소화하여 도전체의 종횡비(aspect ratio)를 감소시키고, 후속 공정시 도전체 측벽에 형성되는 스페이서 형성시 피복성(step coverage)이 10 내지 70% 정도로 나쁜 게이트 스페이서용 절연막을 사용하여 하기 하드 마스크층의 두께를 보상함으로써, 도전체의 식각특성을 향상시키고, 피복성이 좋지 않은 스페이서 절연막의 증착 두께 상향 가능 증가, 층간절연막의 식각량을 감소하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by minimizing the thickness of the hard mask layer formed on the top of the conductor of the gate electrode to reduce the aspect ratio of the conductor, conduction during subsequent processing Compensating the thickness of the following hard mask layer by using an insulating film for a gate spacer having a poor step coverage of 10 to 70% when forming a spacer formed on the sidewall of the body, thereby improving the etching characteristics of the conductor and The purpose is to increase the deposition thickness of a poor spacer insulating film, and to reduce the etching amount of the interlayer insulating film.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 단면도.1A and 1B are cross-sectional views of a semiconductor device according to the prior art.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 단면도.2A to 2C are cross-sectional views of a semiconductor device according to the prior art.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도.3A to 3C are cross-sectional views of a semiconductor device according to the first embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도.4A to 4C are cross-sectional views of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 31, 51 : 반도체 기판 13, 33, 53 : 소자분리막11, 31, 51: semiconductor substrate 13, 33, 53: device isolation film
14, 34, 54 : 게이트산화막 15, 35, 55, 74 : 도전층14, 34, 54: gate oxide film 15, 35, 55, 74: conductive layer
16, 36, 56, 75 : 하드마스크층 10, 33, 50: 게이트전극16, 36, 56, 75: hard mask layers 10, 33, 50: gate electrode
17, 38, 58 : 접합부 18, 38, 58 : 게이트 스페이서용 절연막17, 38, 58: junction portion 18, 38, 58: insulating film for the gate spacer
18a, 38a, 58a : 게이트 스페이서 19, 39, 59, 72, 77 : 층간절연막18a, 38a, 58a: gate spacers 19, 39, 59, 72, 77: interlayer insulating film
20, 40, 60, 80 : 콘택홀 70 : 비트라인20, 40, 60, 80: contact hole 70: bit line
71 : 하지막 73 : 제 1 플러그71: base film 73: the first plug
76a : 비트라인 스페이서76a: Bitline spacer
상술한 목적을 달성하기 위해 본 발명은 반도체 기판 상에 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 포함한 전체 구조 상부에 피복성이 나쁜 스페이서용 절연막을 형성하고, 이로 인하여 상기 스페이서용 절연막이 상기 도전층 패턴 상단부에는 두껍게, 양측부에는 얇게 형성되는 단계; 전체 구조 상부에 층간절연막을 형성하는 단계; 상기 층간절연막 및 스페이서용 절연막을 순차적으로 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하도록 플러그를 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention comprises the steps of forming a conductive layer pattern on a semiconductor substrate; Forming an insulating film for spacers having poor coverage on the entire structure including the conductive layer pattern, whereby the spacer insulating film is formed thick on the upper end of the conductive layer pattern and thin on both sides; Forming an interlayer insulating film over the entire structure; Sequentially etching the interlayer insulating film and the insulating film for spacers to form contact holes; And forming a plug to fill the contact hole.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도이다.3A to 3D are cross-sectional views of a semiconductor device according to a first embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(51)이 제공되고, 상기 반도체 기판(51)에 아이솔레이션(Isolation) 공정을 진행하여 활성영역을 정의하기 위해 소자분리막(53)이 형성된다. 이어서, 전체 구조 상부에 게이트산화막(54), 도전층(55) 및 하드 마스크층(56)이 순차적으로 형성된 후, 게이트마스크를 이용한 식각공정을 진행하여상기 하드 마스크층(56), 도전층(55) 및 게이트산화막(54)을 일방향으로 식각하여 게이트전극(50)이 형성된다. 상기 하드 마스크층(56)은 200 내지 900℃의 증착온도에서 실리콘 질화막 또는 실리콘 산화막 또는 실리콘 산화질화막이 50 내지 5000Å의 두께로 형성되거나, 후속 공정을 통해 형성되는 게이트 스페이서용 절연막의 두께에 따라 형성되지 않을 수도 있다.Referring to FIG. 3A, a semiconductor substrate 51 is provided, and an isolation layer 53 is formed on the semiconductor substrate 51 to define an active region by performing an isolation process. Subsequently, after the gate oxide film 54, the conductive layer 55, and the hard mask layer 56 are sequentially formed on the entire structure, an etching process using a gate mask is performed to perform the hard mask layer 56 and the conductive layer ( The gate electrode 50 is formed by etching the 55 and the gate oxide film 54 in one direction. The hard mask layer 56 is formed at a deposition temperature of 200 to 900 ° C. to form a silicon nitride film, a silicon oxide film, or a silicon oxynitride film with a thickness of 50 to 5000 GPa, or according to a thickness of an insulating film for a gate spacer formed through a subsequent process. It may not be.
그런 다음, 접합부 마스크를 이용한 접합부 이온 주입공정을 진행하여 상기 활성영역에 접합부(57)가 형성된다. 여기서, 상기 접합부(57)는 후속 공정에 형성되는 게이트 스페이서가 형성된 후, 접합부 이온 주입공정을 진행하여 형성될 수도 있다.Then, a junction ion implantation process using a junction mask is performed to form a junction 57 in the active region. The junction 57 may be formed by performing a junction ion implantation process after a gate spacer formed in a subsequent process.
도 3b를 참조하면, 전체 구조 상부에 피복성이 나쁜 게이트 스페이서용 절연막(58)이 형성된다. 상기 게이트 스페이서용 절연막(58)은 SiH4및 NH3를 소오스 가스로 하고, N2가스를 반응가스로 하여 300 내지 600℃의 증착온도와, 200 내지 1000W의 증착전력과 1 내지 10Torr의 증착압력 조건에서 10 내지 1000초 동안 증착공정을 진행하여 실리콘 질화막 또는 실리콘 산화막이 50 내지 500Å의 두께로 형성되는데, 그 피복률이 10 내지 70%로 되도록 형성한다. 여기서, 상기 SiH4는 유량이 10 내지 500sccm으로 하고, NH3은 유량이 10 내지 4000sccm 으로 하며, N2는 유량이 100 내지 5000sccm으로 한다. 상기 피복률은 증착되는 물질의 부위별 두께가 일정한 정도를 나타내는 두께 균일성을 의미한다. 즉, 상기 피복률은 도 3b에 도시된 바와 같이 게이트 스페이서용 절연막(58)중 게이트전극(50)의 상부와 중첩되게형성되는 부위의 증착두께(H3)와, 상기 게이트전극(50)의 측벽과 중첩되게 형성되는 부위의 증착두께(H4)와, 활성영역과 중첩되게 형성되는 부위의 증착두께(H5)와의 비를 나타낸다. 따라서, 상기 피복률이 10 내지 70%라는 것은 (H4 또는 H5)/H3가 0.1 내지 0.7을 의미한다. 또한, 상기 게이트 스페이서용 절연막(58)의 증착두께, 즉 50 내지 500Å은 'H3' 부위에서의 증착두께를 나타낸다.Referring to FIG. 3B, an insulating film 58 for gate spacers having poor coverage is formed on the entire structure. The gate spacer insulating film 58 is a source gas of SiH 4 and NH 3 , and a N 2 gas as a reaction gas, a deposition temperature of 300 to 600 ° C., a deposition power of 200 to 1000 W, and a deposition pressure of 1 to 10 Torr. Under the conditions, the deposition process is performed for 10 to 1000 seconds to form a silicon nitride film or a silicon oxide film having a thickness of 50 to 500 GPa, and the coverage is formed to be 10 to 70%. Here, SiH 4 has a flow rate of 10 to 500 sccm, NH 3 has a flow rate of 10 to 4000 sccm, and N 2 has a flow rate of 100 to 5000 sccm. The coverage refers to thickness uniformity indicating a degree to which the thickness of each part of the material to be deposited is constant. That is, as shown in FIG. 3B, the coating rate is a deposition thickness H3 of a portion formed to overlap the upper portion of the gate electrode 50 of the insulating film 58 for gate spacers, and the sidewalls of the gate electrode 50. And the deposition thickness (H4) of the portion formed to overlap with the deposition thickness (H5) of the portion formed to overlap with the active region. Therefore, the coverage of 10 to 70% means (H 4 or H 5) / H 3 of 0.1 to 0.7. In addition, the deposition thickness of the insulating film 58 for the gate spacer, that is, 50 to 500 GPa represents the deposition thickness at the 'H3' site.
도 3c를 참조하면, 전체 구조 상부에 산화막 물질의 층간절연막(59)이 전면 증착된 후, 그 상부에 플러그가 형성될 부위를 정의 하기 위해 포토레지스트를 전면 도포한후, 포토 마스크를 이용한 노광공정을 진행하여 포토레지스트 패턴이 형성된다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용한 식각공정을 진행하여 상기 층간절연막(59)을 식각한 후, 연속적인 자기정렬 콘택식각 공정을 진행하여 상기 접합부(57)가 노출되도록 콘택홀(60)이 형성됨과 동시에 게이트 스페이서(58a)가 형성된다. 상기 게이트 스페이서(58a)는 상기 게이트전극(50)을 덮도록 형성된다. 이어서, 상기 콘택홀(60)을 매립하도록 플러그(도시되지 않음)가 형성되고, 상기 플러그는 전기적으로 상기 접합부(57)와 접속된다.Referring to FIG. 3C, after the interlayer insulating layer 59 of the oxide material is deposited on the entire structure, the entire surface of the photoresist is applied to define a portion where the plug is to be formed, and then an exposure process using a photo mask. Proceeding to form a photoresist pattern. Subsequently, the etch process using the photoresist pattern as a mask is performed to etch the interlayer dielectric layer 59, and then the self-aligned contact etch process is performed to expose the contact portion 60 to expose the junction 57. At the same time, the gate spacer 58a is formed. The gate spacer 58a is formed to cover the gate electrode 50. Subsequently, a plug (not shown) is formed to fill the contact hole 60, and the plug is electrically connected to the junction 57.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도이다.4A to 4C are cross-sectional views of a semiconductor device according to a second exemplary embodiment of the present invention.
도 4a를 참조하면, 소정의 공정을 통해 형성된 하지막(71)이 제공되고, 상기 하지막(71)의 상부에 층간절연막(72)이 형성된다. 이어서, 상기 제 1 층간절연막(72)을 포토레지스트 공정을 포함한 식각공정을 진행하여 소정 부위를식각한 후, 그 식각 부위에 제 1 플러그(73)가 형성된다. 이어서, 전체 구조 상부에 도전층(74) 및 하드 마스크층(75)이 순차적으로 형성된 후, 비트라인 마스크를 이용한 식각공정을 진행하여 상기 하드 마스크층(75) 및 도전층(74)을 순차적으로 식각하여 비트라인(70)이 형성된다. 여기서, 상기 하드 마스크층(75)은 200 내지 900℃의 온도에서 실리콘 산화막 또는 실리콘 산화막 또는 실리콘 산화질화막이 50 내지 5000Å의 두께로 형성되거나, 후속 공정을 통해 형성되는 비트라인 스페이서용 절연막의 두께에 따라 형성되지 않을 수도 있다.Referring to FIG. 4A, an underlayer 71 formed through a predetermined process is provided, and an interlayer insulating layer 72 is formed on the underlayer 71. Subsequently, an etching process including a photoresist process is performed on the first interlayer insulating layer 72 to etch a predetermined portion, and then a first plug 73 is formed on the etching portion. Subsequently, after the conductive layer 74 and the hard mask layer 75 are sequentially formed on the entire structure, an etching process using a bit line mask is performed to sequentially form the hard mask layer 75 and the conductive layer 74. The bit line 70 is formed by etching. Here, the hard mask layer 75 is formed of a silicon oxide film or a silicon oxide film or a silicon oxynitride film at a thickness of 50 to 5000 GPa at a temperature of 200 to 900 ° C, or at a thickness of an insulating film for a bit line spacer formed through a subsequent process. It may not be formed accordingly.
도 4b를 참조하면, 전체 구조 상부에 피복성이 나쁜 비트라인 스페이서용 절연막(58)이 형성된다. 상기 게이트 스페이서용 절연막(76)은 SiH4및 NH3를 소오스 가스로 하고, N2가스를 반응가스로 하여 300 내지 600℃의 증착온도와, 200 내지 1000W의 증착전력과 1 내지 10Torr의 증착압력 조건에서 10 내지 1000초 동안 증착공정을 진행하여 실리콘 질화막 또는 실리콘 산화막이 50 내지 500Å의 두께로 형성되는데, 그 피복률이 10 내지 70%로 되도록 형성한다. 여기서, 상기 SiH4는 유량이 10 내지 500sccm으로 하고, NH3은 유량이 10 내지 4000sccm 으로 하며, N2는 유량이 100 내지 5000sccm으로 한다. 상기 피복률은 증착되는 물질의 부위별 두께가 일정한 정도를 나타내는 두께 균일성을 의미한다. 즉, 상기 피복률은 도 4b에 도시된 바와 같이 비트라인 스페이서용 절연막(76)중 비트라인(70)과 중첩되게 형성되는 부위의 증착두께(H6)와, 상기 비트라인(70)의 측벽과 중첩되게 형성되는 부위의 증착두께(H7)와, 제 1 플러그(73)와 중첩되게 형성되는 부위의 증착두께(H8)와의비를 나타낸다. 따라서, 상기 피복률이 10 내지 70%라는 것은 (H7 또는 H8)/H6가 0.1 내지 0.7를 의미한다. 또한, 상기 비트라인 스페이서용 절연막(76)의 증착두께, 즉 50 내지 500Å은 'H6' 부위에서의 증착두께를 나타낸다.Referring to FIG. 4B, an insulating film 58 for bit line spacers having poor coverage is formed on the entire structure. The gate spacer insulating film 76 is a source gas of SiH 4 and NH 3 as a source gas, and a deposition temperature of 300 to 600 ° C., a deposition power of 200 to 1000 W, and a deposition pressure of 1 to 10 Torr using N 2 gas as a reaction gas. Under the conditions, the deposition process is performed for 10 to 1000 seconds to form a silicon nitride film or a silicon oxide film having a thickness of 50 to 500 GPa, and the coverage is formed to be 10 to 70%. Here, SiH 4 has a flow rate of 10 to 500 sccm, NH 3 has a flow rate of 10 to 4000 sccm, and N 2 has a flow rate of 100 to 5000 sccm. The coverage refers to thickness uniformity indicating a degree to which the thickness of each part of the material to be deposited is constant. That is, as shown in FIG. 4B, the coverage may include a deposition thickness H6 of a portion of the insulating film 76 for bit line spacers overlapping with the bit line 70, and sidewalls of the bit line 70. The ratio of the deposition thickness H7 of the portion overlapping with the deposition thickness H8 of the portion overlapping with the first plug 73 is shown. Therefore, the coverage of 10 to 70% means (H7 or H8) / H6 of 0.1 to 0.7. In addition, the deposition thickness of the insulating film 76 for the bit line spacer, that is, 50 to 500 kPa represents the deposition thickness at the 'H6' region.
도 4c를 참조하면, 전체 구조 상부에 산화막 물질의 제 2 층간절연막(77)이 전면 증착된 후, 그 상부에 제 2 플러그가 형성될 부위를 정의 하기 위해 포토레지스트를 전면 도포한후, 포토 마스크를 이용한 노광공정을 진행하여 포토레지스트 패턴이 형성된다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용한 식각공정을 진행하여 상기 제 2 층간절연막(77)을 식각하여 상기 제 1 플러그(73)가 노출되도록 콘택홀(80)이 형성됨과 동시에 비트라인 스페이서(76a)가 형성된다. 상기 비트라인 스페이서(76a)는 비트라인(70)을 덮도록 형성된다. 이어서, 상기 콘택홀을 매립하도록 제 2 플러그(도시되지 않음)가 형성되고, 상기 제 2 플러그는 전기적으로 상기 제 1 플러그(57)와 접속된다.Referring to FIG. 4C, after the second interlayer insulating film 77 of the oxide material is deposited on the entire structure, the photoresist is coated on the entire surface to define a portion where the second plug is to be formed. An exposure process is performed to form a photoresist pattern. Subsequently, an etching process using the photoresist pattern as a mask is performed to etch the second interlayer insulating layer 77 to form a contact hole 80 so that the first plug 73 is exposed, and at the same time, the bit line spacer 76a. ) Is formed. The bit line spacer 76a is formed to cover the bit line 70. Subsequently, a second plug (not shown) is formed to fill the contact hole, and the second plug is electrically connected to the first plug 57.
상기에서 설명한 바와 같이 본 발명에서는 게이트전극 또는 비트라인 형성후, 상기 게이트전극 또는 비트라인 상부에 증착조건을 조절하여 피복율이 10 내지 20% 정도가 되도록 스페이서용 절연막을 형성한다.As described above, in the present invention, after forming the gate electrode or the bit line, the insulating layer for the spacer is formed to adjust the deposition conditions on the gate electrode or the bit line so that the coverage is about 10 to 20%.
본 발명은 게이트전극 및 비트라인을 구성하는 도전층의 상부에 형성되는 하드 마스크층을 최소한의 두께로 형성한 후, 상기 게이트전극 및 비트라인의 스페이서용 절연막에 피복성이 나쁜 절연막을 형성하여 상기 하드 마스크층의 두께를 보상함으로써, 상기 게이트전극 및 비트라인의 식각특성을 향상시키고, 상기 스페이서용 절연막의 증착두께의 조절이 가능하며, 후속 공정에 의해 진행되는 층간 절연막의 식각량을 감소시킬 수 있다.According to the present invention, after forming a hard mask layer formed on the conductive layer constituting the gate electrode and the bit line to a minimum thickness, an insulating film having a poor coating property is formed on the insulating layer for spacers of the gate electrode and the bit line. By compensating the thickness of the hard mask layer, the etching characteristics of the gate electrode and the bit line can be improved, the deposition thickness of the insulating film for spacers can be adjusted, and the etching amount of the interlayer insulating film performed by a subsequent process can be reduced. have.
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Citations (3)
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|---|---|---|---|---|
| KR970030284A (en) * | 1995-11-28 | 1997-06-26 | 김광호 | Spacer Formation Method of Semiconductor Device |
| KR20000002141A (en) * | 1998-06-17 | 2000-01-15 | 윤종용 | Magnetic array contact forming method for semiconductor device |
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2001
- 2001-06-29 KR KR10-2001-0038420A patent/KR100414563B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030284A (en) * | 1995-11-28 | 1997-06-26 | 김광호 | Spacer Formation Method of Semiconductor Device |
| KR20000002141A (en) * | 1998-06-17 | 2000-01-15 | 윤종용 | Magnetic array contact forming method for semiconductor device |
| US6033962A (en) * | 1998-07-24 | 2000-03-07 | Vanguard International Semiconductor Corporation | Method of fabricating sidewall spacers for a self-aligned contact hole |
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| KR20030002720A (en) | 2003-01-09 |
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