KR100413015B1 - 표면채널PMOS트랜지스터를가진BiCMOS소자의제조방법 - Google Patents

표면채널PMOS트랜지스터를가진BiCMOS소자의제조방법 Download PDF

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Abstract

BiCMOS(10)는 바이폴라 트랜지스터(60), PMOS 트랜지스터(64), 및 p-형 다결정 실리콘 저항(70)을 포함한다. 바이폴라 트랜지스터(60)는 에미터 전극(30), 베이스 영역(26), 및 웰 영역(18)에 의해 형성된 콜렉터 영역을 포함한다. PMOS 트랜지스터(64)는 소스/드레인 영역(52), 게이트 전극(40), 및 게이트 산화(28)를 포함한다. PMOS 트랜지스터(64)는 또한 LDD 영역(44)을 포함한다. 에미터 전극(30) 및 게이트(40)는 동일 다결정 실리콘층 외부에 형성되고, 그러므로 동일의 두께를 가진다. 이상적으로는 에미터 전극(30) 및 게이트 전극(40)을 실리사이드로 된다.

Description

표면 채널 PMOS 트랜지스터를 가진 BiCMOS 소자의 제조 방법
본 발명은 반도체 소자 및 공정에 관한 것으로 특히 표면 채널 PMOS 트랜지스터를 가진 BiCMOS 소자 및 그 제조 방법에 관한 것이다.
단일 기판 상에 MOSFET 및 바이폴라 트랜지스터들을 집적하는 것은 매우 바람직하다. 당해 기술분야에서 널리 알려진 것처럼, 디지털 및 선형 기능은 바이풀라 혹은 금속 산화물 반도체(MOS)기술을 이용한 집적 회로에 의해 종종 수행되고 있다. 바이폴라 집적 회로는 전력 손실은 크지만 특히 상보성 MOS(CMOS)와 비교해서 당연히 더 빠른 속도의 동작 및 큰 구동 전류를 제공한다. 제조 기술의 발전으로 동일 집적 회로 내에서 바이폴라 및 CMOS 트랜지스터의 동시 이용이 가능하다. 이는 일반적으로 BiCMOS 소자로 일컬어진다.
BiCMOS 소자에서, 바이폴라 트랜지스터는 일반적으로 바이폴라 트랜지스터의 베이스에 해당하는 모트 영역(moat region), 에미터에 해당하는 도핑된 다결정 실리콘 및 콜렉터에 해당하는 웰 영역(well region)을 이용하여 형성된다. 레지스터는 일반적으로 확산 영역이나 n-형으로 도핑된 다결정 실리콘을 포함한다. CMOS 회로는 NMOS 및 PMOS 트랜지스터를 포함한다. PMOS 트랜지스터를 비율에 맞게 설계하고 낮은 임계 전압을 제공하기 위해, 표면 채널 PMOS 트랜지스터를 이용하는 것이 바람직하다. 그러므로, NMOS 및 PMOS 트랜지스터는 도핑된 다결정 실리콘을 게이트로 이용하고, 확산 영역을 소스/드레인 영역으로 이용한다. 이는 일반적으로 소스/드레인 주입(implant)에 의해 도핑되는 n+ 및 p+ 의 다결정 실리콘 게이트를 요구하므로 공정을 복잡하게 만든다.
그러나, 소스/드레인 주입은 다결정 실리콘 게이트를 통해 게이트 산화물까지의 적절한 도핑을 제공하지 못한다. 바이폴라 에미터를 주입하는 동안 NMOS 게이트를 주입함으로써 NMOS 게이트에 대한 적절한 도핑을 얻을 수 있다. 다결정 실리콘의 두께를 스케일링함으로써 PMOS 게이트는 개선된 도핑을 얻을 수 있다. 그러나, 에미터와 NMOS 및 PMOS 게이트에 대해 똑같은 다결정 실리콘층을 사용하는 BiCMOS 제조 공정에서는 다결정 실리콘의 두께를 스케일링하는 것은 바람직하지 못하다. 따라서, PMOS 트랜지스터에서, 다결정 실리콘의 두께를 스케일링 할 필요가없으면서도 다결정 실리콘을 통한 게이트 산화물까지의 적절한 도핑 방법이 여전히 필요하다.
표면 채널 PMOS 트랜지스터 및 p-형 트랜지스터를 가진 반도체 소자의 제조 장치 및 방법이 아래에 기술된다. 다결정 실리콘과 같은 도전층이 반도체 본체의 표면 전역에 걸쳐 형성된다. 도전층인 제1 영역은 p-형의 불순물(dopant)을 가지고 주입된다. 제1 영역은 저항 및 다수의 PMOS 트랜지스터가 형성되는 영역에 해당한다. 다음으로 도전층은 에칭되어 각 PMOS 트랜지스터에 대한 p-형 저항 및 PMOS 게이트를 형성한다. 다수의 PMOS 소스/드레인 영역이 반도체 본체 내에서 형성된다.
제1 실시예에서, BiCMOS 소자를 형성하는 방법이 기술된다. 제1 절연층이 제1 웰 영역을 가지는 반도체 본체의 표면 전역에 형성된다. 제1 절연층은 다음으로 베이스 영역 부분을 노출하기 위해 에칭된다. 다결정 실리콘 층은 반도체 표면의 전역에 형성되고, 다결정층의 제1 영역은 p-형 불순물을 이용해서 주입된다. 제1 영역은 저항 및 다수의 PMOS 트랜지스터가 형성되는 영역에 해당한다. 바이폴라 트랜지스터와 NMOS 트랜지스터가 형성되는 영역에 해당하는 다결정 실리콘의 제2 영역은 n-형 불순물을 이용하여 주입된다. 다결정 실리콘층은 다음으로 에미터 전극, PMOS 게이트, NMOS 게이트, 및 저항을 형성하기 위해 에칭된다. p-형 불순물은 각 PMOS 트랜지스터에 대한 한 쌍의 PMOS 소스/드레인 영역을 형성하기 위해 PMOS 게이트에 인접한 반도체 본체 내로 주입된다. n-형 불순물은 각 NMOS 트랜지스터에 대한 한 쌍의 NMOS 소스/드레인 영역을 형성하기 위해 NMOS 게이트에 인접한 반도체 본체 내로 주입되고 n-형 불순물은 또한 동시에 NMOS 게이트 내로 주입된다.
본 발명의 효과는 p-형 저항의 형성을 포함하는 BiCMOS 제조 공정을 제공한다는 것이다.
본 발명의 또 다른 효과는 다결정 실리콘의 두께를 스케일링하지 않고, PMOS 게이트를 적절히 도핑하는 BiCMOS 공정을 제공하는 것이다.
본 발명의 또 다른 효과는 표면 채널 PMOS 트랜지스터가 스케일링되도록 하면서, 다결정 실리콘 게이트의 두께 스케일링 없이도 낮은 임계 전압을 제공하는 BiCMOS 공정을 제공하는 것이다.
상기 및 여타 효과들은 첨부된 도면과 본 명세서의 참조를 통해 당해 기술의 숙련자들에게는 분명해질 것이다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
본 발명은 바이폴라 트랜지스터, NMOS 트랜지스터, PMOS 트랜지스터, 및 p-형 저항을 포함하는 BiCMOS에 관련된 것이다.
제1도에서, 횡단면으로 바이폴라 트랜지스터(60), PMOS 트랜지스터(64), NMOS 트랜지스터(68), 및 저항(70)을 도시한다. 본 실시예에서는 p-형 실리콘인 기판(12)내에 상기 구조물이 형성된다. 바이폴라 트랜지스터(60)내에 매립된 n+ 영역(14)은 서브콜렉터의 역할을 하고, 보편적으로, n+ 영역(25)은 그 위에 표면 접촉을 제공한다. N 영역(18a)은 바이폴라 트랜지스터(60)내에서 콜렉터 영역으로서 작용한다. 진성(intrinsic) 베이스(26)는 n 영역(18a)내에 배치된 p-형 영역이다. 에미터 전극(30)은 절연층(24)의 개구부(opening)를 통해서 진성 베이스영역(26)으로 연장되는 도핑된 다결정 실리콘층이다. 실리사이드(silicide) 층(56)은 에미터 전극(30)을 덮는다.
N 영역(18b)은 p-형 채널 트랜지스터(64)에 대한 웰 영역이다. PMOS 트랜지스터(64)는 텍사스 인스트루먼트사에서 양도되고 계류중인 미합중국 특허 출원, 1993년 3월 12일에 출원된, 제 08/161,960호, 및 1993년 8월 13일 출원된 제 08/106,458호에서 설명된 바와 같이 선택적으로 웰 영역(18a)내에서도 형성된다. P+ 영역(52)은 PMOS 트랜지스터(64)에 대한 소스/드레인 영역으로서 작용한다. N+ 영역(54)은 NMOS 트랜지스터(68)에 대한 소스/드레인 영역으로 작용한다. 게이트 산화물(28)은 게이트(40)와 n 영역(18b) 혹은 p 영역(20) 사이에 배치된다. 도핑된 다결정 실리콘은 트랜지스터(64 및 68)의 게이트(40)를 형성하는 데 이용된다.
저항(70)은 p-형의 도핑된 다결정 실리콘을 포함하고, 절연 영역(22)의 전역에 걸쳐 배치된다. n-형 저항 대신 p-형 저항을 사용하는 이점은 PMOS 게이트가 저항과 함께 주입될 수 있고, 소스/드레인이 주입되는 동안 주입될 수 있다는 것이다. 그러므로, PMOS 게이트의 적절한 도핑은 다결정 실리콘의 두께를 스케일링하지 않고 이뤄질 수 있다.
필드 절연 영역(22)은 콜렉터 접촉(25)으로부터 진성 베이스 영역(26)을, 트랜지스터(64 및 68)들 각각을, 또한 바이폴라 트랜지스터로부터 p-형 채널 트랜지스터(64)를 분리시킨다. 트랜지스터(60 및 64) 하부의 N+ 영역(14)은 매립된 p+ 영역(16)에 의해 분리되고, n 영역(18a 내지 18b)은 2개의 트랜지스터의 n-형 영역(18a 내지 18b)이 서로 다른 포텐셜을 가지게 하기 위해, p 영역(20)에 의해분리된다.
제2a도는 n+ 매립층(14), p+ 매립층(16), n-형 영역(18a 내지 18b), p-형 영역(20), 필드 절연 영역(22), 및 절연층(24)의 형성에 따른 구조(10)를 도시한다. "매립층을 형성하는 방법"은 1990년 9월 18일 허여되고 텍사스 인스트루먼트사에 양도된 미국 특허 제 4,958,213호에서 설명되었다. "필드 절연 영역(22)을 형성하는 방법"은 1985년 9월 17일 허여되고 텍사스 인스트루먼트사에 양도된 미국 특허 제 4,541,167호에서 설명되었다. 절연층(24)은 안티 쿠이(Anti Kooi) 산화물을 거쳐, 20Å 미만의 두께로 디글레이즈(deglaze)하고, 약 300Å 미만 단위의 두께로 열 산화한 더미 게이트 산화물(dummy gate oxide)일 수 있다. 제2a도에서의 구조에 의한 본 발명에 의한 BiCMOS 소자의 형태가 후술된다.
구조(10)의 표면은 제2b도에서 도시된 바와 같이 서브 콜렉터, 즉 n+ 영역(14)과 접촉하기 위해서 n 영역(18a)을 통해 연장된 깊은 n-형 영역[콜렉터 접촉부,25]를 형성하기 위해 n-형 불순물을 이용해서 패턴되고 주입된다. 다음으로, Vt 조절 주입이 수행된다: 한번은 NMOS 트랜지스터(68)를 위해서이고, 한번은 PMOS 트랜지스터(64)를 위해서이다. 제2b도에서, p-형 불순물(예를 들면, 10KeV 에서의 보론 7.0E13cm-2)을 이용해서 베이스 영역(26)은 패턴되고 주입된다.
제2c도에서, 더미 산화물층(24)은 디글레이즈를 이용해서 제거되고 게이트 산화물층(28)과 같은 절연층으로 대치된다. 게이트 산화물층(28)은 열 산화에 의해 형성되고 약 100Å 단위의 두께를 가진다. 마스킹층(27)은 게이트 산화물층(28)의영역을 노출하기 위해 이용된다. 노출된 산화물 층은 다음으로 베이스 영역(26)의 일부를 노출하기 위해 에칭된다. 마스킹층(27)이 다음으로 제거되고 인터페이스 산화물을 최소화하기 위한 디글레이즈가 수행된다(예를 들면, 10%의 플루오르화 수소를 10초간). 제2d도에서, 다결정 실리콘층(29)과 같은 도전 재료의 층은 구조(10)의 표면에 걸쳐 LPCVD의 방법에 의해 증착된다. 다결정 실리콘층(29)은 약3500 Å 단위의 두께를 가진다.
제2d도에서, 마스킹층(31)은 PMOS 게이트 및 p-형 저항이 형성되는 다결정 실리콘층(29)의 영역을 노출하기 위해 이용된다. 노출된 영역은 보론(예를 들면, 20KeV에서 2E15)과 같은 p-형 불순물로 주입된다.
제2e도에서, 마스킹층(31)은 제거되고, 에미터 및 NMOS 게이트가 형성되는 영역을 노출하는 마스킹층(32)으로 대치된다. 노출된 영역은 다음으로 비소 혹은 비소 화합물 및 인(예를 들면, 비소는 100KeV에서 1E16)과 같은 n-형 불순물로 주입된다. 다음으로, 마스킹층(32)은 제거된다.
일단, 저항(70) 및 에미터 전극(30)이 적절히 도핑되면, 다결정 실리콘층(29)은 에미터 전극(30), 게이트(40), 및 저항(70)을 형성하기 위해 제2f도에서 도시된 것 처럼 패턴되고 에칭된다.
제2g도에서, 약하게 도핑된 드레인(LDD, 44 및 46)을 주입하기 위해, 측벽 스페이서(sidewall spacers,48)를 형성하기 위해, 또한 소스/드레인 영역(52 및 54)을 형성하기 위해 종래 기술이 이용된다. LDDs(44)는 선택사항이며 꼭 형성될 필요는 없다. 측벽 스페이서(48)는 유전층을 증착하고 유전층을 이방성에칭(anisotropically etching)함으로써 형성된다. 측벽 스페이서(48)는 얇은 산화물 상에 적절히 질화물을 포함하지만 단지 산화물만일 수도 있다. 측벽 스페이서(48)가 형성된 후, 소스/드레인 영역(52 및 54)이 p-형 및 n-형 불순물로 각각 주입되고 어닐(anneal)된다.
게이트(40)는 소스/드레인이 주입될 동안 함께 주입된다. 그러므로, NMOS 트랜지스터 게이트는 에미터 주입 시 및 NMOS의 소스/드레인(54) 주입 시에 각각 주입되고, PMOS 트랜지스터 게이트는 저항의 주입 및 PMOS의 소스/드레인(52) 주입 동안 주입된다. 따라서, NMOS 및 PMOS 트랜지스터의 적절한 도핑이 이뤄질 수 있다.
상기에서 설명된 방법의 완료에 이어, 게이트(40), 소스/드레인 영역(52 및 54), 및 에미터 전극(30)이 실리사이드화 될 것이며, 뒤이어 제1도의 활성 영역에 연결하기 위한 내부 결선 금속화가 형성된다. 상기 내부 결선의 형성 방법은 당해 기술에서 잘 알려져 있다. 다음으로 개별 회로(individual circuit)가 기판(12)의 부분으로부터 분리되고, 당해 기술분야에서 잘 알려진 선 접합, 직접 범프 접합(direct bump bonding) 등의 방법으로 외부 결선이 이뤄진다. 그러므로, 개별 회로는 듀얼 인 라인 패키지(dual-in-line package), 칩 캐리어(chip carrier) 혹은 다른 형의 패키지로 패키지된다. 상기 패키지의 일예가 1985년 1월 22일 허여되고 텍사스 인스트루먼트사에 양도된 미합중국 특허 제 4,495,376호에서 설명되었다.
본 발명이 도시된 실시예를 기준으로 설명되었지만, 상기 설명은 제한적 의미로 해석되어서는 안된다. 당해 기술분야의 숙련자에게는 본 발명의 다른 실시예 외에도 다른 순서로 상기 기술된 공정 단계를 수행하는 것과 같은 도시된 실시예의 다양한 변형과 결합 등이 상기 기술에 의해 분명할 것이다. 그러므로, 첨부된 청구범위는 모든 상기 변형 혹은 실시예를 포함한다.
제1도는 본 발명에 의한 양호한 실시예에 따른 BiCMOS 소자의 횡단면도.
제2a 내지 제2g도는 제1도에 의한 BiCMOS 소자의 제조의 다양한 단을 도시하는 횡단면도.
도면의 주요 부분에 대한 부호의 설명
40:게이트 60:바이폴라 트랜지스터
64:PMOS 트랜지스터 68:NMOS 트랜지스터
70:저항

Claims (13)

  1. 반도체 소자의 형성 방법에 있어서,
    반도체 본체의 표면상에 도전층을 형성하는 단계;
    상기 도전층의 제1 영역 및 제2 영역을 p-형 불순물(dopant)로 동시에 주입(implant)하되, 상기 제1 영역은 다수의 PMOS 트랜지스터가 형성될 영역에 대응하고, 상기 제2 영역은 저항이 형성될 영역에 대응하는 단계;
    상기 도전층을 에칭하여 상기 다수의 PMOS 트랜지스터들 각각에 대한 PMOS 게이트를 형성하는 단계; 및
    상기 반도체 본체 내에 다수의 PMOS 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서,
    다수의 바이폴라 트랜지스터 및 다수의 NMOS 트랜지스터가 형성될 도전층의 제3 영역을 n-형 불순물로 주입하되, 상기 도전층의 상기 에칭 단계에서 상기 다수의 NMOS 트랜지스터들 각각에 대한 에미터 전극 및 NMOS 게이트도 형성하는 단계; 및
    상기 다수의 NMOS 트랜지스터들의 각각에 대해서 한 쌍의 NMOS 소스/드레인 영역을 상기 반도체 본체 내에 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  3. 제2항에 있어서, 상기 n-형 불순물은 비소를 포함하는 반도체 소자의 형성 방법.
  4. 제2항에 있어서, 상기 n-형 불순물은 비소 및 인을 둘 다 포함하는 반도체 소자의 형성 방법.
  5. 제2항에 있어서,
    상기 도전층의 상기 에칭 단계 이후에 상기 PMOS 및 NMOS 게이트들 각각의 반대측 상에 있는 약하게 도핑된 드레인(Lightly Doped Drain)을 주입하는 단계; 및
    상기 PMOS 와 NMOS 게이트, 상기 저항 및 상기 에미터 전극에 각각 인접한 측벽 산화물(sidewall oxides)을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  6. 제2항에 있어서, 상기 에미터 전극, 상기 NMOS 와 PMOS 게이트, 및 상기 NMOS 와 PMOS 소스/드레인 영역을 실리사이드화 하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  7. 제1항에 있어서, 상기 PMOS 소스/드레인 영역을 형성하는 상기 단계는,
    상기 PMOS 소스/드레인 영역 및 상기 PMOS 게이트를 상기 p-형 불순물로 주입하는 단계; 및
    상기 PMOS 소스/드레인 영역을 어닐링(annealing)하는 단계를 포함하는 반도체 소자의 형성 방법.
  8. 제1항에 있어서, 상기 p-형 불순물은 보론을 포함하는 반도체 소자의 형성 방법.
  9. 제1항에 있어서, 상기 에칭 단계는 상기 저항을 형성하는 반도체 소자의 형성 방법.
  10. BiCMOS 소자를 형성하는 방법에 있어서,
    제1 웰 영역을 가진 반도체 본체 표면에 제1 절연층을 형성하는 단계;
    상기 제1 웰 영역 내에 베이스 영역을 주입하는 단계;
    상기 제1 절연층을 제거하는 단계;
    상기 반도체 본체 표면에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 에칭하여 상기 베이스 영역의 일부분을 노출하는 단계;
    상기 반도체 본체의 표면에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층의 제1 영역을 p-형 불순물로 동시에 주입하되, 상기 제1 영역은 저항 및 다수의 PMOS 트랜지스터가 형성될 영역에 대응하는 단계;
    다결정 실리콘층의 제2 영역을 n-형 불순물로 주입하되, 상기 제2 영역은 바이폴라 트랜지스터 및 다수의 NMOS 트랜지스터가 형성될 영역에 대응하는 단계;
    다결정 실리콘층을 에칭하여, 에미터 전극, PMOS 게이트, NMOS 게이트 및 상기 저항을 형성하는 단계;
    상기 PMOS 게이트에 인접한 상기 반도체 본체 내로 상기 p-형 불순물을 주입하여, 상기 다수의 PMOS 트랜지스터들 각각에 대한 한 쌍의 PMOS 소스/드레인 영역을 형성하되, 상기 p-형 불순물은 동시에 상기 PMOS 게이트 내로도 주입되는 단계;
    상기 NMOS 게이트에 인접한 상기 반도체 본체 내로 상기 n-형 불순물을 주입하여, 상기 다수의 NMOS 트랜지스터들 각각에 대한 한 쌍의 NMOS 소스/드레인 영역을 형성하되, 상기 n-형 불순물은 동시에 상기 NMOS 게이트 내로도 주입되는 단계; 및
    상기 BiCMOS 소자를 어닐링하는 단계를 포함하는 BiCMOS 소자의 형성 방법.
  11. 제10항에 있어서, 상기 n-형 불순물이 비소를 포함하는 BiCMOS 소자의 형성 방법.
  12. 제10항에 있어서, 상기 n-형 불순물이 비소 및 인을 둘 다 포함하는 BiCMOS 소자의 형성 방법.
  13. 제10항에 있어서, 상기 p-형 불순물은 보론을 포함하는 BiCMOS 소자의 형성방법.
KR1019950022226A 1994-07-27 1995-07-26 표면채널PMOS트랜지스터를가진BiCMOS소자의제조방법 KR100413015B1 (ko)

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KR960006006A KR960006006A (ko) 1996-02-23
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