KR100411300B1 - Capacitor in semiconductor device and method for fabricating the same - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터를 제조하는데 있어, 높은 유전율을 가지고 치밀한 박막 형성이 용이하여 누설 전류 특성이 향상된 디램 캐패시터 제조 방법을 제공하가 위하여, 이를 위한 본 발명의 반도체 소자의 캐패시터는 루테늄막과 그 상부에 제공되는 텅스텐질화막막으로 이루어진 하부전극; 상기 하부전극 상에 제공되는 WO3유전체 박막; 및 상기 WO3유전체 박막상에 제공되는 상부전극를 구비하는 반도체 소자의 캐패시터를 제공한다. 또한 본 발명은 소정의 하부층 상에 하부전극용 제1 전도막으로 루테늄막을 증착하는 단계; 상기 제1 전도막으로 루테늄막을 하부전극용 제2 전도막으로 텅스텐질화막막을 증착하는 단계; 상기 하부전극용 제2 전도막상에 WO3유전체 박막을 형성하는 단계; 및 상기 WO3유전체 박막상에 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.According to the present invention, in order to provide a method for manufacturing a capacitor of a semiconductor device having a high dielectric constant and easy formation of a dense thin film, and thus improving leakage current characteristics, the capacitor of the semiconductor device of the present invention includes a ruthenium film. A lower electrode made of a tungsten nitride film provided thereon; A WO 3 dielectric thin film provided on the lower electrode; And an upper electrode provided on the WO 3 dielectric thin film. In addition, the present invention comprises the steps of depositing a ruthenium film as a first conductive film for the lower electrode on a predetermined lower layer; Depositing a ruthenium film as the first conductive film and a tungsten nitride film as the second conductive film for the lower electrode; Forming a WO 3 dielectric thin film on the second conductive film for the lower electrode; And forming a conductive film for the upper electrode on the WO 3 dielectric thin film.
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor integrated circuit, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체의 두께를 감소시키는 방법, 둘째는 캐패시터의 유효면적을 증가시키는 방법, 셋째는 비유전율이 높은 재료를 사용하는 방법이 고려되어 왔다.As the degree of integration of DRAM (Dynamic Random Access Memory) among semiconductor memory devices increases, the area of a memory cell storing one bit, which is a basic unit of memory information, decreases. However, it is not possible to reduce the area of the capacitor in proportion to the shrinking of the cell, which is necessary for sensing signal margin, sensing speed, and durability against soft errors caused by α-particles. This is because a certain charging capacity is required per unit cell. Therefore, the method for maintaining the capacity of the memory capacitor in a limited cell area more than the appropriate value, such as C = ε As / d (ε: dielectric constant, As: surface area, d: dielectric thickness), the first method of reducing the thickness of the dielectric, Second, the method of increasing the effective area of the capacitor, and the third method of using a material having a high dielectric constant have been considered.
이 가운데, 첫째 방법인 유전체의 박막화로 전극간 거리(d)를 최소화하는 방법과, 두 번째 방법인 캐패시터의 구조를 단순 스택(stack) 구조, 컨케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(pin) 구조 등과 같이 3차원 구조로 하여 캐패시터의 유효 표면적을 증가시키는 방법을 사용한다.Among them, the first method, the thinning of the dielectric, minimizes the distance between the electrodes (d), and the second method, the capacitor structure is a simple stack structure, a concave structure, a cylinder structure, A method of increasing the effective surface area of a capacitor by using a three-dimensional structure such as a multilayer pin structure is used.
그러나, 캐패시터 전극을 복잡한 입체형상으로 제조하여 캐패시터의 용량을 확대하는데는 한계가 있다. 즉 캐패시터 전극의 높이가 지나치게 높아지면, 표면 단차가 심해져서 반도체 기판의 표면에 요철이 형성된다. 결과적으로 요철이 있는울퉁불퉁한 표면위에 박막을 형성하고 가공할 때, 미세패턴의 가공이 어려울 뿐만 아니라, 또한 평평한 상면에 증착되는 박막과 요부에 증착되는 박막의 두께가 달라지기 때문에 반도체 소자의 전기적인 특성을 악화된다. 심한 경우에는 단차모서리부에서 박막의 단선이 발생하여 반도체 소자의 신뢰성에 악영향을 주게된다. 또한 메모리표면 평탄화를 위해 두꺼운 절연막을 형성해야 되기 때문에 콘택홀의 깊이가 깊어지므로 콘택홀 형성 및 콘택홀내에 전도성 물질 충진 공정이 어려워 지는 문제가 있다.However, there is a limit in increasing the capacity of a capacitor by manufacturing the capacitor electrode in a complicated three-dimensional shape. In other words, if the height of the capacitor electrode is too high, the surface step becomes severe and irregularities are formed on the surface of the semiconductor substrate. As a result, when forming and processing a thin film on an uneven surface with irregularities, it is not only difficult to process the micropattern, but also the thickness of the thin film deposited on the flat top surface and the thin film deposited on the recess is different. Deteriorate characteristics. In severe cases, disconnection of the thin film occurs at the stepped edges, which adversely affects the reliability of the semiconductor device. In addition, since a thick insulating film must be formed to planarize the memory surface, the depth of the contact hole becomes deep, which makes it difficult to form the contact hole and fill the conductive material into the contact hole.
세 번째 방법을 살펴보면 종래의 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 거의 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다.Looking at the third method, the dielectric film used in the conventional capacitor was almost the mainstream of NO (Nitride-Oxide) or ONO (Oxide-Nitride-Oxide) thin film using Si 3 N 4 having a dielectric constant almost double from SiO 2 . However, because SiO 2 , Nitride-Oxide (NO), and Oxide-Nitride-Oxide (ONO) thin films have a low dielectric constant, there is no room for high capacitance even if the thickness of the dielectric thin film is reduced or the surface area is increased. The situation led to the introduction of new materials.
결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로는 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), TaON, Ta2O5등의 유전체 박막을 도입하게 되었다.After all, in high-integration DRAM, materials that replace conventional dielectric thin films are (Ba, Sr) TiO 3 (hereinafter referred to as BST), (Pb, Zr) TiO 3 (hereinafter referred to as PZT), (Pb, La) (Zr, Ti Dielectric thin films such as O 3 (hereinafter referred to as PLZT), SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT), TaON, and Ta 2 O 5 have been introduced.
상기와 같은 고유전막을 사용하는 캐패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, 루테늄, 루테늄O2, IrO2등을 사용하거나, TiN등의 전도성 화합물울 사용한다. 즉, 산화탄탈륨(Ta2O5)의 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 하며, BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다. 이와 같이 금속으로 캐패시터 전극을 형성할 때에는, 금속과 도전성 플러그로 사용되는 폴리실리콘이나 기판 실리콘과의 반응 방지, 오믹콘택(ohmic contact) 특성 확보, 및 유전체막 증착시 소오스로 사용되는 산소의 확산을 방지하기 위한 베리어층(barrier layer)을 필수적으로 형성한다. 베리어층으로는 TiN, TaN, TiSiN, TaAlN 등이 사용된다.Since it is difficult to use polysilicon as an electrode material in a capacitor using a high dielectric film as described above, a noble metal or an oxide thereof, such as Pt, Ir, ruthenium, ruthenium O 2 , IrO 2, etc., is used instead of polysilicon. Or a conductive compound such as TiN. That is, in the case of tantalum oxide (Ta2O5), a MIS (Metal / Insulator / Silicon) structure or a MIM (Metal / Insulator / Metal) structure should be introduced, and in the case of using BST, a MIM (Metal / Insulator / Metal) structure is introduced. shall. As described above, when the capacitor electrode is formed of metal, it is possible to prevent the reaction between the metal and the polysilicon used as the conductive plug or the substrate silicon, to secure ohmic contact characteristics, and to diffuse the oxygen used as the source when depositing the dielectric film. Barrier layer (barrier layer) is essentially formed to prevent. As the barrier layer, TiN, TaN, TiSiN, TaAlN, or the like is used.
여기서, 현재 사용되는 Ta2O5, Al2O5등은 유전율 8 ~ 50 정도를 가져, 더욱 고집적된 반도체 소자에 적용하기에는 부적합하고, 유전율이 높은 (Ba,Sr)TiO3등은 조성 조절이 난이하며 적용하기에는 많은 문제점이 있다.Here, currently used Ta 2 O 5 , Al 2 O 5 and the like has a dielectric constant of about 8 to 50, and is not suitable for applying to more integrated semiconductor devices, and the high dielectric constant (Ba, Sr) TiO 3, etc. is difficult to control the composition. It is difficult and has many problems to apply.
본 발명은 반도체 소자의 캐패시터를 제조하는데 있어, 높은 유전율을 가지고 치밀한 박막 형성이 용이하여 누설 전류 특성이 향상된 반도체 소자의 캐패시터 및 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor and a manufacturing method of a semiconductor device in which a high dielectric constant and easy formation of a compact thin film have improved leakage current characteristics.
도1 내지 도6은 본 발명의 바람직한 실시예에 의한 캐패시터의 제조방법을 나타내는 공정단면도.1 to 6 are process cross-sectional views showing a manufacturing method of a capacitor according to a preferred embodiment of the present invention.
* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing
16 : 폴리실리콘 플러그 17 : TiSi16: polysilicon plug 17: TiSi
18 : TiN 19 : 층간절연층18: TiN 19: interlayer insulating layer
20 : 텅스텐질화막 21 : 루테늄20 tungsten nitride film 21 ruthenium
22 : WO323 : 상부전극22: WO 3 23: upper electrode
상기의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 캐패시터는 루테늄막과 그 상부에 제공되는 텅스텐질화막막으로 이루어진 하부전극; 상기 하부전극 상에 제공되는 WO3유전체 박막; 및 상기 WO3유전체 박막상에 제공되는 상부전극를 구비하는 반도체 소자의 캐패시터를 제공한다.In order to achieve the above object, the capacitor of the semiconductor device of the present invention comprises a lower electrode consisting of a ruthenium film and a tungsten nitride film film provided thereon; A WO 3 dielectric thin film provided on the lower electrode; And an upper electrode provided on the WO 3 dielectric thin film.
또한 본 발명은 소정의 하부층 상에 하부전극용 제1 전도막으로 루테늄막을 증착하는 단계; 상기 제1 전도막으로 루테늄막을 하부전극용 제2 전도막으로 텅스텐질화막막을 증착하는 단계; 상기 하부전극용 제2 전도막상에 WO3유전체 박막을 형성하는 단계; 및 상기 WO3유전체 박막상에 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.In addition, the present invention comprises the steps of depositing a ruthenium film as a first conductive film for the lower electrode on a predetermined lower layer; Depositing a ruthenium film as the first conductive film and a tungsten nitride film as the second conductive film for the lower electrode; Forming a WO 3 dielectric thin film on the second conductive film for the lower electrode; And forming a conductive film for the upper electrode on the WO 3 dielectric thin film.
본 발명은 반도체 소자의 캐패시터를 형성하는데 있어, 루테늄 하부전극과 그 위에 텅스텐질화막의 2중 구조를 사용하고 후속으로 고유전체로 WO3(유전율 100 ~ 300)를 CVD나 또는 ALD 방식을 사용하여 치밀한 박막을 형성하여 캐패시터의 특성을 향상시키는 방법이다. 즉 캐패시터로 3차원 구조가 가능한 루테늄하부전극과 그 위에 텅스텐질화막의 2중 구조를 사용하고 후속으로 WO3를 CVD 나 ALD 방식을 사용하여 치밀한 박막을 형셩하여 반도체 소자의 캐패시터 전하량을 향상시키는 방법이다. WO3박막은 유전율이 100 ~ 300으로 높은 값을 가지고 박막 형성이 용이하여 조성 조절이 쉽고, 막을 CVD나 ALD 방식을 이용하면 치림한 박막을 형성할 수 있어 누설 전률 특성 또한 향상 시킬 수 있다.The present invention uses a double structure of a ruthenium lower electrode and a tungsten nitride film thereon to form a capacitor of a semiconductor device, and subsequently, WO 3 (dielectric constant 100 to 300) as a high dielectric material is dense using CVD or ALD. It is a method of improving the characteristics of a capacitor by forming a thin film. That is, it is a method of improving the capacitor charge amount of a semiconductor device by using a ruthenium lower electrode capable of three-dimensional structure as a capacitor and a double structure of tungsten nitride film on it, and subsequently forming a dense thin film by using CVD or ALD method of WO 3 . . WO 3 thin film has a high dielectric constant of 100 ~ 300, easy to form a thin film is easy to control the composition, the film can be formed by using a CVD or ALD method to improve the film leakage characteristics.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도1 내지 도6은 본 발명에 의한 바람직한 실시예를 나타내는 공정단면도이다.1 to 6 are process cross-sectional views showing a preferred embodiment according to the present invention.
먼저, 도1를 참조하여 살펴보면, 소정분리막(11), 게이트 패턴(12)을 포함하는 소정의 공정이 완료된 기판(10)에 제1 층간절연층(13), 비트라인패턴(14) 및 제2 층간절연층(15)을 증착하여 형성한다. 상기 제1 층간절연층(13) 및 제2 층간절연층(14)을 식각하여 콘택홀을 형성하고, 상기 콘택홀에 리세스된 폴리실리콘 플러그(16)를 형성한다.First, referring to FIG. 1, a first interlayer insulating layer 13, a bit line pattern 14, and a first interlayer may be formed on a substrate 10 having a predetermined process including a predetermined separator 11 and a gate pattern 12. It is formed by depositing the two interlayer insulating layer 15. The first interlayer insulating layer 13 and the second interlayer insulating layer 14 are etched to form a contact hole, and a polysilicon plug 16 recessed in the contact hole is formed.
이어서 도2를 참조하여 살펴보면, 상기 리세스된 폴리실리콘(16) 위로 오믹 콘택(Ohmic's contact)을 위한 접착층으로 TiSi(Ti-silicide)(17)를 형성한다.Next, referring to FIG. 2, Ti-silicide (TiSi) 17 is formed on the recessed polysilicon 16 as an adhesive layer for ohmic contact.
이어, 도3을 참조하여 살펴보면, 상기 접착층 위로 확산방지막 역할을 하는 TiN(18)을 증착하여 형성한다.Next, referring to FIG. 3, TiN 18 is formed by depositing a diffusion barrier layer on the adhesive layer.
이어, 도4를 참조하여 살펴보면, 층간절연층(19)로 PE-TEOS(Plasma enhanced Tetra Ethyl Orthosilicate), HDP(High Density Plasma)Oxide, BPSG(Boro-Phospho-Silicate Glass) 또는 PSG(Phospho Silicate Glass)을 사용하여 형성한다.Subsequently, referring to FIG. 4, the interlayer insulating layer 19 may include a plasma-enhanced tetra ethyl orthosilicate (PE-TEOS), high density plasma (HDP) oxide, boro-phospho-silicate glass (BPSG), or phospho silicate glass (PSG). To form.
이어, 도5를 참조하여 살펴보면, 상기 층간절연층(19)를 식각하여 홀을 형성하고, 상기 홀 내부에 하부전극을 루테늄(20)/텅스텐질화막(21) 구조로 형성한다. 이때 에치백 또는 화학기계연마를 이용하여 이웃한 캐패시터의 전극과 절연시킨다.Next, referring to FIG. 5, the interlayer insulating layer 19 is etched to form holes, and a lower electrode is formed in the ruthenium 20 / tungsten nitride film 21 inside the hole. At this time, the etch back or chemical mechanical polishing is used to insulate the electrode of the adjacent capacitor.
여기서 루테늄박막(20)의 두께는 10 ~ 1000Å 범위내에서 형성하고, 텅스텐질화막박막(21) 역시 10 ~ 1000Å 의 범위로, 화학기상증착(Chemical vapor deposition), 또는 플라즈마 인핸스드 화학기상증착(Plasma enhanced chemical vapor depostion) 또는 원자층증착방식(Atomic layer deposition)을 이용하여 증착한다.Here, the ruthenium thin film 20 has a thickness in the range of 10 to 1000 kPa, and the tungsten nitride film 21 is also in the range of 10 to 1000 kPa, chemical vapor deposition, or plasma enhanced chemical vapor deposition (Plasma). Deposition is performed using enhanced chemical vapor depostion or atomic layer deposition.
여기서, 텅스텐질화막(21)의 증착을 화학기상증착을 이용하여 할때에는 반응원을 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 중에서 선택된 하나를 사용하거나 이들의 혼합가스를 이용한다.Here, when the tungsten nitride film 21 is deposited by chemical vapor deposition, one of the reaction sources is selected from O 2, N 2 O, N 2, Ar, Ne, Kr, Xe, or He, or a mixed gas thereof is used.
이어, 유전체로 WO3(22)(εr=100 ~ 300)을 화학기상증착 또는 원자층 증착방식으로 10 ~ 500Å 범위로 200 ~ 700℃ 범위의 온도에서 치밀한 박막을 형성하여 증착한다. 여기서 화학기상증착으로 WO3(22) 박막의 형성시 반응원으로 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He를 사용하거나 이들의 혼합가스를 이용하고, 원자층증착방법을 이용할 때에는 퍼지(purge) 가스로는 N2, O2, Ar, Ne, Kr 또는 He 를 사용하거나 이들의 혼합가스를 사용한다.Subsequently, WO 3 (22) (ε r = 100 to 300) as a dielectric is deposited by forming a dense thin film at a temperature in the range of 200 to 700 ° C. in the range of 10 to 500 kPa by chemical vapor deposition or atomic layer deposition. Here, chemical vapor deposition uses O 2 , N 2 O, N 2 , Ar, Ne, Kr, Xe, or He as a reaction source in the formation of the thin film of WO 3 (22), or a mixed gas thereof, and atomic layer deposition. When using the method, a purge gas may be N 2 , O 2 , Ar, Ne, Kr or He, or a mixture thereof.
이어, 도6을 참조하여 살펴보면, 상부전극(23)으로 Pt,루테늄, TiN, W, Ir, IrOx 또는 루테늄Ox를 사용하여 10 ~ 1000 Å 범위로 증착하여 캐패시터를 완성한다.Next, referring to FIG. 6, Pt, ruthenium, TiN, W, Ir, IrOx, or rutheniumOx is used as the upper electrode 23 to be deposited in the range of 10 to 1000 Å to complete the capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명은 반도체 소자의 캐패시터를 형성할 시 루테늄/텅스텐질화막의 이중으로 하부전극을 형성하고 높은 유전율(εr= 100 ~ 300)을 가지는 WO3로 치밀한 박막의 유전체를 형성함으로서, 안정적인 반도체 소자를 생산할 수 있다.According to the present invention, a stable semiconductor device is formed by forming a lower electrode with a double layer of ruthenium / tungsten nitride film and forming a dense thin film dielectric with WO 3 having a high dielectric constant (ε r = 100 to 300) when forming a capacitor of the semiconductor device. Can produce.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101125 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |