KR100408397B1 - Memory device having exterior delay control mechanism for adjusting internal clock of data processing and memory module including the same - Google Patents

Memory device having exterior delay control mechanism for adjusting internal clock of data processing and memory module including the same Download PDF

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KR100408397B1 KR10-2001-0005635A KR20010005635A KR100408397B1 KR 100408397 B1 KR100408397 B1 KR 100408397B1 KR 20010005635 A KR20010005635 A KR 20010005635A KR 100408397 B1 KR100408397 B1 KR 100408397B1
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Abstract

반도체 메모리장치의 외부에서 데이터 지연시간을 조절 할 수 있는 반도체 메모리장치 및 이를 구비하는 메모리모듈이 개시된다. 상기 반도체 메모리장치는 시스템 클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 소정시간에 의하여 제어된다. 상기 메모리 모듈상에는 상기 반도체 메모리 장치 및 상기 지연회로가 장착된다.Disclosed are a semiconductor memory device capable of adjusting a data delay time outside a semiconductor memory device, and a memory module having the same. The semiconductor memory device may include: a clock buffer generating a first internal clock and a second internal clock synchronized with a system clock; A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; And a data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. The data delay time is controlled by the predetermined time. The semiconductor memory device and the delay circuit are mounted on the memory module.

Description

데이터 지연시간을 외부에서 조절할 수 있는 반도체 메모리장치 및 이를 구비하는 메모리모듈{Memory device having exterior delay control mechanism for adjusting internal clock of data processing and memory module including the same}Memory device having an external delay control mechanism for adjusting internal clock of data processing and memory module including the same}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 외부에서 데이터 지연시간을 조절 할 수 있는 동기식 반도체 메모리장치 및 이를 구비하는 메모리모듈에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a synchronous semiconductor memory device capable of adjusting a data delay time outside of a semiconductor memory device and a memory module having the same.

통상적으로 동기식 반도체 메모리장치는 시스템 클락(system clock)의 천이 (transition)에 의하여 발생되는 클락에 동기되어 동작한다.In general, a synchronous semiconductor memory device operates in synchronization with a clock generated by a transition of a system clock.

즉, 동기식 반도체 메모리장치에서 명령신호(command) 및 어드레스 (address), 데이터의 기입(write data) 및 데이터의 독출(read data)등 동기식 반도체 메모리장치의 모든 동작은 외부클락( 또는 시스템 클락이라고도 한다.)에 동기된다.That is, in the synchronous semiconductor memory device, all operations of the synchronous semiconductor memory device, such as a command signal and an address, write data, and read data, are referred to as an external clock (or system clock). Is motivated by.)

도 1은 종래의 고정된 데이터 지연시간을 갖는 동기식 반도체 메모리장치의 블락도이다. 상기 데이터 지연시간 (이하 '데이터 지연시간'이라 한다.)이란 동기식 반도체 메모리장치가 메모리 컨트롤러로부터 명령신호(CMD)/어드레스(ADD)를 수신한 후 데이터를 입/출력하기까지의 시간지연을 말한다. 도 1을 참조하면, 동기식 반도체 메모리장치(1)는 클락버퍼(2), 명령신호/어드레스 버퍼 (3), 메모리 셀 어레이(5), 데이터 입력 버퍼(7) 및 데이터 출력버퍼(9)를 구비한다.1 is a block diagram of a conventional synchronous semiconductor memory device having a fixed data delay time. The data delay time (hereinafter, referred to as a data delay time) refers to a time delay until the synchronous semiconductor memory device receives a command signal CMD / address ADD from a memory controller and inputs / outputs data. . Referring to FIG. 1, a synchronous semiconductor memory device 1 includes a clock buffer 2, a command signal / address buffer 3, a memory cell array 5, a data input buffer 7 and a data output buffer 9. Equipped.

클락버퍼(2)는 입력되는 외부클락(CLK)에 응답하여 서로 다른 소정의 펄스폭을 가지는 다수개의 내부 클락신호를 출력한다. 도 1의 클락버퍼(2)는 설명의 편의상 외부클락(CLK)에 동기되고 소정의 펄스폭을 가지는 제 1내부 클락신호(PCLK1)와 외부클락(CLK)에 동기되고 소정의 펄스폭을 가지는 제 2 내부 클락 신호(PCLK2)를 출력하는 것으로 도시한다.The clock buffer 2 outputs a plurality of internal clock signals having different predetermined pulse widths in response to the input external clock CLK. The clock buffer 2 of FIG. 1 is a first internal clock signal PCLK1 having a predetermined pulse width and synchronized with the external clock CLK for convenience of description, and having a predetermined pulse width. 2 shows an internal clock signal PCLK2.

동기식 반도체 메모리장치(1)에 데이터를 기입(write data)하는 경우, 명령신호/ 어드레스버퍼 (3)는 제 1내부클락(PCLK1)에 동기되어 메모리컨트롤러(미 도시)로부터 발생된 어드레스(ADD) 및 명령신호(CMD)를 수신하고, 데이터 입력버퍼 (7)는 제 2내부 클락(PCLK2)에 동기되어 메모리 셀 어레이(5)로 데이터 (WDT)를 기입한다.When writing data to the synchronous semiconductor memory device 1, the command signal / address buffer 3 is generated from a memory controller (not shown) in synchronization with the first internal clock PCLK1. And a command signal CMD, and the data input buffer 7 writes the data WDT to the memory cell array 5 in synchronization with the second internal clock PCLK2.

또한, 동기식 반도체 메모리장치 (1)로부터 데이터를 독출(read data)하는 경우, 명령신호/어드레스버퍼(3)는 제 1내부 클락신호(PCLK1)에 동기되어 메모리 컨트롤러로부터 발생된 어드레스 (ADD) 및 명령신호(CMD)를 수신하고, 데이터 출력버퍼(9)는 제 2내부 클락(PCLK2)에 동기되어 메모리 셀 어레이 (5)로부터 데이터 (RDT)를 출력한다.In addition, when reading data from the synchronous semiconductor memory device 1, the command signal / address buffer 3 is synchronized with the first internal clock signal PCLK1 and the address ADD generated from the memory controller and The command signal CMD is received, and the data output buffer 9 outputs data RDT from the memory cell array 5 in synchronization with the second internal clock PCLK2.

종래의 동기식 반도체 메모리장치의 상기 데이터 지연시간은 셋업(setup)을 조정하는 방법으로 매우 제한적으로 변경할 수 있으나, 동기식 반도체 메모리장치의 모든 동작은 외부클락(CLK)에 동기되어 이루어지고, 동기식 반도체 메모리장치의 상기 데이터 지연시간은 칩 내부적으로 고정되어 있으므로, 상기 데이터 지연시간을 상기 동기식 반도체 메모리장치의 외부에서 조절할 수 없는 문제점이 있다.Although the data delay time of the conventional synchronous semiconductor memory device can be changed in a very limited manner by adjusting the setup, all operations of the synchronous semiconductor memory device are performed in synchronization with the external clock CLK, and the synchronous semiconductor memory Since the data delay time of the device is fixed inside the chip, the data delay time cannot be adjusted outside of the synchronous semiconductor memory device.

도 8은 종래의 고정된 데이터 지연시간을 갖는 반도체 메모리장치를 구비하는 메모리모듈을 나타내는 블락도 및 데이터의 출력타이밍을 나타내는 도면이다. 도 8을 참조하면, 메모리 모듈(50)은 다수개의 반도체 메모리장치들(51, 53, 55, 57), 제 1버스(52) 및 제 2버스(54)를 구비한다.FIG. 8 is a block diagram illustrating a memory module including a semiconductor memory device having a conventional fixed data delay time and an output timing of data. Referring to FIG. 8, the memory module 50 includes a plurality of semiconductor memory devices 51, 53, 55, and 57, a first bus 52, and a second bus 54.

제 1버스(52)를 통하여 어드레스(ADD)/명령신호(CMD)/시스템 클락(CLK)/제 1시스템 클락(CLK1)/제 2시스템 클락(CLK2)을 반도체 메모리장치들(51, 53, 55, 57)로 입력시키고, 제 2버스는 데이터 입출력버스로 반도체 메모리장치들(51, 53, 55, 57)에 병렬로 데이터를 입출력한다.The address ADD / command signal CMD / system clock CLK / first system clock CLK1 / second system clock CLK2 are connected to the semiconductor memory devices 51 and 53 through the first bus 52. 55 and 57, and the second bus inputs and outputs data in parallel to the semiconductor memory devices 51, 53, 55, and 57 as data input / output buses.

도 8을 참조하면, 제 1버스(52)구조로 인하여 반도체 메모리장치(53)로는 반도체 메모리장치(51)보다 Δt의 시간 후에, 반도체 메모리장치(55)로는 반도체 메모리장치(51)보다 2Δt의 시간 후에, 반도체 메모리장치(57)로는 반도체 메모리장치(51)보다 3Δt의 시간 후에 독출(read)명령이 전달된다고 가정하면, 각 반도체 메모리장치들(51, 53, 55, 57)은 독출명령에 응답하여 고정된 시간이 지난 후(column address strobe latency)에 데이터를 내보낸다.Referring to FIG. 8, due to the structure of the first bus 52, the semiconductor memory device 53 has a time of? T after the semiconductor memory device 51 and the semiconductor memory device 55 has a? T time of the semiconductor memory device 51. After a time, assuming that a read command is transferred to the semiconductor memory device 57 after 3Δt of time than the semiconductor memory device 51, each of the semiconductor memory devices 51, 53, 55, and 57 has a read command. In response, it sends out data after a fixed time (column address strobe latency).

따라서 반도체 메모리장치(53)는 반도체 메모리장치(51)보다 Δt의 시간 후에, 반도체 메모리장치(55)는 반도체 메모리장치(51)보다 2Δt의 시간 후에, 반도체 메모리장치(57)는 반도체 메모리장치(51)보다 3Δt의 시간 후 독출되는 데이터를 제 2버스(54)로 출력한다. 그러므로 종래의 메모리 모듈의 반도체 메모리장치 (51)에서 독출되는 데이터와 반도체 메모리장치(57)에서 독출되는 데이터 사이에는 최대 3Δt 만큼의 시간 차이가 있어 스큐가 발생되는 문제점이 있다.Therefore, the semiconductor memory device 53 is Δt after the semiconductor memory device 51, and the semiconductor memory device 55 is 2 Δt after the semiconductor memory device 51, and the semiconductor memory device 57 is the semiconductor memory device ( The data read out after the time of 3Δt from 51) is output to the second bus 54. Therefore, there is a problem that skew occurs because there is a time difference of up to 3Δt between data read out of the semiconductor memory device 51 of the conventional memory module and data read out of the semiconductor memory device 57.

본 발명이 이루고자하는 기술적 과제는 외부의 메모리 모듈 상에 구성되어 데이터 지연시간을 자유롭게 제어할 수 있는 동기식 반도체 메모리장치 및 상기 동기식 반도체 메모리장치를 구비하여 스큐를 감소시킬 수 있는 메모리모듈을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a synchronous semiconductor memory device configured on an external memory module to freely control a data delay time and a memory module capable of reducing skew by providing the synchronous semiconductor memory device. .

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 고정된 데이터 지연시간을 갖는 동기식 반도체 메모리장치의 블락도이다.1 is a block diagram of a conventional synchronous semiconductor memory device having a fixed data delay time.

도 2는 본 발명의 일 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리장치의 블락도이다.2 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리 장치의 블락도이다.3 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to another exemplary embodiment of the present invention.

도 4는 본 발명의 또 다른 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리장치의 블락도이다.4 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리 장치의 블락도이다.5 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to another embodiment of the present invention.

도 6은 본 발명의 또 실시예에 따른 데이터 지연시간을 외부의 제어핀을 이용하여 제어 할 수 있는 동기식 반도체 메모리장치의 블락도이다.6 is a block diagram of a synchronous semiconductor memory device capable of controlling a data delay time using an external control pin according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리 장치의 블락도이다.7 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to another embodiment of the present invention.

도 8은 종래의 고정된 데이터 지연시간을 갖는 동기식 반도체 메모리장치를 구비하는 메모리모듈을 나타내는 블락도 및 데이터의 출력타이밍을 나타내는 도면이다.FIG. 8 is a block diagram illustrating a memory module including a synchronous semiconductor memory device having a fixed data delay time in the related art, and an output timing of data.

도 9는 본 발명의 실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리장치를 구비하는 메모리모듈을 나타내는 블락도 및 데이터의 출력타이밍을 나타내는 도면이다.FIG. 9 is a block diagram illustrating a memory module including a synchronous semiconductor memory device capable of adjusting a data delay time on an external memory module according to an exemplary embodiment of the present invention, and illustrating output timing of data.

상기 기술적 과제를 달성하기 위하여 본 발명의 제1실시예에 따른 반도체 메모리장치는 시스템 클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 소정시간에 의하여 제어된다.In accordance with another aspect of the present invention, a semiconductor memory device includes a clock buffer generating a first internal clock and a second internal clock synchronized with a system clock; A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; And a data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. The data delay time is controlled by the predetermined time.

본 발명의 제 2 실시예에 따른 메모리장치는 제1시스템 클락에 동기된 제1내부클락을 출력하는 제1클락버퍼; 제2시스템 클락에 동기된 제2내부클락을 출력하는 제2클락버퍼; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 소정시간에 의하여 제어된다.In an embodiment, a memory device may include: a first clock buffer configured to output a first internal clock synchronized with a first system clock; A second clock buffer outputting a second internal clock synchronized with the second system clock; A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; And a data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. The data delay time is controlled by the predetermined time.

본 발명의 제 3 실시예에 따른 메모리장치는 외부클락에 동기된 제1내부클락을 수신하고, 상기 제1내부클락을 분주한 제3내부클락을 발생하는 주파수 분주회로; 상기 제3내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및 상기 외부클락에 동기된 제2내부클락을 상기 반도체 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제4내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 소정시간에 의하여 제어된다.A memory device according to a third embodiment of the present invention includes a frequency division circuit for receiving a first internal clock synchronized with an external clock and generating a third internal clock that divides the first internal clock; A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the third internal clock; And a data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with a fourth internal clock generated by delaying a second internal clock synchronized with the external clock by a delay circuit connected to the outside of the semiconductor device for a predetermined time. The data delay time is controlled by the predetermined time.

상기 제 1내지 제 3실시예의 어느 하나의 상기 지연회로는 전송선로 또는 RC회로인 것이 바람직하다.Preferably, the delay circuit in any one of the first to third embodiments is a transmission line or an RC circuit.

본 발명의 제 4실시예에 따른 메모리장치는 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼; 입력신호를 서로 다르게 소정시간 지연시켜 상기 외부클락에 동기된 제3내부클락을 각각 발생하는 복수개의 지연회로들; 외부 제어신호에 응답하여 상기 제2내부클락을 상기 지연회로들 각각의 입력신호로서 출력하는 디멀티플렉서; 및 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 반도체 메모리장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 조절된다.본 발명의 제5실시예에 따른 메모리장치는 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼; 상기 제2내부클락을 서로 다르게 소정시간 지연시키는 복수개의 지연회로들; 외부 제어신호에 응답하여 상기 지연회로들의 출력신호들 중의 하나를 선택하여 제3내부클락으로서 출력하는 멀티플렉서; 및 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며, 데이터 지연시간은 상기 반도체 메모리장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 조절된다.본 발명에 따른 메모리 모듈은 제1버스, 제2버스 및 반도체 메모리장치를 구비한다. 상기 메모리 모듈은 복수개의 반도체 메모리장치들을 장착하며, 상기 제1버스는 상기 복수개의 반도체 메모리장치들 각각에 적어도 하나의 클락, 어드레스 및 명령신호를 상기 반도체 메모리장치들 각각으로 공급하기 위한 소정의 버스이고, 상기 제2버스는 상기 복수개의 반도체 메모리장치들 각각에 병렬로 데이터를 입출력하기 위한 버스이다. 바람직하게는 상기 복수의 반도체 메모리장치 각각은 상술한 상기 제1 내지 제5실시예에 따른 상기 반도체 메모리장치의 적어도 하나가 될 수 있다.A memory device according to a fourth embodiment of the present invention includes a clock buffer for generating a first internal clock and a second internal clock synchronized with an external clock; A plurality of delay circuits each generating a third internal clock synchronized with the external clock by delaying an input signal differently from each other by a predetermined time; A demultiplexer outputting the second internal clock as an input signal of each of the delay circuits in response to an external control signal; And a data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, wherein a data delay time is adjusted in response to the external control signal input from the outside of the semiconductor memory device. A memory device according to a fifth embodiment of the present invention includes a clock buffer for generating a first internal clock and a second internal clock synchronized with an external clock; A plurality of delay circuits for delaying the second internal clock differently for a predetermined time; A multiplexer which selects one of the output signals of the delay circuits as a third internal clock in response to an external control signal; And a data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, wherein a data delay time is adjusted in response to the external control signal input from the outside of the semiconductor memory device. A memory module according to the present invention includes a first bus, a second bus, and a semiconductor memory device. The memory module includes a plurality of semiconductor memory devices, and the first bus is a predetermined bus for supplying at least one clock, address, and command signal to each of the semiconductor memory devices. The second bus is a bus for inputting and outputting data in parallel to each of the plurality of semiconductor memory devices. Preferably, each of the plurality of semiconductor memory devices may be at least one of the semiconductor memory devices according to the first to fifth embodiments described above.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.

도 2는 본 발명의 제 1실시예에 따른 데이터 지연시간을 메모리 칩 외부의 메모리 모듈 상에서 조절 할 수 있는 동기식 반도체 메모리장치의 블락도이다. 상기 데이터 지연시간은 동기식 반도체 메모리장치가 메모리 컨트롤러로부터 명령신호(command; 이하 CMD라 한다.) 및 어드레스(address; 이하 ADD라 한다.), 즉 CMD/ADD를 수신한 후 데이터를 입출력하기까지의 시간이다.2 is a block diagram of a synchronous semiconductor memory device capable of adjusting a data delay time according to a first embodiment of the present invention on a memory module external to the memory chip. The data delay time is measured until the synchronous semiconductor memory device receives a command signal (hereinafter referred to as CMD) and an address (hereinafter referred to as ADD) from the memory controller, that is, CMD / ADD and receives data. It's time.

도 2를 참조하면, 동기식 반도체 메모리장치 (10)는 클락버퍼(12), 명령신호 /어드레스 버퍼(11), 메모리 셀 어레이(13), 데이터 입출력회로를 구비하며, 상기 데이터 입출력회로는 데이터 입력버퍼(15) 및 데이터 출력버퍼(17)를 구비한다.Referring to FIG. 2, the synchronous semiconductor memory device 10 includes a clock buffer 12, a command signal / address buffer 11, a memory cell array 13, and a data input / output circuit, wherein the data input / output circuit is a data input circuit. A buffer 15 and a data output buffer 17 are provided.

또한, 반도체 메모리장치(10)는 반도체 메모리 장치(10)의 외부의 지연회로 (19)와 연결할 수 있다. 즉, 반도체 메모리장치(10)에는 지연회로(19)와의 연결을 위하여 부가적인 핀을 구비할 수 있다.In addition, the semiconductor memory device 10 may be connected to a delay circuit 19 external to the semiconductor memory device 10. That is, the semiconductor memory device 10 may be provided with an additional pin for connecting to the delay circuit 19.

클락버퍼(12)는 반도체 메모리장치(10)의 외부에서 입력되는 시스템 클락 (CLK)에 동기하여 소정의 펄스폭을 가지는 제 1내부 클락(PCLK1)과 시스템 클락 (CLK)에 동기하여 소정의 펄스폭을 가지는 제 2내부클락(PCLK2)을 발생한다.The clock buffer 12 has a predetermined pulse in synchronization with the system clock CLK and the first internal clock PCLK1 having a predetermined pulse width in synchronization with the system clock CLK input from the outside of the semiconductor memory device 10. A second internal clock PCLK2 having a width is generated.

명령신호/어드레스 버퍼(11)는 메모리 컨트롤러( 미 도시)로부터 CMD/ADD를 수신하여 래치(latch)하고 제1내부 클락(PCLK1)에 동기되어 래치된 CMD/ADD를 메모리 셀 어레이(13)로 출력한다.The command signal / address buffer 11 receives and latches CMD / ADD from a memory controller (not shown) and transfers the latched CMD / ADD to the memory cell array 13 in synchronization with the first internal clock PCLK1. Output

지연회로(19)는 반도체 메모리장치(10)가 실장되는 메모리 모듈 상에 장착될 수 있고 제 2내부클락(PCLK2)에 응답하여 제 2내부클락(PCLK2)을 소정시간 지연(이하 '지연시간'이라 한다.)시킨 제 3내부클락(PCLK3)을 발생한다. 제 3내부클락 (PCLK3)은 데이터의 입출력에 관계되는 것으로 정의한다.The delay circuit 19 may be mounted on a memory module on which the semiconductor memory device 10 is mounted, and delays the second internal clock PCLK2 for a predetermined time in response to the second internal clock PCLK2 (hereinafter, referred to as a “delay time”). The third internal clock PCLK3 is generated. The third internal clock PCLK3 is defined as related to data input / output.

지연회로(19)는 시스템 클락(CLK)을 소정시간 지연시키기 위하여 소정의 길이의 전송선로(transmission line)를 구비하거나 또는 시스템 클락(CLK)의 위상을지연시키기 위한 RC회로를 구비할 수 있다.The delay circuit 19 may have a transmission line of a predetermined length for delaying the system clock CLK for a predetermined time or an RC circuit for delaying the phase of the system clock CLK.

따라서 상기 지연은 반도체 메모리장치(10)가 실장된 메모리 모듈 상에 구성되어 접속되는 전송선로 또는 RC회로에 의하여 제어될 수 있다. 즉, 데이터 지연시간은 반도체 메모리장치 외부의 메모리 모듈 상에서 구성되어 제어될 수 있다.Therefore, the delay may be controlled by a transmission line or an RC circuit configured and connected to the memory module on which the semiconductor memory device 10 is mounted. That is, the data delay time may be configured and controlled on the memory module outside the semiconductor memory device.

데이터 입력버퍼(15)는 제 3내부클락(PCLK3)의 토글링(toggling)에 응답하여 데이터(WDT)를 수신하여 수신된 데이터(WDT)를 래치하고, 이 데이터(WDT)를 메모리 셀 어레이(15)에 저장한다.The data input buffer 15 receives the data WDT in response to toggling of the third internal clock PCLK3 to latch the received data WDT, and latches the received data WDT. 15).

데이터 출력버퍼(17)는 메모리 셀 어레이(13)로부터 독출 된 데이터(RDT)를 래치하고 제 3내부클락 (PCLK3)에 응답하여 래치된 데이터(RDT)를 외부버스로 출력한다.The data output buffer 17 latches the data RDT read from the memory cell array 13 and outputs the latched data RDT to the external bus in response to the third internal clock PCLK3.

도 2를 참조하여 동기식 반도체 메모리장치(10)에 데이터를 기입하는 동작 (write data operation)을 설명하면, 반도체 메모리장치(10)는 제 1내부클락 (PCLK1)에 동기되어 CMD/ADD, 즉 기입명령신호(WRITE COMMAND)를 수신한다. 그리고 동기식 메모리장치(10)는 제 3 내부클락 (PCLK3)에 동기되어 데이터(WDT)를 외부버스(미 도시)로부터 데이터 입력버퍼(15)로 받아들여 메모리 셀 어레이(13)에 저장한다.Referring to FIG. 2, a write data operation is written to the synchronous semiconductor memory device 10, and the semiconductor memory device 10 is synchronized with the first internal clock PCLK1 to write CMD / ADD, that is, write. Receive the command signal WRITE COMMAND. The synchronous memory device 10 receives the data WDT from the external bus (not shown) into the data input buffer 15 in synchronization with the third internal clock PCLK3 and stores the data WDT in the memory cell array 13.

다음에 동기식 반도체 메모리장치(10)에서 데이터를 독출하는 동작을 설명하면, 동기식 반도체 메모리장치(10)는 제 1내부클락(PCLK1)에 동기되어 CMD/ADD, 즉 독출명령신호(READ COMMAND)를 수신한다. 그리고 동기식 반도체 메모리장치(10)는 메모리 셀 어레이 (15)로부터 독출된 데이터(RDT)를 제 3내부 클락(PCLK3)에 동기되어 반도체 메모리장치(10)의 외부로 출력한다.Next, an operation of reading data from the synchronous semiconductor memory device 10 will be described. The synchronous semiconductor memory device 10 synchronizes with the first internal clock PCLK1 to perform CMD / ADD, that is, a read command signal READ COMMAND. Receive The synchronous semiconductor memory device 10 outputs the data RDT read from the memory cell array 15 to the outside of the semiconductor memory device 10 in synchronization with the third internal clock PCLK3.

따라서, 데이터 입출력에 관계되는 제 3내부클락(PCLK3)을 CMD/ADD에 관계되는 제 1클락(PCLK1)보다 지연시킬 수 있으므로, 데이터 지연시간을 증가시킬 수 있다. 즉 제 3내부클락(PCLK3)을 지연회로(19)를 이용하여 제어할 수 있으므로 데이터의 지연시간도 반도체 메모리장치(10)의 외부에서 제어할 수 있다.Therefore, since the third internal clock PCLK3 related to data input / output can be delayed than the first clock PCLK1 related to CMD / ADD, the data delay time can be increased. That is, since the third internal clock PCLK3 can be controlled using the delay circuit 19, the data delay time can also be controlled from the outside of the semiconductor memory device 10.

도 3은 본 발명의 제 2실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 제어 할 수 있는 동기식 반도체 메모리 장치의 블락도이다. 도 3을 참조하면, 반도체 메모리장치(10)는 명령신호/어드레스 버퍼(11), 제 1클락버퍼(12), 제 2클락버퍼(14), 메모리 셀 어레이(13), 데이터 입출력회로를 구비한다. 상기 데이터 입출력회로는 데이터 입력버퍼(15) 및 데이터 출력버퍼(17)를 구비한다.3 is a block diagram of a synchronous semiconductor memory device capable of controlling a data delay time according to a second embodiment of the present invention on an external memory module. Referring to FIG. 3, the semiconductor memory device 10 includes a command signal / address buffer 11, a first clock buffer 12, a second clock buffer 14, a memory cell array 13, and a data input / output circuit. do. The data input / output circuit includes a data input buffer 15 and a data output buffer 17.

또한, 반도체 메모리장치(10)는 반도체 메모리 장치(10)의 외부의 지연회로(19)와 연결할 수 있다. 즉, 반도체 메모리장치(10)에는 지연회로(19)와의 연결을 위하여 부가적인 핀을 구비할 수 있다.In addition, the semiconductor memory device 10 may be connected to a delay circuit 19 external to the semiconductor memory device 10. That is, the semiconductor memory device 10 may be provided with an additional pin for connecting to the delay circuit 19.

제 1클락버퍼(12)는 외부에서 입력되는 제 1시스템 클락(CLK1)에 동기된 소정의 펄스폭을 가지는 제 1내부클락(PCLK1)을 출력하고, 제 2클락버퍼(14)는 외부에서 입력되는 제 2시스템 클락(CLK2)에 동기된 소정의 펄스폭을 가지는 제 2내부클락(PCLK2)을 출력한다.The first clock buffer 12 outputs the first internal clock PCLK1 having a predetermined pulse width synchronized with the first system clock CLK1 input from the outside, and the second clock buffer 14 is input from the outside. The second internal clock PCLK2 having a predetermined pulse width synchronized with the second system clock CLK2 is output.

명령신호/어드레스 버퍼(11)는 메모리 컨트롤러( 미 도시)로부터 제 1내부 클락(PCLK1)에 동기되어 CMD/ADD를 수신하여 래치(latch)하고, 래치된 CMD/ADD를 메모리 셀 어레이(13)로 출력한다.The command signal / address buffer 11 receives and latches CMD / ADD in synchronization with the first internal clock PCLK1 from a memory controller (not shown), and latches the latched CMD / ADD in the memory cell array 13. Will output

지연회로(19)는 반도체 메모리장치(10)가 실장되는 메모리 모듈 상에 장착될 수 있고 제 2내부클락(PCLK2)에 응답하여 제 2내부클락(PCLK2)을 소정시간 지연시킨 제 3내부클락(PCLK3)을 출력한다.The delay circuit 19 may be mounted on a memory module in which the semiconductor memory device 10 is mounted, and the third internal clock (the third internal clock PCLK2 delaying the second internal clock PCLK2 for a predetermined time in response to the second internal clock PCLK2). PCLK3) is output.

데이터의 입출력에 사용되는 제 3내부클락(PCLK3)은 제 1내부 클락(PCLK1)의 주파수보다 높은 것이 바람직하다.The third internal clock PCLK3 used for input / output of data is preferably higher than the frequency of the first internal clock PCLK1.

지연회로(19)의 구성 및 지연회로(19)로 인한 반도체 메모리장치(10)의 데이터의 입출력과정은 도 2에서 설명한 것과 동일하므로 상세한 설명은 생략한다.Since the configuration of the delay circuit 19 and the data input / output process of the semiconductor memory device 10 due to the delay circuit 19 are the same as those described with reference to FIG. 2, detailed descriptions thereof will be omitted.

도 4는 본 발명의 제 3실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 조절 할 수 있는 반도체 메모리장치의 블락도이다. 도 4를 참조하면, 반도체 메모리장치(10)는 클락버퍼(12), 주파수 분주회로(frequence divider; 14), 명령신호/어드레스버퍼(11), 메모리 셀(13), 데이터 입출력회로를 구비하며, 상기 데이터 입출력회로는 데이터 입력버퍼(15) 및 데이터 출력버퍼를 구비한다.4 is a block diagram of a semiconductor memory device capable of adjusting a data delay time according to a third embodiment of the present invention on an external memory module. Referring to FIG. 4, the semiconductor memory device 10 includes a clock buffer 12, a frequency divider 14, a command signal / address buffer 11, a memory cell 13, and a data input / output circuit. The data input / output circuit includes a data input buffer 15 and a data output buffer.

클락버퍼(12)는 외부로부터 입력되는 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 1내부클락신호(PCLK1)와 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 2내부클락신호(PCLK2)를 출력한다. 클락버퍼(12)는 시스템 클락(CLK)에 동기되고 서로 다른 소정의 펄스폭을 갖는 다수개의 내부클락신호를 발생할 수 있다.The clock buffer 12 has a first internal clock signal PCLK1 having a predetermined pulse width synchronized with the system clock CLK input from the outside and a second internal having a predetermined pulse width synchronized with the system clock CLK. Output the clock signal PCLK2. The clock buffer 12 may generate a plurality of internal clock signals that are synchronized with the system clock CLK and have different predetermined pulse widths.

주파수 분주회로(14)는 제 1내부클락(PCLK1)에 응답하여, 제 1내부클락 (PCLK1)의 주파수보다 낮은 주파수를 갖는 제 3내부클락으로 분주한다.The frequency division circuit 14 divides the frequency into the third internal clock having a frequency lower than the frequency of the first internal clock PCLK1 in response to the first internal clock PCLK1.

명령신호/어드레스 버퍼(11)는 제 3내부클락(PCLK3)에 동기되어 CMD/ADD를메모리 셀 어레이(13)로 출력한다. 그리고 지연회로(19)는 반도체 메모리장치(10)가 실장되는 메모리 모듈 상에 장착될 수 있고 제 2내부클락(PCLK2)에 응답하여 제 2내부클락(PCLK2)을 소정시간 지연(delay)시켜 제 4내부클락(PCLK4)을 발생한다.The command signal / address buffer 11 outputs CMD / ADD to the memory cell array 13 in synchronization with the third internal clock PCLK3. The delay circuit 19 may be mounted on a memory module in which the semiconductor memory device 10 is mounted, and delay the second internal clock PCLK2 by a predetermined time in response to the second internal clock PCLK2. 4 Generate internal clock (PCLK4).

또한, 반도체 메모리장치(10)는 반도체 메모리 장치(10)의 외부의 지연회로 (19)와 연결할 수 있다. 즉, 반도체 메모리장치(10)에는 지연회로(19)와의 연결을 위하여 부가적인 핀을 구비할 수 있다.In addition, the semiconductor memory device 10 may be connected to a delay circuit 19 external to the semiconductor memory device 10. That is, the semiconductor memory device 10 may be provided with an additional pin for connecting to the delay circuit 19.

데이터의 입출력에 사용되는 제 4내부클락(PCLK4)의 주파수는 제 3내부클락 (PCL3)의 주파수보다 높은 것이 바람직하다.The frequency of the fourth internal clock PCLK4 used for the input / output of data is preferably higher than the frequency of the third internal clock PCL3.

지연회로(19)의 구성 및 지연회로(19)로 인한 반도체 메모리장치(10)의 데이터의 입출력과정은 도 2에서 설명한 것과 유사하므로 상세한 설명은 생략한다.Since the configuration of the delay circuit 19 and the data input / output process of the semiconductor memory device 10 due to the delay circuit 19 are similar to those described with reference to FIG. 2, a detailed description thereof will be omitted.

도 5는 본 발명의 제 4실시예에 따른 데이터 지연시간을 외부의 메모리 모듈 상에서 구성되어 제어 할 수 있는 동기식 반도체 메모리장치의 블락도이다. 도 5의 반도체 메모리장치 (20)는 클락버퍼(22), 명령신호/어드레스버퍼(21), 메모리 셀 어레이(23), 위상 동기루프(29) 및 데이터 입출력회로를 구비한다. 데이터 입출력회로는 데이터 입력버퍼(25) 및 데이터 출력버퍼(27)를 구비한다.5 is a block diagram of a synchronous semiconductor memory device capable of controlling and controlling a data delay time according to a fourth embodiment of the present invention on an external memory module. The semiconductor memory device 20 of FIG. 5 includes a clock buffer 22, a command signal / address buffer 21, a memory cell array 23, a phase locked loop 29, and a data input / output circuit. The data input / output circuit includes a data input buffer 25 and a data output buffer 27.

또한, 반도체 메모리장치(20)는 반도체 메모리 장치(20)의 외부에서 구성되는 지연회로(C)와 연결할 수 있다. 즉, 반도체 메모리장치(20)에는 지연회로(C)와의 연결을 위하여 부가적인 핀을 구비할 수 있다. 지연회로(c)는 커패시터로 구성될 수 있다.In addition, the semiconductor memory device 20 may be connected to a delay circuit C configured outside the semiconductor memory device 20. That is, the semiconductor memory device 20 may be provided with an additional pin for connecting to the delay circuit (C). Delay circuit (c) may be composed of a capacitor.

클락버퍼(22)는 외부로부터 입력되는 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 1내부클락신호(PCLK1)와 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 2내부클락신호(PCLK2)를 출력한다. 클락버퍼(22)는 시스템 클락 (CLK)에 동기되고 서로 다른 소정의 펄스폭을 갖는 다수개의 내부클락신호를 발생할 수 있다.The clock buffer 22 has a first internal clock signal PCLK1 having a predetermined pulse width synchronized with the system clock CLK input from the outside and a second internal having a predetermined pulse width synchronized with the system clock CLK. Output the clock signal PCLK2. The clock buffer 22 may generate a plurality of internal clock signals that are synchronized with the system clock CLK and have different predetermined pulse widths.

명령신호/어드레스 버퍼(21)는 제 1내부클락(PCLK1)에 동기되어 CMD/ADD를 메모리 셀 어레이(23)로 출력한다.The command signal / address buffer 21 outputs CMD / ADD to the memory cell array 23 in synchronization with the first internal clock PCLK1.

DLL(delay locked loop; 29)은 위상에 대한 부궤환(negative feedback)을 사용하여 DLL(29)의 입력신호인 제 2내부클락(PCLK2)과 피드백되는 제 3내부클락 (PCLK3)의 위상 차이(phase difference)를 감소 또는 증가시키거나 0 이 되게 한다. DLL(29)은 당업계에서 통상의 지식을 가진자에게 잘 알려져 있으므로 이에 대한 상세한 설명은 생략한다.The DLL (delay locked loop) 29 uses a negative feedback of the phase so that the phase difference between the second internal clock PCLK2 which is an input signal of the DLL 29 and the third internal clock PCLK3 fed back is decrease or increase the phase difference or zero. The DLL 29 is well known to those skilled in the art, and thus a detailed description thereof will be omitted.

도 5를 참조하면, DLL(29)의 부 궤환 루프(negative feedback loop)는 반도체 메모리장치(20) 외부의 메모리 모듈 상에서 접속할 수 있는 단자(A)를 구비한다. 단자(A)를 통하여 가변 용량성부하(C)를 접속시킬 수 있다. 따라서 궤환되는 제 3내부클락(PCLK3)의 위상은 가변 용량성부하(C)에 의하여 제어될 수 있다.Referring to FIG. 5, the negative feedback loop of the DLL 29 includes a terminal A that may be connected on a memory module external to the semiconductor memory device 20. The variable capacitive load C can be connected via the terminal A. FIG. Therefore, the phase of the feedback third internal clock PCLK3 may be controlled by the variable capacitive load C.

도 5를 참조하여 반도체 메모리장치(20)에 데이터를 기입하는 동작을 설명하면, 반도체 메모리장치(20)는 제 1내부클락(PCLK1)에 동기되어 CMD/ADD, 즉 기입명령신호를 수신한다.Referring to FIG. 5, the operation of writing data to the semiconductor memory device 20 will be described. The semiconductor memory device 20 receives a CMD / ADD, that is, a write command signal in synchronization with the first internal clock PCLK1.

반도체 메모리장치(20)의 DLL(29)은 부 궤환루프에 연결된 가변 커패시턴스 (C)를 통하여 제 2내부클락(PCLK2)에 응답하여 제 2내부클락(PCLK2)을 소정시간 지연시킨 제 3내부클락(PCLK3)을 발생시킨다. 따라서 반도체 메모리장치(20)는 제 3내부클락(PCLK3)에 동기되어 데이터 (WDT)를 외부버스로부터 래치하여 메모리 셀 어레이 (13)에 저장한다.The DLL 29 of the semiconductor memory device 20 has a third internal clock delaying the second internal clock PCLK2 by a predetermined time in response to the second internal clock PCLK2 through the variable capacitance C connected to the negative feedback loop. (PCLK3) is generated. Therefore, the semiconductor memory device 20 latches the data WDT from the external bus in synchronization with the third internal clock PCLK3 and stores the data WDT in the memory cell array 13.

다음에 반도체 메모리장치(20)에서 데이터를 독출하는 동작을 설명하면, 반도체 메모리장치(20)는 제 1내부 클락(PCLk1)에 동기되어 CMD/ADD, 즉 독출명령신호를 수신한다.Next, the operation of reading data from the semiconductor memory device 20 will be described. The semiconductor memory device 20 receives a CMD / ADD, that is, a read command signal in synchronization with the first internal clock PCLk1.

반도체 메모리장치(20)의 DLL(29)은 부 궤환루프에 연결된 가변 커패시턴스를 통하여 제 2내부 클락에 응답하여 제 2내부 클락(PCLK2)을 소정시간 지연시킨 제 3내부클락(PCLk3)을 발생한다. 반도체 메모리장치(20)는 메모리 셀 어레이(15)로부터 독출된 데이터(RDT)를 가변 커패시터 (C)에 의하여 지연된 제 3내부클락(PCLK3)에 동기시켜 외부버스로 출력한다.The DLL 29 of the semiconductor memory device 20 generates a third internal clock PCLk3 delaying the second internal clock PCLK2 by a predetermined time in response to the second internal clock through a variable capacitance connected to the negative feedback loop. . The semiconductor memory device 20 outputs the data RDT read from the memory cell array 15 to the external bus in synchronization with the third internal clock PCLK3 delayed by the variable capacitor C. FIG.

따라서, 반도체 메모리장치(20)의 데이터 지연시간은 메모리 모듈 상의 가변 용량성부하(C)의 제어를 통하여 반도체 메모리장치 (20)의 외부 메모리 모듈상에 구성하여 자유롭게 조절할 수 있다.Therefore, the data delay time of the semiconductor memory device 20 can be freely adjusted by configuring it on the external memory module of the semiconductor memory device 20 through the control of the variable capacitive load C on the memory module.

도 6은 본 발명의 제 5실시예에 따른 데이터 지연시간을 반도체 메모리장치의 외부 핀을 통하여 외부에서 제어할 수 있는 동기식 반도체 메모리장치의 블락도이다.6 is a block diagram of a synchronous semiconductor memory device capable of externally controlling a data delay time through an external pin of a semiconductor memory device according to a fifth embodiment of the present invention.

도 6을 참조하면, 반도체 메모리장치 (30)는 클락버퍼(32), 명령신호/어드레스버퍼(31), 메모리 셀 어레이(33), 디멀티플렉서(39), 다수개의 지연회로(41, 43) 및 데이터 입출력회로를 구비하며, 데이터 입출력회로는 데이터 입력버퍼(35) 및데이터 출력버퍼(37)를 구비한다.Referring to FIG. 6, the semiconductor memory device 30 includes a clock buffer 32, a command signal / address buffer 31, a memory cell array 33, a demultiplexer 39, a plurality of delay circuits 41 and 43, and A data input / output circuit is provided, and the data input / output circuit includes a data input buffer 35 and a data output buffer 37.

클락버퍼(32)는 외부로부터 입력되는 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 1내부클락신호(PCLK1)와 시스템 클락(CLK)에 동기된 소정의 펄스폭을 가지는 제 2내부클락신호(PCLK2)를 출력한다. 클락버퍼(32)는 시스템 클락 (CLK)에 동기되고 서로 다른 소정의 펄스폭을 갖는 다수개의 내부클락신호를 발생할 수 있다.The clock buffer 32 has a first internal clock signal PCLK1 having a predetermined pulse width synchronized with the system clock CLK input from the outside and a second internal having a predetermined pulse width synchronized with the system clock CLK. Output the clock signal PCLK2. The clock buffer 32 may generate a plurality of internal clock signals that are synchronized with the system clock CLK and have different predetermined pulse widths.

명령신호/어드레스 버퍼(31)는 제 1내부클락(PCLK1)에 동기되어 CMD/ADD를 메모리 셀 어레이(33)로 출력한다.The command signal / address buffer 31 outputs CMD / ADD to the memory cell array 33 in synchronization with the first internal clock PCLK1.

디멀티플랙서(39)는 반도체 메모리장치(30)의 외부에서 입력되는 외부 선택제어신호(SEL)에 응답하여 제 2내부클락(PCLK2)을 다수개의 지연회로들(41, 43) 중 하나의 입력신호로서 출력한다.The demultiplexer 39 sets the second internal clock PCLK2 to one of the plurality of delay circuits 41 and 43 in response to an external selection control signal SEL input from the outside of the semiconductor memory device 30. Output as an input signal.

다수개의 지연회로들(41, 43)은 제 2내부(PCLK2)를 소정시간 지연시켜 제 3내부클락(PCLK3)으로 출력하기 위하여 서로 다른 시간지연 값을 가지고 있는 것이 바람직하다.The plurality of delay circuits 41 and 43 may have different time delay values in order to delay the second internal PCLK2 by a predetermined time and output the same to the third internal clock PCLK3.

따라서, 데이터를 입출력하기 위하여 사용되는 제 3내부클락(PCLK3)은 외부 선택 제어신호 (SEL)에 응답하여 지연회로들(41 -43) 중의 하나에 의하여 소정시간 지연된 값만큼 시간지연되므로 데이터 지연시간은 반도체 메모리장치 (30)의 외부핀을 통하여 제어될 수 있다. 즉 데이터 지연시간을 자유롭게 제어할 수 있다. 또한 데이터 지연시간은 시스템클락(CLK)의 주기와 무관하게 조절할 수 있다.Therefore, the third internal clock PCLK3 used to input and output data is delayed by a predetermined time delay value by one of the delay circuits 41 to 43 in response to the external selection control signal SEL. May be controlled through an external pin of the semiconductor memory device 30. That is, the data delay time can be freely controlled. The data delay time can also be adjusted independently of the system clock (CLK) cycle.

도 7 본 발명의 제 6실시예에 따른 데이터 지연시간을 반도체 메모리장치의외부핀을 통하여 외부에서 제어할 수 있는 반도체 메모리 장치의 블락도이다. 도 7을 참조하면, 반도체 메모리장치(30)는 멀티플렉서(45)를 사용하여 제 3내부클락 (PCLK3)을 조절할 수 있다.FIG. 7 is a block diagram of a semiconductor memory device in which data delay time according to the sixth embodiment of the present invention can be externally controlled through an external pin of the semiconductor memory device. Referring to FIG. 7, the semiconductor memory device 30 may adjust the third internal clock PCLK3 using the multiplexer 45.

멀티플렉서(45)는 제 2내부클락(PCLK2)에 응답하여 제 2내부 클락(PCLK2)을 서로 다르게 시간지연 (time delay)시키는 복수개의 시간 지연회로들( 41, 43) 및 외부 선택 제어신호 (SEL)에 응답하여 지연소자들(41, 43)의 출력신호들 중 하나를 선택하여 제 3내부클락 (PCLK3)으로서 출력한다. 데이터는 제 3내부클락(PCLK3)에 동기되어 입출력된다.The multiplexer 45 includes a plurality of time delay circuits 41 and 43 and an external selection control signal SEL for time delaying the second internal clock PCLK2 differently in response to the second internal clock PCLK2. ), One of the output signals of the delay elements 41 and 43 is selected and output as the third internal clock PCLK3. Data is input and output in synchronization with the third internal clock PCLK3.

복수의 지연회로들(41, 43)은 제 2내부 클락(PCLK2)을 소정시간 지연시키기 위하여 서로 다른 시간 지연 값을 가지고 있는 것이 바람직하다. 따라서 멀티플렉서(45)에 의하여 선택된 제 3내부클락(PCLK3)에 의하여 데이터 지연시간이 제어 될 수 있다.Preferably, the delay circuits 41 and 43 have different time delay values in order to delay the second internal clock PCLK2 for a predetermined time. Therefore, the data delay time may be controlled by the third internal clock PCLK3 selected by the multiplexer 45.

도 9는 본 발명의 실시예에 따른 데이터 지연시간을 외부에서 조절 할 수 있는 반도체 메모리장치를 구비하는 메모리모듈을 나타내는 블락도 및 데이터의 출력타이밍을 나타내는 도면이다.FIG. 9 is a block diagram illustrating a memory module including a semiconductor memory device capable of externally adjusting a data delay time and data output timing according to an embodiment of the present invention.

도 9를 참조하면, 메모리 모듈(60)은 제 1버스(62), 제 2버스(64) 및 인쇄회로 기판에 패키지 된 다수개의 반도체 메모리장치(61, 63, 65, 67)를 구비한다.Referring to FIG. 9, the memory module 60 includes a first bus 62, a second bus 64, and a plurality of semiconductor memory devices 61, 63, 65, and 67 packaged on a printed circuit board.

제 1버스(62)는 다수개의 반도체 메모리장치(61, 63, 65, 67)에 어드레스(ADD)/명령신호(CMD)/시스템 클락(CLK)/제 1시스템클락(CLK1)/제 2 시스템 클락(CLK2)을 입력한다. 제 2버스(64)는 다수개의 반도체 메모리장치(61, 63, 65,67)에 병렬로 데이터를 입출력한다.The first bus 62 includes addresses ADD / command signals CMD / system clock CLK / first system clock CLK1 / second system to a plurality of semiconductor memory devices 61, 63, 65, and 67. FIG. Enter the clock (CLK2). The second bus 64 inputs and outputs data in parallel to the plurality of semiconductor memory devices 61, 63, 65, and 67.

다수개의 반도체 메모리장치(61, 63, 65, 67)는 본 발명의 제 1실시예 내지 제 6실시예 따른 반도체 메모리장치의 어느 한 실시예의 반도체 메모리 장치(10, 20, 30)를 사용하여 구현 될 수 있으므로 데이터 지연시간이 반도체 메모리장치(61, 63, 65, 67)의 외부의 메모리 모듈 상에서 조절이 가능하다.The plurality of semiconductor memory devices 61, 63, 65, 67 are implemented using the semiconductor memory devices 10, 20, 30 of any one embodiment of the semiconductor memory device according to the first to sixth embodiments of the present invention. The data delay time can be adjusted on a memory module external to the semiconductor memory devices 61, 63, 65, and 67.

도 9를 참조하면 메모리 컨트롤러( 미 도시)로부터 발생된 독출명령신호는 메모리 모듈(60)상에 실장된 반도체 메모리장치(63)는 반도체 메모리장치(61)보다 Δt의 시간 후에, 반도체 메모리장치(65)로는 반도체 메모리장치(61)보다 2Δt의 시간 후에, 반도체 메모리장치(67)로는 반도체 메모리장치(61)보다 3Δt의 시간 후에 독출(read)명령이 전달된다고 가정하더라도, 메모리 모듈(60)에 실장되는 본 발명의 실시예에 따른 반도체 메모리장치(10,20, 30)의 외부에 구성될 수 있는 지연회로(19) 또는 외부 선택 제어신호(SEL)를 제어하여 데이터의 지연시간을 제어하므로 각 반도체 메모리장치(61, 63, 65, 67)에서 독출되는 데이터들은 같은 시간에 제 2버스(64)로 출력된다.Referring to FIG. 9, a read command signal generated from a memory controller (not shown) is a semiconductor memory device 63 mounted on the memory module 60 after Δt after the semiconductor memory device 61. 65, a read command is transmitted to the memory module 60 after 2 Δt after the semiconductor memory device 61 and 3 Δt after the semiconductor memory device 61. Since the delay time of the data is controlled by controlling the delay circuit 19 or the external selection control signal SEL which can be configured outside the semiconductor memory devices 10, 20, 30 according to the embodiment of the present invention, Data read out from the semiconductor memory devices 61, 63, 65, and 67 are output to the second bus 64 at the same time.

따라서, 각 반도체 메모리장치(61, 63, 65, 67)에 어드레스(ADD)/ 명령신호(CMD)가 서로 다른 시간에 도착하는 경우에도, 본 발명의 실시예에 따른 반도체 메모리장치(61, 63, 65, 67)를 사용하는 경우, 반도체 메모리장치 외부의 메모리 모듈 상에서 데이터 지연시간을 조절할 수 있으므로 데이터는 스큐(skew)없이 입출력할 수 있어 메모리 시스템의 설계가 용이하다.Therefore, even when the address ADD / command signal CMD arrives at different times in each of the semiconductor memory devices 61, 63, 65, 67, the semiconductor memory devices 61, 63 according to the embodiment of the present invention. , 65 and 67, the data delay time can be adjusted on the memory module outside the semiconductor memory device, so that data can be inputted and outputted without skew, thereby facilitating the design of the memory system.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 반도체 메모리장치은 반도체 메모리장치 외부의 메모리 모듈 상에 구성되어 데이터 지연시간을 자유롭게 조절 할 수 있는 장점이 있다.As described above, the semiconductor memory device according to the present invention is configured on a memory module external to the semiconductor memory device, and thus, the data delay time can be freely adjusted.

또한 본 발명에 따른 반도체 메모리 장치를 구비하는 메모리 모듈은 각 반도체 메모리장치별로 독립적인 데이터 지연시간을 설정할 수 있으므로 스큐(skew)를 감소시키며, 메모리 시스템의 구성을 용이하게 하는 장점이 있다.In addition, since the memory module including the semiconductor memory device according to the present invention can set an independent data delay time for each semiconductor memory device, there is an advantage of reducing skew and facilitating the configuration of the memory system.

Claims (22)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 시스템 클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer generating a first internal clock and a second internal clock synchronized with the system clock; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; And 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,And a data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 반도체 메모리장치.The data delay time is controlled by the predetermined time. 반도체 메모리 장치에 있어서,In a semiconductor memory device, 제1시스템 클락에 동기된 제1내부클락을 출력하는 제1클락버퍼;A first clock buffer configured to output a first internal clock synchronized with the first system clock; 제2시스템 클락에 동기된 제2내부클락을 출력하는 제2클락버퍼;A second clock buffer outputting a second internal clock synchronized with the second system clock; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; And 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,And a data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 반도체 메모리장치.The data delay time is controlled by the predetermined time. 반도체 메모리 장치에 있어서,In a semiconductor memory device, 외부클락에 동기된 제1내부클락을 수신하고, 상기 제1내부클락을 분주한 제3내부클락을 발생하는 주파수 분주회로;A frequency division circuit for receiving a first internal clock synchronized with an external clock and generating a third internal clock that divides the first internal clock; 상기 제3내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the third internal clock; And 상기 외부클락에 동기된 제2내부클락을 상기 반도체 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제4내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with a fourth internal clock generated by delaying a second internal clock synchronized with the external clock by a predetermined time through a delay circuit connected to the outside of the semiconductor device; Equipped, 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 반도체 메모리장치.The data delay time is controlled by the predetermined time. 제2항에 있어서, 상기 제3내부클락의 주파수가 상기 제1내부클락의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 2, wherein a frequency of the third internal clock is higher than a frequency of the first internal clock. 제3항에 있어서, 상기 제3내부클락의 주파수는 상기 제4내부클락의 주파수보다 낮은 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 3, wherein a frequency of the third internal clock is lower than a frequency of the fourth internal clock. 제 1항 내지 제 3항의 어느 하나의 항에 있어서, 상기 지연회로는 전송선로인 것을 특징으로 하는 반도체 메모리장치.4. The semiconductor memory device according to any one of claims 1 to 3, wherein said delay circuit is a transmission line. 제 1항 내지 제 3항의 어느 하나의 항에 있어서, 상기 지연회로는 RC회로인 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device according to any one of claims 1 to 3, wherein the delay circuit is an RC circuit. 삭제delete 삭제delete 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer generating a first internal clock and a second internal clock synchronized with the external clock; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼;A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; 입력신호를 서로 다르게 소정시간 지연시켜 상기 외부클락에 동기된 제3내부클락을 각각 발생하는 복수개의 지연회로들;A plurality of delay circuits each generating a third internal clock synchronized with the external clock by delaying an input signal differently from each other by a predetermined time; 외부 제어신호에 응답하여 상기 제2내부클락을 상기 지연회로들 각각의 입력신호로서 출력하는 디멀티플렉서; 및A demultiplexer outputting the second internal clock as an input signal of each of the delay circuits in response to an external control signal; And 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, 데이터 지연시간은 상기 반도체 메모리장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 조절되는 것을 특징으로 하는 반도체 메모리장치.And a data delay time is adjusted in response to the external control signal input from the outside of the semiconductor memory device. 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer generating a first internal clock and a second internal clock synchronized with the external clock; 상기 제1내부클락에 동기되어 명령신호와 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼;A command signal / address buffer configured to output a command signal and an address to a memory cell array in synchronization with the first internal clock; 상기 제2내부클락을 서로 다르게 소정시간 지연시키는 복수개의 지연회로들;A plurality of delay circuits for delaying the second internal clock differently for a predetermined time; 외부 제어신호에 응답하여 상기 지연회로들의 출력신호들 중의 하나를 선택하여 제3내부클락으로서 출력하는 멀티플렉서; 및A multiplexer which selects one of the output signals of the delay circuits as a third internal clock in response to an external control signal; And 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, 데이터 지연시간은 상기 반도체 메모리장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 조절되는 것을 특징으로 하는 반도체 메모리장치.And a data delay time is adjusted in response to the external control signal input from the outside of the semiconductor memory device. 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈에 있어서,A memory module in which a plurality of semiconductor memory devices are mounted, 상기 복수개의 반도체 메모리장치들 각각에 외부클락, 명령신호 및 어드레스를 공급하기 위한 제1버스; 및A first bus for supplying an external clock, a command signal, and an address to each of the plurality of semiconductor memory devices; And 상기 복수개의 반도체 메모리장치들 각각에 병렬로 데이터를 입출력하기 위한 제2버스를 구비하며,A second bus for inputting and outputting data in parallel to each of the plurality of semiconductor memory devices, 상기 복수개의 반도체 메모리장치 각각은,Each of the plurality of semiconductor memory devices, 상기 외부에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer for generating a first internal clock and a second internal clock synchronized with the outside; 상기 제1내부클락에 동기되어 상기 명령신호와 상기 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output the command signal and the address to a memory cell array in synchronization with the first internal clock; And 상기 제2내부클락을 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,And a data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a third internal clock generated by delaying the second internal clock by a predetermined time through a delay circuit. 상기 지연회로는 상기 메모리 모듈상에 구성되고, 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 메모리모듈.The delay circuit is configured on the memory module, and a data delay time is controlled by the predetermined time. 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈에 있어서,A memory module in which a plurality of semiconductor memory devices are mounted, 상기 복수개의 반도체 메모리장치들 각각에 제1외부클락 및 제2외부클락, 어드레스 및 명령신호를 공급하기 위한 제1버스; 및A first bus for supplying a first external clock and a second external clock, an address, and a command signal to each of the plurality of semiconductor memory devices; And 상기 복수개의 반도체 메모리장치들 각각에 병렬로 데이터를 입출력하기 위한 제 2버스를 구비하며,A second bus for inputting and outputting data in parallel to each of the plurality of semiconductor memory devices, 상기 복수개의 반도체 메모리장치 각각은,Each of the plurality of semiconductor memory devices, 제1외부클락에 동기된 제1내부클락을 출력하는 제1클락버퍼;A first clock buffer configured to output a first internal clock synchronized with the first external clock; 제2외부클락에 동기된 제2내부클락을 출력하는 제2클락버퍼;A second clock buffer configured to output a second internal clock synchronized with the second external clock; 상기 제1내부클락에 동기되어 상기 명령신호와 상기 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output the command signal and the address to a memory cell array in synchronization with the first internal clock; And 상기 제2내부클락을 상기 반도체 메모리 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,And a data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a third internal clock generated by delaying the second internal clock a predetermined time through a delay circuit connected to the outside of the semiconductor memory device. 상기 지연회로는 상기 메모리 모듈상에 구성되고, 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 메모리모듈.The delay circuit is configured on the memory module, and a data delay time is controlled by the predetermined time. 복수개의 반도체 메모리장치가 장착되는 메모리 모듈에 있어서,In a memory module equipped with a plurality of semiconductor memory device, 상기 복수개의 반도체 메모리장치에 외부클락, 어드레스 및 명령신호를 공급하기 위한 제1버스; 및A first bus for supplying an external clock, an address, and a command signal to the plurality of semiconductor memory devices; And 상기 복수개의 반도체 메모리장치에 병렬로 데이터를 입출력하기 위한 제2버스를 구비하며,A second bus for inputting and outputting data in parallel to the plurality of semiconductor memory devices, 상기 복수개의 반도체 메모리장치 각각은,Each of the plurality of semiconductor memory devices, 상기 외부클락에 동기된 제1내부클락을 수신하고, 상기 제1내부클락을 분주한 제3내부클락을 발생하는 주파수 분주회로;A frequency division circuit for receiving a first internal clock synchronized with the external clock and generating a third internal clock that divides the first internal clock; 상기 제3내부클락에 동기되어 상기 명령신호와 상기 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼; 및A command signal / address buffer configured to output the command signal and the address to a memory cell array in synchronization with the third internal clock; And 상기 외부클락에 동기된 제2내부클락을 상기 반도체 장치의 외부에 접속되는 지연회로를 통하여 소정시간 지연시켜 발생된 제4내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with a fourth internal clock generated by delaying a second internal clock synchronized with the external clock by a predetermined time through a delay circuit connected to the outside of the semiconductor device. Equipped with 상기 지연회로는 상기 메모리 모듈상에 구성되고, 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 메모리모듈.The delay circuit is configured on the memory module, and a data delay time is controlled by the predetermined time. 제 13항에 있어서, 상기 제 3내부클락의 주파수가 상기 제 1내부클락의 주파수보다 높은 것을 특징으로 하는 메모리 모듈.The memory module of claim 13, wherein a frequency of the third internal clock is higher than a frequency of the first internal clock. 제 14항에 있어서, 상기 제3내부클락의 주파수는 상기 제4내부클락의 주파수보다 낮은 것을 특징으로 하는 메모리 모듈.15. The memory module of claim 14, wherein the frequency of the third internal clock is lower than the frequency of the fourth internal clock. 제 12항 내지 제 14항의 어느 하나의 항에 있어서, 상기 지연회로는 전송선로인 것을 특징으로 하는 메모리 모듈.The memory module according to any one of claims 12 to 14, wherein the delay circuit is a transmission line. 제 12항 내지 제 14항의 어느 하나의 항에 있어서, 상기 지연회로는 RC회로인 것을 특징으로 하는 메모리 모듈.The memory module according to any one of claims 12 to 14, wherein the delay circuit is an RC circuit. 복수개의 반도체 메모리장치가 장착되는 메모리 모듈에 있어서,In a memory module equipped with a plurality of semiconductor memory device, 상기 복수개의 반도체 메모리장치에 외부클락, 어드레스 및 명령신호를 공급하기 위한 제1버스;A first bus for supplying an external clock, an address, and a command signal to the plurality of semiconductor memory devices; 상기 복수개의 반도체 메모리장치에 병렬로 데이터를 입출력하기 위한 제2버스; 및A second bus for inputting and outputting data in parallel to the plurality of semiconductor memory devices; And 지연회로를 구비하며,With a delay circuit, 상기 복수개의 반도체 메모리장치 각각은,Each of the plurality of semiconductor memory devices, 상기 외부클락에 동기된 제1내부클락에 응답하여 어드레스와 명령신호를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼;A command signal / address buffer configured to output an address and a command signal to a memory cell array in response to a first internal clock synchronized with the external clock; 상기 외부클락에 동기된 제2내부클락에 위상 동기되는 제3내부클락을 발생하는 지연동기루프;A delay synchronization loop for generating a third internal clock phase synchronized with a second internal clock synchronized with the external clock; 상기 제3내부클락에 동기되어 상기 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from the memory cell array in synchronization with the third internal clock, 상기 지연회로는 상기 지연동기루프의 출력신호에 응답하여 상기 지연동기루프의 출력신호를 소정시간 지연시켜 상기 지연동기루프의 입력으로 피드백시키고,The delay circuit delays the output signal of the delay synchronization loop by a predetermined time in response to the output signal of the delay synchronization loop and feeds it back to the input of the delay synchronization loop. 상기 데이터 지연시간은 상기 소정시간에 의하여 제어되는 것을 특징으로 하는 메모리모듈.And the data delay time is controlled by the predetermined time. 제 19항에 있어서, 상기 지연회로는 커패시턴스인 것을 특징으로 하는 메모리모듈.20. The memory module of claim 19, wherein the delay circuit is a capacitance. 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈에 있어서,A memory module in which a plurality of semiconductor memory devices are mounted, 상기 복수개의 반도체 메모리장치들 각각에 외부클락, 어드레스 및 명령신호를 공급하기 위한 제1버스; 및A first bus for supplying an external clock, an address, and a command signal to each of the plurality of semiconductor memory devices; And 상기 복수개의 반도체 메모리장치들 각각에 병렬로 데이터를 입출력하기 위한 제2버스를 구비하며,A second bus for inputting and outputting data in parallel to each of the plurality of semiconductor memory devices, 상기 복수개의 반도체 메모리장치들 각각은,Each of the plurality of semiconductor memory devices, 상기 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer generating a first internal clock and a second internal clock synchronized with the external clock; 상기 제1내부클락에 동기되어 상기 명령신호와 상기 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼;A command signal / address buffer configured to output the command signal and the address to a memory cell array in synchronization with the first internal clock; 입력신호를 서로 다르게 소정시간 지연시켜 상기 외부클락에 동기된 제3내부클락을 각각 발생하는 복수개의 지연회로들;A plurality of delay circuits each generating a third internal clock synchronized with the external clock by delaying an input signal differently from each other by a predetermined time; 외부 제어신호에 응답하여 상기 제2내부클락을 상기 지연회로들 각각의 입력신호로서 출력하는 디멀티플렉서; 및A demultiplexer outputting the second internal clock as an input signal of each of the delay circuits in response to an external control signal; And 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, 상기 지연회로는 상기 메모리 모듈상에 구성되고, 데이터 지연시간은 상기 반도체 장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 제어되는 것을 특징으로 하는 메모리모듈.And the delay circuit is configured on the memory module, and a data delay time is controlled in response to the external control signal input from the outside of the semiconductor device. 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈에 있어서,A memory module in which a plurality of semiconductor memory devices are mounted, 상기 복수개의 반도체 메모리장치들 각각에 외부클락, 어드레스 및 명령신호를 공급하기 위한 제1버스; 및A first bus for supplying an external clock, an address, and a command signal to each of the plurality of semiconductor memory devices; And 상기 복수개의 반도체 메모리장치들 각각으로 병렬로 데이터를 입출력하기 위한 제2버스를 구비하며,A second bus for inputting and outputting data in parallel to each of the plurality of semiconductor memory devices, 상기 복수개의 반도체 메모리장치들 각각은,Each of the plurality of semiconductor memory devices, 상기 외부클락에 동기된 제1내부클락 및 제2내부클락을 발생하는 클락버퍼;A clock buffer generating a first internal clock and a second internal clock synchronized with the external clock; 상기 제1내부클락에 동기되어 상기 명령신호 및 상기 어드레스를 메모리 셀 어레이로 출력하는 명령신호/어드레스 버퍼;A command signal / address buffer configured to output the command signal and the address to a memory cell array in synchronization with the first internal clock; 상기 제2내부클락을 서로 다르게 소정시간 지연시키는 복수개의 지연회로들;A plurality of delay circuits for delaying the second internal clock differently for a predetermined time; 외부 제어신호에 응답하여 상기 지연회로들의 출력신호들 중의 하나를 선택하여 제3내부클락으로서 출력하는 멀티플렉서; 및A multiplexer which selects one of the output signals of the delay circuits as a third internal clock in response to an external control signal; And 상기 제3내부클락에 동기되어 메모리 셀 어레이로/로부터 데이터를 입출력하는 데이터 입출력회로를 구비하며,A data input / output circuit for inputting / outputting data to / from a memory cell array in synchronization with the third internal clock, 데이터 지연시간은 상기 반도체 메모리장치의 외부로부터 입력되는 상기 외부 제어신호에 응답하여 조절되는 것을 특징으로 하는 메모리모듈.The data delay time is adjusted in response to the external control signal input from the outside of the semiconductor memory device.
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