KR100404223B1 - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판과 캐패시터의 하부 전극을 연결시키는 플러그를 하부 플러그와 절연층 측벽의 표면을 따라 제조하여 하부 전극과의 접촉 표면적을 증가시키므로써 캐패시터의 정전용량을 증가시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층을 식각하고 전도성 물질을 충진시켜 다수개의 제 1 플러그들을 형성하는 단계와, 상기 제 1 플러그들 사이의 제 1 절연층상에 다수개의 비트라인들을 형성하는 단계와, 상기 비트라인의 측면에 절연층 측벽을 형성하는 단계와, 상기 비트라인과 비트라인 사이 공간 하부에 위치하는 상기 제 1 플러그와 비트라인 측면에 위치하는 상기 절연층 측벽의 표면상에 박막의 제 2 플러그를 형성하는 단계와, 전면에 제 3 절연층을 형성하고 제 2 플러그 상부의 제 3 절연층을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀내에 하부 전극을 형성하는 단계와, 상기 하부 전극상에 유전층과 상부 전극을 차례로 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 캐패시터의 정전용량을 향상시키기에 적합한 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 셀 사이즈는 줄어들지만 캐패시터의 경우는 보다 큰 정전용량이 필요하게 되었다.
일반적으로 정전 용량을 증가시키기 위해 캐패시터 하부 전극의 면적을 증가시키는 방법을 사용하며, 이것은 캐패시터의 하부 전극의 높이를 높이게 된다. 그리고 반도체 소자의 패턴이 조밀하여 지면서 반도체 기판과 캐패시터 하부 전극의 연결에 플러그가 필요하게 된다.
그러나 홀을 완전히 충진시켜서 형성되는 플러그는 반도체 기판과 캐패시터의 하부 전극을 연결 기능 만을 수행하며, 캐패시터의 정전 용량을 증가시키는 데 기여하지 못한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 및 그의 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 1a와 같이, 반도체 기판(1)을 식각하여 트렌치 격리 영역(2)을 형성하고, 반도체 기판(1)상에 게이트 전극(도면에 도시되지 않음)과 소오스 및 드레인 영역(도면에 도시되지 않음)을 형성한다.
그리고 게이트 전극을 포함한 반도체 기판(1)상에 산화층으로 제 1 절연층(3)을 적층하고, 제 1 절연층(3)을 식각하여 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진시켜 제 1 다결정 실리콘 플러그(4)을 형성한다.
이어서 제 1 다결정 실리콘 플러그(4)를 포함한 제 1 절연층(3)상에 제 2 절연층(5)을 형성하고, 제 2 절연층(5)상에 비트라인층(6)으로 사용하는 전도성 물질과 비트라인층(6)상에 캡핑(capping) 산화층(7)을 형성하고, 제 2 절연층(5), 비트라인층(6), 그리고 캡핑 산화층(7)을 순차 식각하여 비트라인 패턴을 형하고, 비트라인 패턴의 측벽에 질화층 측벽(8)을 형성한다.
도 1b와 같이, 비트라인 패턴과 질화층 측벽(8)을 포함한 전면에 다결정 실리콘층을 형성하고 에치백(etch back)하여 질화층 측벽(9)과 질화층 측벽(8)사이에 제 2 다결정 실리콘 플러그(9)를 형성한다.
도 1c와 같이, 제 2 다결정 실리콘 플러그(9)를 포함한 전면에 질화층으로 제 3 절연층(10)을 형성하고, 제 3 절연층(10)상에 산화층으로 제 4 절연층(11)을 형성한다.
그리고 제 4 절연층(11)상에 감광층(도면에 도시되지 않음)을 도포하고 제 2 다결정 실리콘 플러그(9)와 대응되는 영역을 노출시키는 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 감광층 패턴을 마스크로 하여 제 3 절연층(10) 및 제 4 절연층(11)을 식각하여 캐패시터의 하부 전극이 형성되는 콘택홀(12)을 마련하고 감광층 패턴을제거한다.
이 후에 콘택홀(12)을 포함한 제 4 절연층(11)상에 비정질 실리콘층(13)과 반구형 다결정 실리콘층(14)을 형성하고, 콘택홀(12)과 대응되는 반구형 다결정 실리콘층(14)상에 산화층으로 제 5 절연층(도면에 도시되지 않음)을 형성하고 CMP(chemical mechanical polishing)방법으로 비정질 실리콘층(13)과 반구형 다결정 실리콘층(14)을 식각한다. 연속해서 제 5 절연층을 제거하고 반구형 다결정 실리콘층(14)상에 유전층으로 Ta2O5층(도면에 도시되지 않음)을 형성하고 Ta2O5층상에 캐패시터의 상부 전극(도면에 도시되지 않음)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터 및 그의 제조 방법은 다음과 같은 문제가 있다.
필요한 캐패시터의 정전 용량의 확보는 특히 DRAM 소자에서 리프레쉬(refresh) 능력을 증가시키기 위해서 필수적이다.
그러나 캐패시터의 하부 전극이 돌출되는 부분 뿐만 아니라 캐패시터의 하부 전극과 반도체 기판을 연결하는 플러그 영역을 활용하지 않아 캐패시터의 정전 확보가 제한적이다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 및 그의 제조 방법의 문제점을 해결하기 위한 것으로, 반도체 기판과 캐패시터의 하부 전극을 연결시키는 플러그를 기판 표면을 따라서 박막으로 제조하여 캐패시터와의 접촉면적을 늘리어 캐패시터의 정전용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 2a내지 도 2c는 본 발명의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 3은 본 발명에 따른 또 다른 실시예의 반도체 소자의 캐패시터 구조 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 격리영역
23 : 제 1 절연층 24 : 제 1 다결정 실리콘 플러그
25 : 제 2 절연층 26 : 비트라인층
27 : 캡핑 질화층 28 : 질화층 측벽
30 : 제 2 다결정 실리콘 플러그 31 : 제 3 절연층
32 : 콘택홀 33 : 비정질 실리콘층
34 : 반구형 다결정 실리콘층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판상의 제 1 절연층과, 상기 제 1 절연층을 관통하여 상기 반도체 기판에 연결되는 다수개의 제 1 플러그들과, 상기 제 1 플러그들 사이의 제 1 절연층상에 형성된 다수개의 비트라인들과, 상기 비트라인의 측면에 형성된 절연층 측벽과, 상기 비트라인과 비트라인 사이의 공간 하부에 위치하는 상기 제 1 플러그와 상기 비트라인 측면에 위치하는 절연층 측벽의 표면상에 형성되는 박막의 제 2 플러그와, 상기 제 2 플러그상의 하부전극과, 상기 하부전극상의 유전층과, 상기 유전층상의 상부전극으로 구성됨을 특징으로 한다.이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층을 식각하고 전도성 물질을 충진시켜 다수개의 제 1 플러그들을 형성하는 단계와, 상기 제 1 플러그들 사이의 제 1 절연층상에 다수개의 비트라인들을 형성하는 단계와, 상기 비트라인의 측면에 절연층 측벽을 형성하는 단계와, 상기 비트라인과 비트라인 사이 공간 하부에 위치하는 상기 제 1 플러그와 비트라인 측면에 위치하는 상기 절연층 측벽의 표면상에 박막의 제 2 플러그를 형성하는 단계와, 전면에 제 3 절연층을 형성하고 제 2 플러그 상부의 제 3 절연층을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀내에 하부 전극을 형성하는 단계와, 상기 하부 전극상에 유전층과 상부 전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 및그의 제조 방법에 관하여 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 2a와 같이, 반도체 기판(21)을 식각하여 트렌치 격리 영역(22)을 형성하고, 반도체 기판(21)상에 게이트 전극(도면에 도시되지 않음)과 소오스 및 드레인 영역(도면에 도시되지 않음)을 형성한다.
그리고 게이트 전극을 포함한 반도체 기판(21)상에 산화층으로 제 1 절연층(23)을 적층하고, 제 1 절연층(23)을 식각하여 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진시켜 제 1 다결정 실리콘 플러그(24)을 형성한다.
이어서 제 1 다결정 실리콘 플러그(24)를 포함한 제 1 절연층(23)상에 제 2 절연층(25)을 형성하고, 제 2 절연층(25)상에 비트라인층(26)으로 사용하는 전도성 물질과 비트라인층(26)상에 캡핑(capping) 질화층(27)을 형성하고, 제 2 절연층(25), 비트라인층(26), 그리고 캡핑 질화층(27)을 순차 식각하여 비트라인 패턴을 형하고, 비트라인 패턴의 측벽에 질화층 측벽(28)을 형성한다.
도 2b와 같이, 비트라인 패턴과 질화층 측벽(28)을 포함한 전면에 다결정 실리콘층을 형성하고, 다결정 실리콘층상에 감광층(도면에 도시되지 않음)을 도포하고, 비트라인 패턴과 대응되는 부분의 감광층을 제거하여 감광층 패턴을 형성한다.
그리고 감광층 패턴을 이용하여 다결정 실리콘층을 식각하여 질화층 측벽(28)과 제 1 다결정 실리콘 플러그(24)의 표면을 따라서 박막 구조의 제 2 다결정 실리콘 플러그(30)을 형성한다.
도 2c와 같이, 제 2 다결정 실리콘 플러그(30)를 포함한 전면에 산화층으로 제 3 절연층(31)을 형성하고, 제 3 절연층(31)상에 감광층(도면에 도시되지 않음)을 도포하고 제 2 다결정 실리콘 플러그(30)와 대응되는 영역을 노출시키는 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 감광층 패턴을 마스크로 하여 제 3 절연층(31)을 식각하여 캐패시터의 하부 전극이 형성되는 콘택홀(32)을 마련하고 감광층 패턴을 제거한다.
이 후에 콘택홀(32)을 포함한 제 3 절연층(31)상에 비정질 실리콘층(33)과 반구형 다결정 실리콘층(34)을 형성하고, 콘택홀(31)과 대응되는 반구형 다결정 실리콘층(34)상에 산화층으로 제 4 절연층(도면에 도시되지 않음)을 형성하고 CMP(chemical mechanical polishing)방법으로 비정질 실리콘층(33)과 반구형 다결정 실리콘층(34)을 식각한다.
연속해서 제 4 절연층을 제거하고 반구형 다결정 실리콘층(34)상에 유전층으로 Ta2O5층(도면에 도시되지 않음)을 형성하고 Ta2O5층상에 캐패시터의 상부 전극(도면에 도시되지 않음)을 형성한다.
도 3은 본 발명에 따른 또 다른 실시예의 반도체 소자의 캐패시터 구조 단면도이다.
반도체 기판(41)을 식각하여 트렌치 격리 영역(42)을 형성하고, 반도체 기판(41)상에 게이트 전극(도면에 도시되지 않음)과 소오스 및 드레인 영역(도면에 도시되지 않음)을 형성한다.
그리고 게이트 전극을 포함한 반도체 기판(41)상에 산화층으로 제 1 절연층(43)을 적층하고, 제 1 절연층(43)을 식각하여 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진시켜 제 1 다결정 실리콘 플러그(44)을 형성한다.
이어서 제 1 다결정 실리콘 플러그(44)를 포함한 제 1 절연층(43)상에 제 2 절연층(45)을 형성하고, 제 2 절연층(45)상에 비트라인층(46)으로 사용하는 전도성 물질과 비트라인층(46)상에 캡핑(capping) 질화층(47)을 형성하고, 제 2 절연층(45), 비트라인층(46), 그리고 캡핑 질화층(47)을 순차 식각하여 비트라인 패턴을 형성하고, 비트라인 패턴의 측벽에 질화층 측벽(28)을 형성한다.
비트라인 패턴과 질화층 측벽(28)을 포함한 전면에 다결정 실리콘층을 형성하고, 다결정 실리콘층상에 감광층(도면에 도시되지 않음)을 도포하고, 비트라인 패턴과 대응되는 부분의 감광층을 제거하여 감광층 패턴을 형성한다.
그리고 감광층 패턴을 이용하여 다결정 실리콘층을 식각하여 질화층 측벽(48)과 제 1 다결정 실리콘 플러그(44)의 표면을 따라서 형성되는 박막 구조의 제 2 다결정 실리콘 플러그(50)을 형성한다.
그리고 제 2 다결정 실리콘 플러그(50)를 포함한 전면에 산화층으로 제 3 절연층(도면에 도시되지 않음)을 형성하고, 제 3 절연층상에 감광층(도면에 도시되지 않음)을 도포하고 제 2 다결정 실리콘 플러그(50)와 대응되는 영역을 노출시키는 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 감광층 패턴을 마스크로 하여 제 3 절연층을 식각하여 캐패시터의 하부 전극이 형성되는 콘택홀(51)을 마련하고 감광층 패턴을 제거한다.
이 후에 콘택홀(51)을 포함한 제 3 절연층상에 비정질 실리콘층(52)을 형성하고, 콘택홀(51)과 대응되는 비정질 실리콘층(52)상에 산화층으로 제 4 절연층(도면에 도시되지 않음)을 형성하고 CMP(chemical mechanical polishing)방법으로 비정질 실리콘층(52)을 식각한다.
계속해서 제 3 절연층과 제 4 절연층을 제거하고 비정질 실리콘층(52)을 포함한 전면에 반구형 다결정 실리콘층(53)을 형성하고, 반구형 다결정 실리콘층(53)을 부분적으로 식각하여 캐패시터 하부 전극을 격리하는 공정을 수행한다.
그리고 반구형 다결정 실리콘층(53)상에 유전층으로 Ta2O5층(도면에 도시되지 않음)을 형성하고 Ta2O5층상에 캐패시터의 상부 전극(도면에 도시되지 않음)을 형성한다.
도 3은 컵타입의 캐패시터 구조에서 컵의 내측 및 외측을 모두 캐패시터의 하부 전극으로 사용하여 정전 용량을 증가시킬수 있는 장점이 있다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법은 다음과 같은 효과가 있다.
캐패시터의 하부 전극과 반도체 기판을 연결하는 다결정 실리콘 플러그를 기판 표면을 따라서 얇게 제조하여 캐패시터의 하부 전극으로 사용할 수 있는 공간을 확보하여 필요한 정전 용량을 확보하는 데 기여할 수 있으며, 특히 DRAM 소자에서 리프레쉬(refresh) 능력을 증가시킬 수 있다.
또한 비트라인의 캐핑 절연층으로 산화층 대신 질화층 사용하여 캐패시터의 콘택홀을 형성하기 위해 식각 저지층으로 사용하는 질화층을 형성하지 않아도 되어 공정을 단순화시킬 수 있다.
Claims (4)
- 반도체 기판상의 제 1 절연층;상기 제 1 절연층을 관통하여 상기 반도체 기판에 연결되는 다수개의 제 1 플러그들;상기 제 1 플러그들 사이의 제 1 절연층상에 형성된 다수개의 비트라인들;상기 비트라인의 측면에 형성된 절연층 측벽;상기 비트라인과 비트라인 사이의 공간 하부에 위치하는 상기 제 1 플러그와 상기 비트라인 측면에 위치하는 절연층 측벽의 표면상에 형성되는 박막의 제 2 플러그;상기 제 2 플러그상의 하부전극;상기 하부전극상의 유전층;상기 유전층상의 상부전극으로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층을 식각하고 전도성 물질을 충진시켜 다수개의 제 1 플러그들을 형성하는 단계;상기 제 1 플러그들 사이의 제 1 절연층상에 다수개의 비트라인들을 형성하는 단계;상기 비트라인의 측면에 절연층 측벽을 형성하는 단계;상기 비트라인과 비트라인 사이 공간 하부에 위치하는 상기 제 1 플러그와 비트라인 측면에 위치하는 상기 절연층 측벽의 표면상에 박막의 제 2 플러그를 형성하는 단계;전면에 제 3 절연층을 형성하고 제 2 플러그 상부의 제 3 절연층을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀내에 하부 전극을 형성하는 단계;상기 하부 전극상에 유전층과 상부 전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2 항에 있어서, 상기 제 1 절연층 및 제 3 절연층은 산화층이고, 상기 제 2 절연층은 질화층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 2 항에 있어서, 상기 제 2 플러그를 형성하는 단계는상기 제 1 플러그 및 상기 절연층 측벽의 표면상에 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층상에 상기 비트라인과 대응되는 부분을 노출하는 감광층 패턴을 형성하는 단계;상기 감광층 패턴을 마스크로 이용하여 상기 다결정 실리콘층을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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