KR100403958B1 - 폴리사이드구조의게이트전극형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
폴리사이드 구조의 전도막 형성시 후속 열공정에 의해 폴리실리콘막이 급격히 상변화되어 응력이 발생하며, 이러한 응력은 하부의 산화막을 열화시키는 요인이 되어 반도체 장치의 신뢰도 및 공정상의 수율이 저하되는 문제점이 있었음.
3. 발명의 해결방법의 요지
반도체 장치의 전도막 형성시 폴리실리콘의 상변화에 의한 응력을 최소화하여 폴리사이드 구조 하부의 산화막 열화를 방지할수 있는 전도막 형성방법을 제공하고자함.
4. 발명의 중요한 용도
반도체 장치의 전도막 형성에 이용됨.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 폴리사이드 구조의 게이트 전극 형성방법에 관한 것이다.
통상적으로 폴리사이드 구조는 텅스텐을 사용하는 경우, 폴리실리콘막을 증착하고, 그 상부에 텅스텐막을 증착한 다음, 열공정을 거쳐 텅스텐 실리사이드막을 형성하고 어닐링함으로써 형성된다. 이때, 상기 열공정에 의해 폴리실리콘막 내부로 실리사이드화가 진행되어 실리사이드막을 형성하게 된다.
첨부된 도면 제1도는 종래기술에 따라 형성된 게이트 전극을 도시한 것으로, 이를 참조하여 종래기술의 문제점을 살펴보면, 폴리실리콘막(3) 형성 공정의 온도가 680℃ 이하일 경우, 비정질 상(Phase)이 존재하며, 이러한 비정질 상은 실리사이드막 형성을 위한 후속 열공정시 결정화되는 상변화를 거치게 된다. 비정질 상이 결정화되면서 입자 성장이 일어날 때, 입계에 인접한 게이트 산화막(2)에 응력을 가하게 되며, 이러한 응력은 고온의 후속 열공정시 입계에 인접한 산화막 표면 부위가 비스코스 플로우에 의해 입계를 따라 올라가게 함으로써 게이트 산화막(2)이 국부적으로 얇아지는 현상을 일으킨다.
미설명 도면부호 ' 1' 은 실리콘 기판이고, '4 ' 는 실리사이드막 이다.
또한, 도면상에 도시되지는 않았지만, 기판 상에 필드산화막에 의한 단차가 있는 경우, 상변화에 의한 응력이 필드산화막 모서리 부분을 취약하게 만들어 셀 어레이(Cell array)에서의 브레이크-다운(Break-down) 특성을 악화시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은 실리사이드화 열처리시 폴리실리콘의 상변화에 의한 응력을 최소화하여 폴리사이드 구조 하부의 산화막 열화를 방지할 수 있는 폴리사이드 구조의 게이트 전극 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자 제조를 위한 폴리사이드 구조의 게이트 전극 형성방법에 있어서, 반도체 기판 상에 기 형성된 게이트 산화막 상부에 폴리실리콘막을 형성하는 단계; 결정화를 유발하지 않는 온도로부터 결정화를 유발하는 온도까지 분당 5℃ 이하의 속도로 승온시키면서 어닐하여 상기 폴리실리콘막 내에 존재하는 비정질상을 결정화시키는 단계; 금속막을 형성하는 단계; 및 실리사이드화 열처리를 실시하여 실리사이드막을 형성하는 단계를 포함하는 폴리사이드 구조의 게이트 전극 형성방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
본 발명의 일 실시예에 따른 폴리사이드 구조의 게이트 전극 형성 공정은, 먼저 실리콘 기판 상에 게이트 산화막을 형성한 다음, 화학기상증착방식으로 게이트 전극을 형성하기 위한 폴리실리콘막을 증착한다. 이때, 폴리실리콘막 증착온도는 폴리실리콘이 상변화하여 완전히 결정화되는 임계 온도인 680℃보다 낮아 비정질 상이 존재하게 된다. 참고적으로, 폴리실리콘의 상변화가 시작되는 온도는 620℃이다.
다음으로, 상변화가 일어나지 않은 상태에서 어닐링 공정을 실시한다. 통상적으로 어닐링 공정은 650 내지 800℃에서 이루어지는데, 본 발명에서는 급작스런 상변화를 막기 위해 어닐링 챔버의 온도를 700℃까지 분당 5℃ 이하의 속도로 올려줌으로써 상변화가 순차적으로 진행되도록 한다.
이후, 폴리실리콘막 상에 텅스텐막을 증착하고, 고온의 열공정을 거쳐 실리사이드막을 형성한 다음, 패터닝 공정을 거쳐 폴리사이드 구조를 가지는 게이트 전극을 형성한다. 통상적으로 실리사이드막 형성을 위한 열공정 후에 진행되던 어닐링 공정은 생략할 수 있다.
상기와 같이 본 발명은 폴리사이드 구조의 전도막 형성시 실리사이드막의 형성에 필수적인 열공정에 의한 폴리실리콘의 급작스런 상변화에 의한 응력을 줄임으로써 전도막 하부의 산화막, 특히 게이트 산화막의 열화를 감소시켜 반도체 장치의 신뢰성 및 공정상의 수율을 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제1도는 종래기술에 따라 형성된 폴리사이드 구조의 게이트 전극 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘막 4 : 실리사이드막
Claims (1)
- 반도체 소자 제조를 위한 폴리사이드 구조의 게이트 전극 형성방법에 있어서,반도체 기판 상에 기 형성된 게이트 산화막 상부에 폴리실리콘막을 형성하는 단계;결정화를 유발하지 않는 온도로부터 결정화를 유발하는 온도까지 분당 5℃ 이하의 속도로 승온시키면서 어닐하여 상기 폴리실리콘막 내에 존재하는 비정질상을 결정화시키는 단계;금속막을 형성하는 단계; 및실리사이드화 열처리를 실시하여 실리사이드막을 형성하는 단계를 포함하는 폴리사이드 구조의 게이트 전극 형성방법.
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