KR100403810B1 - 혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를이용한 논리 회로의 충/방전 방법 - Google Patents

혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를이용한 논리 회로의 충/방전 방법 Download PDF

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Abstract

혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를 이용한 논리 회로의 충/방전 방법을 개시한다. 입력신호에 응답하여 디지털 논리 연산을 수행하는 논리 회로로 전원을 공급하며, 논리 회로의 연산 결과에 따라 논리 회로의 충/방전을 제어하는 본 발명에 따른 전원 공급 장치는 입력 신호의 전압 레벨 변화에 의해 논리 회로부로 과도한 전류가 흐르는 것을 억제하고, 입력 신호의 전압 레벨이 변화된 이후 소정시간동안 논리 회로부로 전류를 충전시키거나 또는 전류를 방전시키는 전원 공급원으로서 동작하는 단열 전원 공급부 및 소정시간 이 후, 클럭신호에 응답하여 논리 회로부의 충전 전압 을 공급 전원 레벨로 또는 방전 전압을 접지 전원 레벨로 단열 전원 공급부의 충/방전 속도보다 빠르게 충전 또는 방전시키는 CMOS 전원 공급부를 포함을 특징으로 하고, 회로의 소비 전력을 줄이면서, 원하는 시간 내에 원하는 충/방전 레벨로 논리 회로를 충/방전시킬 수 있다. 또한, 서로 다른 지연시간을 갖는 다수개의 논리 회로들로 이루어진 디지털 시스템에서 본 발명에 따른 혼합형 전원 공급 회로를 이용함으로써 시스템의 성능을 그대로 유지하면서 시스템에서 소모되는 전력을 줄일 수 있다.

Description

혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를 이용한 논리 회로의 충/방전 방법{Hybrid power supply circuit and method for charging/discharging a logic circuit using the same}
본 발명은 전원 공급 회로에 관한 것으로, 특히, 구동하고자 하는 논리 회로를 짧은 시간 내에 충/방전시킬 수 있는 CMOS 전원 공급 회로와 충/방전시 소비되는 에너지를 최소화하는 단열 충전(adiabatic charging) 회로를 혼합한 혼합형 충전 회로에 관한 것이다.
최근, 디지털 회로에 있어서 소비전력은 매우 중요한 관심사가 되었다. 많은 전자 제품들이 휴대용으로 되어 적은 에너지를 가지고 오랫동안 사용하고자 하는 사용자의 욕구가 높아지고 있다.
한편, 현재의 디지털 회로는 대부분 COMS 회로로 구성된다.
도 1은 CMOS 인버터의 회로 구성을 나타내는 도면이다.
도 1을 참조하면, 입력전압(Vi)에 따라서 출력전압(Vo)은 전원 전압(Vdd)이 되거나 또는 접지 전압(GND)이 된다. 예컨대, 입력전압(Vi)이 접지 전원(GND) 의 전압 레벨(이하, 로우(low)라 함)이면 트랜지스터 P는 턴온되고, 트랜지스터 N은턴오프된다. 따라서, 공급 전원(Vdd)에서부터 출력 커패시터(C)로 전류가 공급되어 커패시터(C)는 공급 전원(Vdd)의 전압 레벨(이하, 하이(high)라 함)로 충전된다. 반면, 입력전압(Vi)이 하이이면 트랜지스터 N은 턴온되고, 트랜지스터 P는 턴오프된다. 따라서, 커패시터(C)에서부터 접지 전원(GND)으로 전류가 흘러 커패시터(C)는 방전된다.
이와 같은 CMOS 인버터 회로의 경우, 입력전압(Vi)에 따른 커패시터(C)의 충/방전은 매우 짧은 시간에 이루어지며, 충/방전 시간이 짧다는 충/방전 초기에 전압이 급격히 변한다는 것이다. 이처럼, 커패시터(C)의 충/방전 초기에 전압이 급격히 변하면, CMOS 인버터 회로에 흐르는 전류의 량이 급격히 증가하게 된다. 그리고, 급격히 증가된 전류는 트랜지스터에서 열에너지로 에너지 소비된다.
도 2는 도 1에 도시된 인버터가 충전 동작시 등가회로를 나타낸다.
도 2를 참조하면, 공급 전원(Vdd)으로부터 저항 R(트랜지스터 P)을 통과하여 커패시터(C)에 전하(Q)가 공급된다. 이처럼, 커패시터(C)에 전하(Q)를 충전할 때의 에너지 사용량(E)은 다음 수학식 1에 의해 구할 수 있다.
여기서, Esupply는 공급되는 에너지이며, Estore는 커패시터(C)에 저장되는 에너지를 나타낸다. 즉, 커패시터(C)에 전하(Q)를 충전하면서 소비되는 에너지량(E)은 공급되는 에너지 Esupply에서 커패시터(C)에 저장되는 에너지 Estore를 빼면 된다.
한편, 단열 충전 방법은 전류원을 이용하여 충전시간을 조절함으로써 소비되는 에너지를 최소화 할 수 있다.
도 3은 단열 충전 회로의 등가회로를 나타내는 도면이다.
도 3을 참조하여, 커패시터(C)에 전하(Q)를 충전할 때의 에너지 소비량(E)은 다음 수학식 2와 같이 구할 수 있다.
이 때에 소비되는 에너지(E)는 공급되는 전류의 제곱에 저항값을 곱하여 시간에 따라 적분하면 된다. 수학식 2를 참조하면, 충전시간 (t)에 따라서 소비되는 에너지의 양이 결정되는 것을 알 수 있다. 극단적으로, 시간을 무한대로 한다면 에너지의 열손실 없이 에너지를 공급할 수 있다. 이것은 전류의 크기(전하의 속도)를 최소화함으로써 저항체와의 충돌을 최소화할 수 있는 것이다. 결국, CMOS에서와 같이 입력 전압의 변화에 따라 전류량이 급격히 증가하는 것을 막기 위해 전류 제어가 가능한 인덕터를 이용한 전원 공급원을 이용면, 소비 전력을 최소화할 수 있다.
도 4는 인덕터를 이용한 전원 공급원을 나타내는 도면이다.
동작을 살펴보면, 커패시터(C)와 인덕터(L)에 의해 결정되는 공진주파수에 의하여 커패시터(C)로의 충전과 인덕터(L)로의 방전이 이루어지며, 충전과 방전에서 소비된 에너지 만큼만 전원에서 공급하도록 한다.
이러한 인덕터를 이용한 전원 공급원을 구현하기 위해서 여러가지 방법이 제안되었다(예컨대, 미국 특허 US5,559,478 참조). 하지만 대부분의 제안들은 충방전 속도를 회로에서 주어진 인덕턴스 값과 커패시턴스 값에 의해서 결정되는 공진 주파수를 이용한다. 이처럼, 충방전 속도에 공진주파수를 이용하게 되면, 회로의 인덕턴스와 커패시턴스가 가변하게 됨에 따라서 충방전 속도 즉, 공진주파수가 따라서 변화하게 된다. 각 회로는 그 회로를 제작하는 조건, 온도, 공정상의 문제 등에 의해 인덕턴스 및 커패시턴스가 변할 수 있으며, 또한 회로의 동작에 따라서도 그 값이 변할 수 있다. 그리고, 소비된 에너지를 재 충전하기 위해서는 도 4에서 스위치 S2를 도통하도록 하여야 하는데, 일정하지 않은 충방전 시간 때문에 스위치 S2의 동작 제어가 어려우며, 결국 실용화하는 데 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 구동하고자 하는 논리 회로를 짧은 시간에 충/방전할 수 있는 CMOS 전원 공급 회로와 충/방전시 소비되는 에너지를 최소화하는 단열 충전(adiabatic charging) 회로를 혼합한 혼합형 전원 공급 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 상기 혼합형 전원 공급 회로를 이용하여 구동하고자 하는 논리 회로를 충/방전시키는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 혼합형 전원 공급 회로를 이용하여, 디지털 시스템을 이루는 다수개의 논리 회로들을 효율적으로 충/방전시키는 방법을 제공하는 데 있다.
도 1은 CMOS 인버터의 회로 구성을 나타내는 도면이다.
도 2는 도 1에 도시된 인버터가 충전 동작시 등가회로를 나타낸다.
도 3은 단열 충전 회로의 등가회로를 나타내는 도면이다.
도 4는 인덕터를 이용한 전원 공급원을 나타내는 도면이다.
도 5는 본 발명에 따른 혼합형 충전 회로의 일실시예를 나타내는 회로도이다.
도 6은 단열 전원 공급부(10)와 논리 회로부(14)사이에 전류 패스가 형성될 때의 RLC 등가 회로를 나타낸다.
도 7(a) 내지 (d)는 이상에서 설명된 도 5에 도시된 회로의 동작 파형을 나타낸다.
도 8은 도 5에 도시된 회로를 시뮬레이션하기 위한 회로도이다.
도 9는 도 8에 도시된 회로에서 입력신호(Vi) 대비 출력신호(Vo)를 나타내는 도면이다.
도 10은 도 8에 도시된 회로의 전류 흐름을 나타내는 도면이다.
도 11은 다수개의 디지털 논리 회로를 이용하는 디지털 시스템을 개략적으로 나타내는 블록도이다.
도 12는 본 발명에 따른 혼합형 전원 공급 회로를 이용하여 디지털 시스템을 이루는 다수개의 디지털 논리 회로들을 효과적으로 충/방전시키는 방법의 일실시예에 따른 흐름도이다.
상기 과제를 이루기 위해, 입력신호에 응답하여 디지털 논리 연산을 수행하는 논리 회로로 전원을 공급하며, 논리 회로의 연산 결과에 따라 논리 회로의 충/방전을 제어하는 본 발명에 따른 전원 공급 장치는 입력 신호의 전압 레벨 변화 초기에 논리 회로부로 과도한 전류가 흐르는 것을 억제하고, 입력 신호의 전압 레벨이 변화된 이후 소정시간동안 논리 회로부로 전류를 충전시키거나 또는 전류를 방전시키는 전원 공급원으로서 동작하는 단열 전원 공급부 및 소정시간 이 후, 클럭신호에 응답하여 논리 회로부의 충전 전압 을 공급 전원 레벨로 또는 방전 전압을 접지 전원 레벨로 단열 전원 공급부의 충/방전 속도보다 빠르게 충전 또는 방전시키는 CMOS 전원 공급부를 포함한다.
상기 다른 과제를 이루기 위해, 입력신호에 응답하여 디지털 논리 연산을 수행하는 논리 회로로 전원을 공급하며, 단열 전원 공급부 및 CMOS 전원 공급부가 혼합된 혼합형 전원 공급회로에서, 혼합형 전원 공급회로가 논리 회로의 연산 결과에 상응하여 논리 회로를 충전 또는 방전시키는 본 발명에 따른 방법은 입력신호가 전원전압에서 접지전압으로 또는 접지전압에서 전원전압으로 변화된 이 후, 소정시간동안 단열 전원 공급부를 이용하여, 논리 회로를 그 연산 결과에 따라 충/방전하는 단계 및 소정시간 이후 남은 충/방전 시간동안 CMOS 전원 공급부를 이용하여, 논리 회로를 요구되는 충전 레벨 및 방전 레벨로 충/방전하는 단계로 이루어진다.
상기 또 다른 과제를 이루기 위해, 최대 지연시간에 의해 결정되는 시스템 클럭신호에 동기되어 동작하고, 입력신호에 따라 소정 연산을 수행하는 다수개의 디지털 논리 회로들 및 다수개의 디지털 논리 회로로 전원을 공급하며, 단열 전원공급부 및 CMOS 전원 공급부가 혼합된 혼합형 전원 공급 회로를 포함하는 디지털 시스템에서, 혼합형 전원 공급회로가 다수개의 디지털 논리 회로들을 그 연산 결과에 상응하여 충/방전시키는 본 발명에 따른 방법은 다수개의 디지털 논리 회로들의 지연시간을 비교하여 지연시간이 가장 긴 최대 지연시간을 추출하고, 충/방전하고자 하는 디지털 논리 회로의 지연시간이 최대 지연시간과 같은가를 비교하는 (a)단계, (a)단계에서 디지털 논리 회로의 지연시간이 최대 지연시간과 같다고 판단되면, 디지털 논리 회로를 CMOS 전원 공급원을 이용하여 전류를 요구되는 충전 레벨 또는 방전 레벨로 충/방전시키는 (b)단계, (a)단계에서 디지털 논리 회로의 지연시간이 최대 지연시간보다 작다고 판단되면, 디지털 논리 회로를 소정시간동안 단열 전원 공급원을 이용하여 초기 충/방전되는 (c)단계 및 (c)단계에서 초기 충/방전된 후, 소정시간 이후 남은 충/방전 시간동안 CMOS 전원 공급원을 이용하여 공급 전원 레벨 또는 접지 전원 레벨로 디지털 논리 회로를 충/방전하는 (d)단계로 이루어진다.
이하, 본 발명에 따른 혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를 이용한 논리 회로의 충/방전 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 5는 본 발명에 따른 혼합형 전원 공급 회로의 일실시예를 나타내는 회로도이다. 본 발명의 일실시예에 따른 혼합형 전원 공급 회로는 단열 전원 공급부(10), 역전류 방지 수단(16), CMOS 전원 공급부(12), 논리 회로부(14)를 포함하여 구성된다.
도 5를 참조하여, 논리 회로부(14)는 단열 전원 공급부(10) 또는 CMOS 전원 공급부(12)로부터 전원을 공급받아 소정의 연산 동작을 수행한다. 도 5에서 논리 회로부(14)는 트랜지스터 P2와 N2로 이루어진 인버터인 것으로 도시되었으나, 덧셈기, 곱셈기와 같은 여러가지 논리 회로들로 대체될 수 있다.
논리 회로부(14)는 입력신호(Vi)에 응답하여 디지털 논리 연산을 수행하고, 디지털 논리 연산 결과를 출력신호(Vo)로서 출력한다. 도 5에서 논리 회로는 인버터로 구성되어 있다. 즉, 입력신호(Vi)가 하이이면 출력신호(Vo)는 로우가 되고, 입력신호(Vi)가 로우이면 출력신호(Vo)는 하이가 된다. 이 때, 출력신호(Vo)가 하이가 되기 위해서는 커패시터(C)는 충전되어야 한며, 출력신호(Vo)가 로우로 되기 위해서는 커패시터(C)가 방전되어야 한다.
단열 전원 공급부(10)는 전원 공급원으로서 입력 신호(Vi)의 전압 레벨이 변화하게되면 소정시간동안 논리 회로부(14)의 커패시터(C)로 전하를 충전시키거나 또는 논리 회로부(14)의 커패시터(C)로부터 전하를 방전시킨다. 이처럼, 단열 전원 공급부(10)를 이용하여 커패시터(C)로/부터 전하를 충/방전하는 동안 제1 및 제2클럭신호(CK1,CK2)에 응답하여 CMOS 전원 공급부(12)는 비활성화된다. 또한, 단열 전원 공급부(10)는 입력 신호(Vi)의 전압 레벨에 의한 갑작스러운 전류발생을 억제한다. 단열 전원 공급부(10)는 도 5에 도시된 바와 같이 인덕터(L)로 이루어진다. 따라서, 입력 신호(Vi)의 레벨이 하이에서 로우로 변할 때, 논리회로부(14)로 과도한 전류가 흐르는 것을 억제한다. 또한, 입력 신호(Vi)의 레벨이 로우에서 하이로 변하는 초기에 단열 전원 공급부(10)로 과도한 전류가 흐르는 것을 억제한다.
역전류 방지 수단(16)은 상기 단열 전원 공급부(10)가 커패시터(C)를 충전 또는 방전시킬 때, 단열 전원 공급부(10) 또는 논리 회로부(14)로 역전류가 흐르는 것을 억제한다. 바람직하게는, 역전류 방지 수단(10)은 제1역전류 방지 수단(16a)과 제2역전류 방지 수단(16b)을 포함하여 이루어진다.
제1역전류 방지 수단(16a)은 단열 전원 공급부(10)로부터 논리 회로부(14)로 전류가 공급되어 커패시터(C)를 충전시킬 때, 논리 회로부(14)의 커패시터(C)로부터 단열 전원 공급부(10)로 역전류가 흐르지 않도록 제어한다. 도 5에 도시된 바와 같이 제1역전류 방지 수단(16a)은 단열 전원 공급부(10)와 논리 회로부(14)사이에서 논리 회로부로 공급되는 전류 흐름에 순방향으로 연결되는 제1다이오드(D1)로 이루어진다.
그리고, 제2역전류 방지 수단(16b)은 논리 회로부(14)의 커패시터(C)로부터 단열 전원 공급부(10)로 전류가 방전될 때, 단열 전원 공급부(10)로부터 상기 논리 회로부(14)로 역전류가 흐르지 않도록 제어한다. 도 5에 도시된 바와 같이 제2역전류 방지 수단(16b)은 단열 전원 공급부(10)와 논리 회로부(14)사이에서 단열 전원 공급부(10)로 방전되는 전류 흐름에 순방향으로 연결되는 제2다이오드(D2)로 이루어진다.
계속해서, CMOS 전원 공급부(12)는 단열 전원 공급부(10)로 논리 회로(14)를 충/방전시킨 후, 제1 및 제2클럭신호(CK1,CK2)에 응답하여 논리 회로부(14)를 공급 전원(Vdd)의 전압 레벨로 충전시키거나 또는 접지 전원(GND)의 전압 레벨로 방전시킨다. 이 때, CMOS 전원 공급부(12)는 단열 전원 공급부(10)보다 빠른 속도로 논리회로부(14)를 충전 또는 방전시킨다. 도 5를 참조하여, CMOS 전원 공급부(12)는 제1클럭신호(CK1)로 제어되는 트랜지스터 P1과 제2클럭신호(CK2)로 제어되는 트랜지스터 N1으로 이루어진다. 제1클럭신호(CK1)에 응답하여 트랜지스터 P1이 턴온되면, 공급 전원(Vdd)에서 논리 회로부(14)로 전류가 흘러 논리 회로부(14)가 충전된다. 반대로, 제2클럭신호(CK2)에 응답하여 트랜지스터 N1이 턴온되면, 논리 회로부(14)에서 접지 전원(GND)으로 전류가 흘러 논리 회로부(14)가 방전된다.
이제, 도 5를 참조하여 논리 회로부(14)의 충/방전 동작을 상세히 설명한다.
먼저, 로우의 입력 신호(Vi)에 의해 논리 회로부(14)가 충전되는 동작을 설명한다. 로우의 입력 신호(Vi)에 의해 논리 회로부(14)의 트랜지스터 P2는 턴온되고 트랜지스터 N2는 턴오프된다. 그러면, 단열 전원 공급부(10)와 논리 회로부(14)사이에 전류가 흐를 수 있는 통로(path)가 형성된다.
도 6은 단열 전원 공급부(10)와 논리 회로부(14)사이에 전류 패스가 형성될 때의 RLC 등가 회로를 나타낸다. 도 6에서 R은 트랜지스터 P2가 턴온되었을 때의 저항값을 나타낸다. 도 6에 도시된 RLC 회로의 특성은 다음 수학식 3과 같이 나타낼 수 있으며, 수학식 3은 다시 수학식 4와 같이 풀 수 있다.
]
여기서, α는이고, β는이다.
수학식 4에서 R이 거의 존재하지 않는다고 가정한다면, 출력 전압(Vo)는 다음 수학식 5와 같다.
여기서,는이고, Vc는 Vdd/2 이다.
수학식 5를 참조하면, 출력 전압(Vo)은 단열 전원 공급부(10)의 전원 Vdd/2의 2배까지 상승하게 된다. 즉, 출력 전압(Vo)은 Vdd까지 상승하게 된다. 한편, 전술된 바와 같이, 도 6의 회로에서는 인덕터(L)과 커패시터(C)에 의해 결정되는 공진주파수에 의하여 커패시터(C)로의 충전과 인덕터(L)로의 방전이 주기적으로 이루어진다(도 4 참조). 즉, 커패시터(C)로 충전된 다음, 소정시간이 지난후 인덕터(L)로 커패시터(C)에 충전된 전하가 방전된다. 도 5에 도시된 제1다이오드(D1)는 이처럼 공진주파수에 의해 커패시터(C)에 충전된 전하가 인덕터(L)로 방전되면서 형성되는 역방향 전류를 막아주어 출력 전압(Vo)의 전압 강하를 방지하한다.
한편, 수학식 5를 참조하여 저항값 R이 거의 존재하지 않는 경우 출력 전압(Vo)은 단열 전원 공급부(10)의 전원 Vdd/2의 2배까지 상승하게 됨을 보였다. 그러나, 실제로는 트랜지스터 P2에 의한 저항값 R이 존재하며, 제1다이오드(D1)의 영향에 의해 단열 전압 공급원(10)의 공급 전원 Vdd/2의 두 배까지 상승하지 못한다. 또한, 트랜지스터 P2와 제1다이오드(D1)의 영향이 없다 하더라도, 원하는 시간 내에 커패시터(C)로의 충전이 원하는 레벨 즉, 공급 전원(Vdd) 레벨까지 이루어지지 않을 수 있다. 즉, 전술된 바와 같이 커패시터(C)와 인덕터(L)에 의해 형성되는 공진 주파수에 의해 커패시터(C)로의 충전 시간이 정해지기 때문이다. 공진 주파수에 의해 정해지는 충전 시간(Tc)을 계산해 보면, 그 대강의 값은 다음 수학식 6과 같이 구해질 수 있다.
수학식 6에 의해 구해진 충전 시간(Tc)은 사용자가 원하여 결정되는 충전시간이 아니라 전술된 바와 같이 인덕터(L)와 커패시터(C)에 의해 결정되는 값이며, 회로에 따라 달라지게 된다.
즉, 단열 전원 공급부(10)를 이용하여서는 전류량 제어를 통해 전력 소모를 줄일 수는 있으나, 원하는 전압 레벨로 충전시키지 못할 수 있다. 따라서, 도 5를 참조하여, 일정시간 동안은 단열 전원 공급부(10)를 통하여 논리 회로의 커패시터(C)를 충전시킨다. 그런 다음, 원하는 시간 내에 원하는 충전 전압 레벨로 커패시터(C)를 충전시키기 위해, 접지전압의 제1클럭신호(CK1)를 인가한다. 그러면, 트랜지스터 P1은 턴온된다. 턴온된 트랜지스터 P1에 의해 CMOS 전원공급부(12)의 공급 전원(Vdd)에서부터 트랜지스터 P1을 통하여 커패시터(C)에 전하를 빠른 시간 내에 공급하여, 출력 전압(Vo)이 빠른 시간 내에 공급 전원(Vdd) 레벨에 도달되도록 한다.
이제, 전원전압의 입력 신호(Vi)에 의해 논리 회로부(14)의 커패시터(C)가 방전되는 동작을 설명한다. 전원전압의 입력 신호(Vi)에 의해 논리 회로부(14)의 트랜지스터 P2는 턴오프되고 트랜지스터 N2는 턴온되는 초기에는 제1 및 제2클럭신호(CK1,CK2)에 의해 CMOS 전원 공급원(12)의 트랜지스터 P1 및 N1이 모두 턴오프된다. 그러면, 단열 전원 공급부(10)와 논리 회로부(14)사이에 전류가 흐를 수 있는 통로가 형성되며, 그 등가 회로는 도 6에 도시된 바와 같고, 다만 전류의 방향만 반대이다. 도 6에 도시된 등가 회로에서는 전술된 바와 같이 커패시터(C)와 인덕터(L)에 의해 결정되는 공진 주파수에 의해 인덕터(L)에서 커패시터(C)쪽으로 전류가 흐를 수도 있고, 반대로 커패시터(C)쪽에서 인덕터(L)쪽으로 전류가 흐를 수도 있다.
그러나, 커패시터(C)가 방전시에는 제2다이오드(D2)에 의해 인덕터(L)에서 커패시터(C)로의 충전 전류는 흐르지 못하게 된다. 결국, 턴온된 트랜지스터 N1에 의해 커패시터(C)에서 인덕터(L)로만 전류가 흐르며 커패시터(C)의 방전이 시작된다. 이 후, 원하는 시간 내에 커패시터(C)의 전압이 접지 전원(Gnd)의 레벨로 방전되도록 제2클럭신호(CK2)를 인가한다. 그러면, 트랜지스터 N1이 턴온되어 커패시터(C)에 충전되었던 전하는 빠르게 접지 전원(Gnd)으로 방전된다.
도 7(a) 내지 (d)는 이상에서 설명된 도 5에 도시된 회로의 동작 파형을 나타낸다.
도 5 및 도 7을 참조하여, 구간 T1은 단열 전원 공급원(10)을 통하여 논리 회로부(14)의 커패시터(C)가 충전 또는 방전되는 구간이며, T2는 CMOS 전원 공급원(12)을 통하여 커패시터(C)가 충전 또는 방전되는 구간이다. 먼저, 구간 T1을 보면 단열 전원 공급부(10)를 통해 논리 회로부(14)의 출력 전압(Vo)이 서서히 충/방전된다. 그러다가, CMOS 전원 공급부(12)가 동작하는 구간 T2에서는 출력 전압(Vo)이 빠르게 공급 전원(Vdd) 레벨로 충전되거나 또는 접지 전원(Gnd) 레벨로 방전됨을 보인다.
이상에서와 같이, 본 발명에 따른 혼합형 전원 공급 회로는 단열 전원 공급부(10)와 CMOS 전원 공급부(12)를 이용하여 입력 전압(Vi)의 레벨이 변화되는 초기에는 단열 전원 공급부(10)를 이용하여 논리 회로(14)를 충/방전시키고, 이 후 CMOS 전원 공급부(12)를 이용하여 논리 회로(12)를 충/방전시킨다. 결국, 단열 전원 공급부(10)에 의해 충/방전시 소비 전력을 줄이면서, CMOS 전원 공급부(12)에 의해 원하는 시간 내에 원하는 충/방전 레벨로 논리 회로부(14)를 충/방전시킬 수 있다.
도 8은 도 5에 도시된 회로를 시뮬레이션하기 위한 회로도로서, 각 부의 참조번호가 지시하는 것은 도 5의 참조번호가 지시하는 것과 동일하다. 다만, 도 8의 회로도에서는 저항값을 줄이기 위해 인버터의 트랜지스터 P2 및 N2에 상보관계의 트랜지스터 N2',P2'를 각각 더 연결하였다.
도 9는 도 8에 도시된 회로에서 입력신호(Vi) 대비 출력신호(Vo)를 나타내는도면이다. 도 9를 참조하면, 입력신호(Vi)가 하이에서 로우 또는 로우에서 하이로 변한 후의 구간 T1에서는 출력신호(Vo)가 단열 전원 공급부(10)에 의해 비교적 천천히 변화하게 된다. 그러다가, 구간 T2에서는 CMOS 전원 공급부(12)에 의해 출력신호(Vo)는 급격하게 변하여 출력하고자 하는 전압 레벨 즉, 공급 전원(Vdd, 5V)의 레벨까지 도달된다.
도 10은 도 8에 도시된 회로의 전류 흐름을 나타내는 도면이다. 도 10을 참조하면, 단열 전원 공급부(10)를 이용하여 논리 회로부(14)를 충/방전하는 구간 T1에서는 전류가 완만하게 흐르게 되어 전력 소비를 최소화할 수 있다. 그러다가, 구간 T2에서는 CMOS 전원 공급부(12)에 의해 논리 회로부(14)를 빠르게 충/방전시키면, 전류가 급격히 증가하는 피크 전류가 발생된다. 그러나, 도 8에 도시된 회로에서는 논리 회로부(14)를 단열 전원 공급부(10)를 통해 소정 전압으로 충/방전시킨후, CMOS 전원 공급부(12)를 이용하여 목표하는 전압으로 충/방전하게 된다. 즉, CMOS 전원 공급부(12)를 이용하여 논리 회로부(14)의 커패시터(C)를 충/방전 시키는 전하의 량은 종래와 같이 처음부터 CMOS 전원 공급부를 이용하여 커패시터를 충/방전시킬 때 보다 적다. 따라서, 도 8에 도시된 회로에서 CMOS 전원 공급부(12)를 이용하여 논리 회로부(14)를 충/방전시 발생되는 피크 전류는 처음부터 CMOS 전원 공급부(12)를 이용할 때의 피크 전류량보다 작게 된다.
다음 표 1은 도 8에 도시된 논리 회로부(14)를 CMOS 전원 공급부(12)만을 이용하여 충/방전시킬 때와 본 발명에서와 같이 단열 전원 공급부(12)와 CMOS 전원 공급부(12)를 함께 이용하여 충/방전을 시킬 때의 소비 전력을 비교한 결과이다.이 때, 충/방전 횟수는 각각 1회씩하였다. 여기서, 논리 회로부(14)를 CMOS 전원 공급부(12)만을 이용하여 충/방전한 경우는 종래기술에 해당된다.
CMOS 전원 공급 혼합형 전원 공급
모든 트랜지스터의 전력소비(1) 1.0 0.141
(1)+다이오드의 전력소비 1.0 0.341
표 1을 참조하여, 사용되는 모든 트랜지스터들에서 소비되는 전력을 비교한 결과, 본 발명에 따른 혼합형 전원 공급 회로를 이용한 경우의 소비전력은 CMOS 전원 공급부(12)만을 이용할 때의 소비전력의 14% 정도이다. 또한, 모든 트랜지스터와 다이오드에서 소비되는 전력을 비교한 결과, 본 발명에 따른 혼합형 공급 회로를 이용한 경우의 소비 전력은 CMOS 전원 공급부(12)만을 이용할 때의 소비전력의 34% 정도이다.
결과적으로, 본 발명에 따른 혼합형 전원 공급 회로를 이용하여 논리 회로부(14)를 충/방전할 경우, 종래에 소비되던 전력의 10%~30%에 해당되는 전력만으로도 논리회로를 충/방전시킬 수 있음을 알 수 있다.
도 11은 다수개의 디지털 논리 회로로 구성되는 디지털 시스템을 개략적으로 나타내는 블록도이다. 도 11에 도시된 디지털 시스템은 다수개의 레지스터들(30,50,60,80,100)과 다수개의 논리 회로들(40,70,90)을 포함하여 이루어진다.
도 11을 참조하여, 다수개의 레지스터들(30,50,60,80,100)은 디지털 시스템이 시스템 클럭신호(SCK)에 동기되어 동작되도록 제어한다. 여기서, 논리 회로들(40,70,90)은 입력신호(VIN1,VIN2)에 따라 소정 연산을 수행하며, 논리 회로들(40,70,90) 각각은 고유의 지연 시간(Td)을 갖는다. 도 11에서 논리 회로 A는 지연시간(Td)이 100이고, 논리 회로 B는 지연시간(Td)이 70이고, 논리 회로 C는 지연시간(Td)이 20이라고 가정한다. 이처럼, 논리 회로들의 지연시간(Td)이 다양할 때는 최대 지연시간을 추출하고, 최대 지연시간에 따라 시스템 클럭신호(SCK)의 주파수를 결정한다. 즉, 도 11에 도시된 디지털 시스템에서는 논리 회로 A의 지연시간 100이 최대 지연시간이 되며, 이에 따라 시스템 클럭신호(SCK)의 주파수가 결정된다.
논리 회로 A는 시스템 클럭신호(SCK)에 동기되어 입력되는 입력신호(VIN1)를 입력하여 소정의 연산을 수행하고 그 결과를 출력한다. 논리 회로 B는 시스템 클럭신호(SCK)에 동기되어 입력되는 입력신호(VIN2)를 입력하여 소정의 연산을 수행하고 그 결과를 출력한다. 논리 회로 C는 시스템 클럭신호(SCK)에 동기하여 논리 회로 A의 출력과 논리 회로 B의 출력을 입력하고, 소정의 연산을 수행하여 그 결과를 출력한다. 레지스터(100)는 논리 회로 C의 출력을 시스템 클럭신호(SCK)에 동기하여 출력단자 VOUT을 통해 출력한다. 여기서, 논리 회로 A, B, C에서 출력되는 출력 신호는 하이 또는 로우 레벨을 갖는 디지털 신호이다. 이처럼, 논리 회로 A,B,C가 하이 또는 로우 레벨의 디지털 신호를 출력하기 위해서는 논리 회로 A,B,C가 충전 또는 방전되어야 한다.
이제, 본 발명에 따른 혼합형 전원 공급 회로를 이용하여 도 11에 도시된 다수개의 논리 회로를 효과적으로 충/방전시키는 방법을 설명한다.
도 12는 본 발명에 따른 혼합형 전원 공급 회로를 이용하여 디지털 시스템을 이루는 다수개의 논리 회로들을 효과적으로 충/방전시키는 방법의 일실시예에 따른 흐름도이다.
도 11 및 도 12를 참조하면, 먼저, 다수개의 디지털 논리 회로들 중 지연시간이 가장 큰 논리 회로를 추출하고, 추출된 논리 회로의 지연시간을 최대 지연시간으로 하여 시스템 클럭신호(SCK)의 주파수를 결정한다(제110단계). 예컨대, 도 11에 도시된 디지털 시스템에서 최대 지연시간은 100이다.
제110단계 후에, 충/방전하고자 하는 논리 회로의 지연시간이 제110단계에서 추출된 최대 지연시간과 같은가를 비교한다(제115단계).
제115단계에서, 충/방전하고자 하는 논리 회로의 지연시간이 최대 지연시간과 같다고 판단되면, 디지털 논리 회로는 혼합형 전원 공급 회로에서 CMOS 전원 공급부를 이용하여 전류를 충/방전한다. 즉, 최대 지연시간을 갖는 논리 회로의 경우, 단열 전원 공급부를 이용하여 논리회로를 충방전할 시간적 여유가 없다. 따라서, 논리 회로의 전류소모가 크더라도 CMOS 전원 공급부를 이용하여 빠른 시간 내에 논리 회로를 충/방전시킨다. 예컨대, 도 8에서 논리 회로 A는 최대 지연시간을 가지므로, 혼합형 전원 공급 회로는 논리 회로 A를 CMOS 전원 공급부를 이용하여 충/방전시킨다.
반면, 제115단계에서, 논리 회로의 지연시간이 최대 지연시간보다 작다고 판단되면, 혼합형 전원 공급 회로는 소정시간동안 단열 전원 공급부를 이용하여 논리회로를 초기 충/방전시킨다(제125단계). 이 때, 제125단계에서 단열 전원 공급부를 이용한 논리 회로의 충/방전 시간은 본 발명의 일실시예에 따르면 (최대 지연시간-충/방전하고자 하는 논리 회로의 지연시간)인 것이 바람직하다. 실제로, (최대 지연시간-충방전하고자 하는 논리 회로의 지연시간)동안 단열 전원공급부에 의해 논리회로부가 어느정도 충방전된다. 따라서, 남은 지연시간동안 CMOS 충방전시 시간적 여유가 있으므로, 더 긴 시간동안 단열 전원을 사용할 수도 있다.
단열 전원 공급부를 이용하여 소정시간동안 논리 회로를 충/방전시킨 후에, CMOS 전원 공급부를 이용하여 논리 회로의 충/방전 레벨을 공급 전원/접지 전원 레벨로 빠르게 충/방전시킨다(제130단계). 이 때, 제130단계에서 CMOS 전원 공급부를 이용한 논리 회로의 충/방전 시간은 충/방전하고자 하는 논리회로의 지연시간만큼인 것이 바람직하다. 예컨대, 도 11에서 논리 회로 B 및 C를 논리 회로 A와 같이 CMOS 전원 공급부를 이용하여 충/방전할 경우 필요없이 빠른 시간에 동작하게 되는 경우가 발생된다. 즉, 논리 회로 A와 비교하여 논리 회로 B는 85만큼 동작시간의 여유가 있으며, 논리 회로 C는 80만큼 동작시간의 여유가 있다. 이처럼, 동작시간의 여유가 있는 논리 회로의 경우, 혼합 전원 공급 회로는 여유분의 동작시간 즉, (최대 지연시간-충/방전하고자 하는 논리회로의 지연시간)동안은 단열 전원 공급부를 이용하여 논리 회로를 충/방전시킨다. 그리고, 남은 시간 즉, 충/방전하고자 하는 논리회로의 지연시간동안은 CMOS 전원 공급부를 이용하여 논리회로를 충/방전시키도록 한다. 예컨대, 논리 회로 B는 지연 시간 85동안은 단열 전원 공급부를 이용하여 충/방전시키고, 논리 회로 B의 지연 시간인 15동안 CMOS 전원 공급부를 이용하여 논리 회로 B를 충/방전시킨다.
이처럼, 논리 회로 B 및 C와 같이 동작시간의 여유가 있는 논리 회로들을 충/방전시 본 발명에 따른 혼합형 전원 공급 회로를 이용함으로써, 전체 시스템의 성능은 그대로 유지하면서 논리 회로 B 및 C에서 소모되는 전력을 줄일 수 있다.
이상에서와 같이, 서로 다른 지연시간을 갖는 다수개의 논리 회로들로 이루어진 디지털 시스템에서 본 발명에 따른 혼합형 전원 공급 회로를 이용함으로써 시스템의 성능을 그대로 유지하면서 시스템에서 소모되는 전력을 줄일 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를 이용한 논리 회로의 충/방전 방법에 따르면, 단열 전원 공급 회로부를 통해 회로의 소비 전력을 줄이면서, CMOS 전원 공급부를 통해 원하는 시간 내에 원하는 충/방전 레벨로 논리 회로를 충/방전시킬 수 있다. 또한, 서로다른 지연시간을 갖는 다수개의 논리 회로들로 이루어진 디지털 시스템에서 본 발명에 따른혼합형 전원 공급 회로를 이용함으로써 시스템의 성능을 그대로 유지하면서 시스템에서 소모되는 전력을 줄일 수 있다.

Claims (10)

  1. 입력신호에 응답하여 디지털 논리 연산을 수행하는 논리 회로로 전원을 인가하고, 상기 논리 회로의 연산 결과에 따라 상기 논리 회로의 충/방전을 제어하는 전원 공급 장치에 있어서,
    상기 입력 신호의 전압 레벨이 변화된 이후 소정시간동안 급격한 전류 발생을 억제하면서 상기 논리 회로부를 충전 또는 방전시키는 단열 전원 공급부; 및
    상기 소정시간 이 후, 클럭신호에 응답하여 상기 논리 회로부를 공급 전원 또는 접지 전원의 전압 레벨로, 상기 단열 전원 공급부에 의한 충/방전 속도보다 빠르게, 충전 또는 방전시키는 CMOS 전원 공급부를 포함하는 것을 특징으로 하는 혼합형 전원 공급회로.
  2. 제1항에 있어서, 상기 혼합형 전원 공급회로는
    상기 단열 전원 공급부에 의해 상기 논리 회로부가 충/방전될 때, 역전류가 흐르지 않도록 하는 역전류 방지 수단을 더 구비하는 것을 특징으로 하는 혼합형 전원 공급회로.
  3. 제2항에 있어서, 상기 역전류 방지 수단은
    상기 단열 전원 공급부에 의해 상기 논리 회로부가 충전될 때, 상기 논리 회로부로부터 상기 단열 전원 공급부로의 전류 흐름을 방지하는 제1역전류 방지 수단; 및
    상기 단열 전원 공급부에 의해 상기 논리 회로부가 방전될 때, 상기 단열 전원 공급부로부터 상기 논리 회로부로의 전류 흐름을 방지하는 제2역전류 방지 수단을 포함하는 것을 특징으로 하는 혼합형 전원 공급회로.
  4. 제3항에 있어서,
    상기 제1역전류 방지 수단은 상기 단열 전원 공급부와 상기 논리 회로부사이에서, 상기 논리 회로부로 공급되는 전류 흐름에 순방향으로 연결되는 제1다이오드를 포함하고,
    상기 제2역전류 방지 수단은 상기 단열 전원 공급부와 상기 논리 회로부사이에서, 상기 단열 전원 공급부로 싱킹되는 전류 흐름에 순방향으로 연결되는 제2다이오드를 포함하는 것을 특징으로 하는 혼합형 전원 공급 회로.
  5. 입력신호에 응답하여 디지털 논리 연산을 수행하는 논리 회로로 전원을 공급하며, 단열 전원 공급부 및 CMOS 전원 공급부로 혼합 구성된 혼합형 전원 공급회로에서, 상기 혼합형 전원 공급회로가 상기 논리 회로의 연산 결과에 상응하여 상기 논리 회로를 충전 또는 방전시키는 방법에 있어서,
    상기 입력신호의 레벨이 변화된 이 후, 소정시간동안 상기 단열 전원 공급부를 이용하여, 상기 논리 회로를 그 연산 결과에 따라 충/방전하는 단계; 및
    상기 소정시간 이후 남은 충/방전 시간동안 상기 CMOS 전원 공급부를 이용하여, 상기 논리 회로를 요구되는 충전 레벨 또는 방전 레벨로 충/방전하는 단계로 이루어지는 것을 특징으로 하는 논리 회로 충/방전 방법.
  6. 최대 지연시간에 의해 결정되는 시스템 클럭신호에 동기되어 동작하고, 입력신호에 따라 소정 연산을 수행하는 다수개의 논리 회로들 및 상기 다수개의 논리 회로로 전원을 공급하며, 단열 전원 공급부 및 CMOS 전원 공급부로 혼합 구성된 혼합형 전원 공급 회로를 포함하는 디지털 시스템에서, 상기 혼합형 전원 공급회로가 상기 다수개의 논리 회로들을 그 연산 결과에 상응하여 충/방전시키는 방법에 있어서,
    (a)상기 다수개의 논리 회로들의 지연시간을 비교하여 지연시간이 가장 긴 상기 최대 지연시간을 추출하고, 충/방전하고자 하는 상기 논리 회로의 지연시간을 상기 최대 지연시간과 비교하는 단계;
    (b)상기 (a)단계에서 상기 논리 회로의 지연시간이 상기 최대 지연시간과 같다면, 상기 논리 회로를 상기 CMOS 전원 공급원을 이용하여 전류를 요구되는 충전 레벨 또는 방전 레벨로 충/방전시키는 단계;
    (c)상기 (a)단계에서 상기 논리 회로의 지연시간이 상기 최대 지연시간보다 작다고 판단되면, 상기 논리 회로를 소정시간동안 상기 단열 전원 공급원을 이용하여 초기 충/방전되는 단계; 및
    (d)상기 (c)단계에서 초기 충/방전된 후, 상기 소정시간 이후 남은 충/방전 시간동안 상기 CMOS 전원 공급원을 이용하여 공급 전원 레벨 또는 접지 전원 레벨로 상기 논리 회로를 충/방전하는 단계로 이루어지는 것을 특징으로 하는 디지털 시스템에서 혼합형 전원 공급회로를 이용한 디지털 논리 회로의 충/방전 방법.
  7. 제6항에 있어서, 상기 (c)단계의 상기 초기 충/방전 시간은 (최대 지연시간 - 충/방전하고자 하는 논리 회로의 지연시간)인 것을 특징으로 하는 디지털 시스템에서 혼합형 전원 공급회로를 이용한 디지털 논리 회로의 충/방전 방법.
  8. 제6항 또는 제7항에 있어서, 상기 혼합형 전원 공급 회로는 역전류 방지 수단을 더 구비하고,
    상기 (c)단계에서 상기 디지털 논리회로를 초기 충/방전시 역전류가 흐르지 않도록 억제하는 것을 특징으로 하는 디지털 시스템에서 혼합형 전원 공급회로를 이용한 디지털 논리 회로의 충/방전 방법.
  9. 제8항에 있어서, 상기 역전류 방지 수단은
    상기 디지털 논리 회로가 충전될 때, 상기 디지털 논리 회로에서 상기 단열 전원 공급부로 전류가 흐르지 않도록 제어하는 제1역전류 방지 수단; 및
    상기 디지털 논리 회로가 방전될 때, 상기 단열 전원 공급부에서 상기 논리 회로부로 전류가 흐르지 않도록 제어하는 제2역전류 방지 수단을 포함하는 것을 특징으로 하는 디지털 시스템에서 혼합형 전원 공급회로를 이용한 디지털 논리 회로의 충/방전 방법.
  10. 제9항에 있어서,
    상기 제1역전류 방지 수단은 상기 단열 전원 공급부와 상기 논리 회로부사이에서 상기 논리 회로부로 공급되는 전류 흐름에 순방향으로 연결되는 제1다이오드를 포함하고,
    상기 제2역전류 방지 수단은 상기 단열 전원 공급부와 상기 논리 회로부사이에서 상기 단열 전원 공급부로 방전되는 전류 흐름에 순방향으로 연결되는 제2다이오드를 포함하는 것을 특징으로 하는 디지털 시스템에서 혼합형 전원 공급회로를 이용한 디지털 논리 회로의 충/방전 방법.
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