KR100399968B1 - 2 phase variable delay circuit - Google Patents

Abstract

본 발명은 자신이 생성하는 클럭의 듀티비를 가변할 수 있는 2상 클럭 딜레이 회로를 제공하기 위한 것으로, 이를 위한 본 발명은, 직렬로 연결된 다수의 버퍼를 구비하여 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 각각의 상기 버퍼에 의해 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될 수 있도록 하는 RS-래치부-상기 제1 클럭과 상기 제2 클럭은 서로 상보적인 신호임; 상기 RS-래치부의 셋 신호의 출력값 중 하나를 선택하여 출력하는 제1 멀티플렉서부; 상기 RS-래치부의 리셋 신호의 출력값 중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및 제1 제어신호에 응답하여 상기 제1 멀티플렉서부와 제2 멀티플렉서부가 상기 RS-래치부의 출력값 중 하나씩을 각각 선택하도록 하는 제2 제어신호를 생성하는 디코더부를 포함하는 2상 가변 딜레이회로를 제공한다.The present invention is to provide a two-phase clock delay circuit that can vary the duty ratio of the clock it generates, the present invention for this, the first clock and the second input having a plurality of buffers connected in series An RS-latch unit for inverting the logic values of the clocks respectively and outputting the first clock and the second clock inverted by the respective buffers with different delay values. Are complementary signals to each other; A first multiplexer unit which selects and outputs one of the output values of the set signal of the RS latch unit; A second multiplexer unit which selects and outputs one of output values of a reset signal of the RS latch unit; And a decoder unit configured to generate a second control signal to allow the first multiplexer unit and the second multiplexer unit to select one of the output values of the RS-latch unit, respectively, in response to a first control signal. .

Description

2상 가변 딜레이회로{2 PHASE VARIABLE DELAY CIRCUIT}2-phase variable delay circuit {2 PHASE VARIABLE DELAY CIRCUIT}

본 발명은 2상(Phase) 클럭 딜레이 회로에 관한 것으로, 특히 자신의 딜레이를 가변시킬수 있는 2상 클럭 딜레이 회로에 관한 것이다.The present invention relates to a two-phase clock delay circuit, and more particularly to a two-phase clock delay circuit that can vary its delay.

도 1은 종래의 클럭 발생기의 블럭 다이어 그램이다.1 is a block diagram of a conventional clock generator.

도 1을 참조하면, 종래의 클럭 발생기는 50%의 듀티비를 갖는 외부클럭을 인가받아 입력 클럭 2주기를 1주기로 하며 서로 상보적인 신호인 내부클럭1과 내부클럭2를 생성하는 디바이더부(10)와, 디바이더부(10)의 출력인 내부클럭1과 내부클럭2를 인가받아 위상이 반대가 되고 일정한 듀티비를 갖는 2개의 클럭을 생성하는 2상 클럭 딜레이 회로부(20)를 구비하여 구성된다.도 2는 종래의 디바이더 회로의 출력 파형도이고, 도 3은 종래의 2상 클럭 딜레이 회로의 상세 회로도이며, 도 4는 종래의 2상 클럭 딜레이 회로의 입출력 파형도이다.도 1 내지 도 4를 참조하여 종래의 2상 클럭 딜레이 회로의 동작 및 그 문제점을 살펴보기로 한다.Referring to FIG. 1, a conventional clock generator receives an external clock having a duty ratio of 50% and uses two periods of an input clock as one cycle, and generates a divider unit 10 that generates an internal clock 1 and an internal clock 2 that are complementary signals. ) And a two-phase clock delay circuit section 20 for generating two clocks having opposite duty and having a constant duty ratio by receiving the internal clock 1 and the internal clock 2 output from the divider unit 10. 2 is an output waveform diagram of a conventional divider circuit, FIG. 3 is a detailed circuit diagram of a conventional two-phase clock delay circuit, and FIG. 4 is an input / output waveform diagram of a conventional two-phase clock delay circuit. With reference to the operation of the conventional two-phase clock delay circuit and its problems will be described.

먼저, 도 2에 도시된 바와 같이, 입력 클럭은 상기 디바이더부(10)에 50%의 듀티비를 갖는 클럭이 인가되면 디바이더부(10)에서는 상기 50%의 듀티비를 갖는 클럭 2주기를 위상이 서로 반대되고 일정한 듀티비를 갖는 2개의 클럭을 생성하게 된다.First, as shown in FIG. 2, when the clock having a duty ratio of 50% is applied to the divider unit 10, the divider unit 10 phases two clock cycles having the duty ratio of 50%. This creates two clocks that are opposite each other and have a constant duty ratio.

따라서, 도 2에 도시된 바와 같이 2개의 클럭(내부클럭1, 내부클럭2)이 디바이더부(10)에서 출력된다. 다음으로, 상기 내부클럭1과 내부클럭2가 2상 클럭 딜레이 회로부(20)에서 인가된다.Therefore, as shown in FIG. 2, two clocks (internal clock 1 and internal clock 2) are output from the divider unit 10. Next, the internal clock 1 and the internal clock 2 are applied by the two-phase clock delay circuit unit 20.

도 3을 참조하면, RS-래치 구성된 2상 클럭 딜레이 회로부(20)는 내부클럭1을 인가받는 낸드게이트(20a)의 입력 단자를 셋(SET), 내부클럭2를 인가받는 낸드게이트(20b)의 입력 단자를 리셋(RESET)이라 할때, 도 4에 도시된 바와 같이 내부클럭1이 '로우 레벨'일 때 '하이 레벨'의 외부클럭1을 생성하고, 내부클럭1이 '하이 레벨'일 때 '로우 레벨'의 외부클럭1을 생성한다.Referring to FIG. 3, the RS-latched two-phase clock delay circuit unit 20 sets the input terminal of the NAND gate 20a to which the internal clock 1 is applied, and the NAND gate 20b to which the internal clock 2 is applied. When the input terminal of the reset (RESET), as shown in Figure 4 when the internal clock 1 is a 'low level' to create an external clock 1 of the 'high level', the internal clock 1 is a 'high level' Create external clock 1 at low level.

또한, 2상 클럭 딜레이 회로부(20)는 내부클럭2가 '하이 레벨'일 때 '로우 레벨'의 외부클럭2를 생성하고, 내부클럭2가 '로우 레벨'일 때 '하이 레벨'의 외부클럭2를 생성한다.In addition, the two-phase clock delay circuit unit 20 generates an external clock 2 of 'low level' when the internal clock 2 is 'high level', and an external clock of 'high level' when the internal clock 2 is 'low level'. Produces 2

여기서, 2상 클럭 딜레이 회로부(20)는 래치 구성되는 2개의 낸드게이트(20a, 20b)와 도 4에 도시된 외부클럭1과 외부클럭2의 듀티비를 감소시키기 위하여 다수의 인버터(21a ∼ 26a과 26b ∼ 26b)로 구성되어 있다.Here, the two-phase clock delay circuit unit 20 includes a plurality of inverters 21a to 26a to reduce the duty ratios of the two NAND gates 20a and 20b configured as latches and the external clock 1 and the external clock 2 shown in FIG. 4. And 26b to 26b).

인버터(21a ∼ 26a)에 의하여 낸드게이트(20a)의 출력 클럭(외부클럭1)이 낸드게이트(20b)에 입력되는 시간이 딜레이 되어 낸드게이트(20b)에서 생성되는 출력 클럭의 듀티비가 감소하며, 마찬가지로 인버터(21b ∼ 26b)에 의하여 낸드게이트(20b)의 출력 클럭(외부클럭2)이 낸드게이트(20a)에 입력되는 시간이 딜레이 되어 낸드게이트(20a)에서 생성되는 외부클럭1의 듀티비는 감소하게 된다.The input clock of the NAND gate 20a (external clock 1) input by the inverters 21a to 26a to the NAND gate 20b is delayed to reduce the duty ratio of the output clock generated at the NAND gate 20b. Similarly, the duty cycle of the external clock 1 generated by the NAND gate 20a is delayed by the time when the output clock (the external clock 2) of the NAND gate 20b is input to the NAND gate 20a by the inverters 21b to 26b. Will decrease.

여기서, 2상 클럭 딜레이 회로부(20)는 입력되는 클럭(내부클럭1, 내부클럭2)에 응답하여 일정한 듀티비를 갖는 클럭(외부클럭1, 외부클럭2)을 생성하는데, 이 때 내부클럭1과 내부클럭2는 외부클럭1과 외부클럭2와는 특별한 상관관계를 갖지 않으며, 외부클럭1과 외부클럭2는 내부클럭1과 내부클럭2와는 독자적으로 생성되어 사용된다.Here, the two-phase clock delay circuit unit 20 generates a clock (external clock 1, external clock 2) having a constant duty ratio in response to the input clock (internal clock 1, internal clock 2), wherein the internal clock 1 The internal clock 2 and the internal clock 2 do not have a special correlation with the external clock 1 and the external clock 2, the external clock 1 and the external clock 2 is generated and used independently of the internal clock 1 and the internal clock 2.

2상 클럭 딜레이 회로부를 구성하는 다수의 인버터(21a ∼ 26a와 21b ∼ 26b)는 회로 개발자가 집적회로(IC)화 할 때, 각각의 인버터의 전기적인 특성이 변할 수 있으므로 외부클럭1과 외부클럭2의 듀티비는 설계자가 원하는 듀티비 보다 훨씬 더 크게 잡는다.The plurality of inverters 21a to 26a and 21b to 26b constituting the two-phase clock delay circuit part have an external clock 1 and an external clock since the electrical characteristics of the respective inverters can be changed when the circuit developer becomes an integrated circuit (IC). The duty ratio of 2 is much larger than the duty ratio desired by the designer.

이는 외부클럭(외부클럭1, 외부클럭2)의 충분한 마진을 가지고 출력되도록 설계되어야 함을 뜻하며, 2상 클럭 딜레이 회로부(20)를 저전압으로 동작 시킬경우 외부클럭(외부클럭1, 외부클럭2)의 듀티비를 더 크게 해야만 하였다.This means that it should be designed to output with sufficient margin of external clock (external clock 1, external clock 2). When the two-phase clock delay circuit unit 20 operates at low voltage, the external clock (external clock 1, external clock 2) The duty ratio of must be made larger.

그러나, 전술한 종래의 2상 클럭 딜레이 회로부(20)에서 출력되는 외부클럭(외부클럭1, 외부클럭2)은 듀티비가 클수록 외부클럭(외부클럭1, 외부클럭2)을 사용하는 주변 디바이스에 공급되는 클럭의 타이밍 마진이 줄어들게 되는 문제점이 발생한다.However, the external clocks (external clock 1, external clock 2) output from the conventional two-phase clock delay circuit unit 20 described above are supplied to peripheral devices using the external clocks (external clock 1, external clock 2) as the duty ratio is larger. There is a problem that the timing margin of the clock is reduced.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 자신이 생성하는 클럭의 듀티비를 가변할수 있는 2상 클럭 딜레이 회로를 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide a two-phase clock delay circuit that can vary the duty ratio of a clock generated by itself.

도 1은 종래의 디바이더 회로와 2상 클럭 발생장치의 블럭 다이어그램.1 is a block diagram of a conventional divider circuit and a two-phase clock generator.

도 2는 종래의 디바이더 회로의 출력 파형도.2 is an output waveform diagram of a conventional divider circuit.

도 3은 종래의 2상 클럭 딜레이 회로의 상세 회로도.3 is a detailed circuit diagram of a conventional two-phase clock delay circuit.

도 4는 종래의 2상 클럭 딜레이 회로의 입출력 파형도.4 is an input / output waveform diagram of a conventional two-phase clock delay circuit.

도 5는 본 발명에 따른 2상 가변 클럭 딜레이 회로도.5 is a two-phase variable clock delay circuit diagram in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : RS-래치부 200 : 제1 멀티플렉서부100: RS latch portion 200: first multiplexer portion

300 : 제2 멀티플렉서부 400 : 디코더부300: second multiplexer unit 400: decoder unit

상기와 같은 목적을 달성하기 위해 본 발명은, 직렬로 연결된 다수의 버퍼를 구비하여 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 각각의 상기 버퍼에 의해 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될 수 있도록 하는 RS-래치부-상기 제1 클럭과 상기 제2 클럭은 서로 상보적인 신호임; 상기 RS-래치부의 셋 신호의 출력값 중 하나를 선택하여 출력하는 제1 멀티플렉서부; 상기 RS-래치부의 리셋 신호의 출력값 중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및 제1 제어신호에 응답하여 상기 제1 멀티플렉서부와 제2 멀티플렉서부가 상기 RS-래치부의 출력값 중 하나씩을 각각 선택하도록 하는 제2 제어신호를 생성하는 디코더부를 포함하는 2상 가변 딜레이회로를 제공한다.In order to achieve the above object, the present invention includes a plurality of buffers connected in series and inverts logic values of an inputted first clock and a second clock, respectively, and includes a first clock inverted by each of the buffers. An RS-latch unit for allowing a second clock to be output with different delay values—the first clock and the second clock are complementary signals; A first multiplexer unit which selects and outputs one of the output values of the set signal of the RS latch unit; A second multiplexer unit which selects and outputs one of output values of a reset signal of the RS latch unit; And a decoder unit configured to generate a second control signal to allow the first multiplexer unit and the second multiplexer unit to select one of the output values of the RS-latch unit, respectively, in response to a first control signal. .

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 5는 본 발명의 일실시예에 따른 2상 가변 딜레이 회로를 나타낸다.5 shows a two-phase variable delay circuit according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 2상 가변 딜레이 회로는 입력되는 제1 클럭(입력클럭1)과 제2 클럭(입력클럭2)의 논리값을 각각 반전시키고, 직렬로 연결된 다수의 버퍼(100a-1 ∼ 100a-n)를 구비하여, 각각의 버퍼에 의하여 반전된 제1 클럭(입력클럭1)과 제2 클럭(입력클럭2)이 각기 다른 딜레이 값을 가지고 출력될수 있도록 하는 RS-래치부(100)와, RS-래치부(100)의 셋(SET) 신호의 출력값 중 하나를 선택하여 출력하는 제1 멀티플렉서부(200)와, RS-래치부(100)의 리셋(RESET) 신호의 출력값 중 하나를 선택하여 출력하는 제2 멀티플렉서부(300)와, 제어신호(port_in)에 응답하여 제1 멀티플렉서부(200)와 제2 멀티플렉서부(300)가 RS-래치부(100)의 출력값 중 각각 하나씩을 선택하도록 하는 제2 제어신호(select)를 생성하는 디코더부(400)를 구비하여 구성된다.Referring to FIG. 5, the two-phase variable delay circuit of the present invention inverts logic values of an input first clock (input clock 1) and a second clock (input clock 2), respectively, and includes a plurality of buffers 100a connected in series. RS-latch part having -1 to 100a-n so that the first clock (input clock 1) and the second clock (input clock 2) inverted by each buffer can be output with different delay values. A first multiplexer unit 200 for selecting and outputting one of an output value of the SET signal of the RS latch unit 100 and a reset signal of the RS latch unit 100; The second multiplexer 300 to select and output one of the output values, and the first multiplexer 200 and the second multiplexer 300 in response to the control signal port_in output values of the RS-latch unit 100. And a decoder 400 for generating a second control signal (select) for selecting each one of them.

구체적으로, RS-래치부(100)는, 입력클럭1과 제2 멀티플렉서부(300)의 출력을 각각 다른 입력으로 하는 제1 낸드게이트(100a)와, 제1 낸드게이트(100a)의 출력단자에 직렬로 접속되고 각각의 연결 노드는 제1 멀티플렉서부(200)의 각 입력단자에 접속된 다수의 제1 버퍼부(100a-1 ∼ 100a-n)와, 입력클럭2와 제1 멀티플렉서부(200)의 출력을 각각 다른 입력으로 하는 낸드게이트(100b)와, 낸드게이트(100b)의 출력단자에 직렬로 접속되고 각각의 연결 노드는 제2 멀티플렉서부(300)의 각 입력단자에 연결되는 다수의 제2 버퍼부(100b-1 ∼ 100b-n)를 포함하여 구성된다.Specifically, the RS-latch unit 100 includes an output terminal of the first NAND gate 100a and the first NAND gate 100a, each of which uses the outputs of the input clock 1 and the second multiplexer unit 300 as different inputs. Each connection node is connected in series with each of the plurality of first buffer units 100a-1 to 100a-n connected to each input terminal of the first multiplexer unit 200, and an input clock 2 and a first multiplexer unit ( A plurality of NAND gates 100b having the outputs of the 200 as different inputs and serially connected to the output terminals of the NAND gates 100b and each connection node are connected to respective input terminals of the second multiplexer unit 300. And second buffer portions 100b-1 to 100b-n.

제1 멀티플렉서부(200)는, RS-래치부(100)의 낸드게이트(100a)의 출력단자에 직렬로 연결된 다수의 제1 버퍼부(100a-1 ∼ 100a-n)의 각각의 단위 버퍼가 연결되는 노드가 일대일로 대응하여 입력단자에 연결되고, 디코더부(400)의 출력단자를 제2 제어신호인 선택신호(select)로서 인가받도록 구성되어 있다.The first multiplexer unit 200 includes a unit buffer of each of the plurality of first buffer units 100a-1 to 100a-n connected in series to an output terminal of the NAND gate 100a of the RS latch unit 100. The connected nodes are connected to the input terminals in a one-to-one correspondence, and are configured to receive an output terminal of the decoder 400 as a second control signal as a select signal.

제2 멀티플렉서부(300)는, RS-래치부(100)의 낸드게이트(100b)의 출력단자에 직렬로 연결된 다수의 제2 버퍼부(100b-1 ∼ 100b-n)의 각각의 단위 버퍼가 연결되는 노드가 일대일로 대응하여 입력단자에 연결되고, 디코더부(400)의 출력단자를 제2제어신호(select)인 선택신호로서 인가받도록 구성되어 있다.The second multiplexer unit 300 includes a unit buffer of each of the plurality of second buffer units 100b-1 to 100b-n connected in series to the output terminal of the NAND gate 100b of the RS latch unit 100. The connected nodes are connected to the input terminals in a one-to-one correspondence, and are configured to receive an output terminal of the decoder 400 as a selection signal as the second control signal (select).

디코더부(400)는, 프로그램 개발자가 인가한 M(M은 정수)비트로 구성된 데이터를 인가받아 입력된 데이터를 디코딩한 결과를 제1 멀티플렉서부(200)와 제2 멀티플렉서부(300)의 선택신호가 되는 제어신호(select)를 출력한다.The decoder 400 receives data composed of M (M is an integer) bits applied by the program developer and decodes the input data, and selects the selection signals of the first multiplexer 200 and the second multiplexer 300. Outputs a control signal (select).

도 5를 참조하여 상기한 구성의 2상 가변 딜레이 회로의 동작을 상세히 설명하도록 한다.The operation of the two-phase variable delay circuit having the above-described configuration will be described in detail with reference to FIG. 5.

먼저, RS-래치부(100)의 낸드게이트(100a)에 '하이 레벨'의 클럭이 인가되고 낸드게이트(100b)에 로우 레벨의 클럭이 인가된다고 가정한다.First, it is assumed that a 'high level' clock is applied to the NAND gate 100a of the RS latch portion 100 and a low level clock is applied to the NAND gate 100b.

RS-래치부(100)는 제1 버퍼부(100a-1 ∼ 100-n)와 제2 버퍼부(100b-1 ∼ 100b-n)를 제외하면 전형적인 RS-래치로서, 낸드게이트(100a)에 입력되는 입력클럭1을 셋(set)신호라고 가정하고 낸드게이트(100b)에 입력되는 입력클럭2를 리셋(reset)신호라고 가정하면 낸드게이트(100a)에서 출력되는 전위 레벨 즉, 로직은 '하이 레벨'이 되며, 낸드게이트(100b)에서 출력되는 전위 레벨은 '로우 레벨'이 된다.The RS-latch portion 100 is a typical RS-latch except for the first buffer portions 100a-1 to 100-n and the second buffer portions 100b-1 to 100b-n. Assuming that the input clock 1 input is a set signal and the input clock 2 input to the NAND gate 100b is a reset signal, the potential level output from the NAND gate 100a, that is, the logic is 'high'. Level ', and the potential level output from the NAND gate 100b is' low level'.

낸드게이트(100a)의 출력 파형은 직렬로 연결된 다수의 제1 버퍼부(100a-1 ∼ 100a-n)를 거치면서 서서히 딜레이(지연)되며, 낸드게이트(100b)의 출력 파형 또한 낸드게이트(100a)에서와 같이 직렬로 연결된 다수의 제2 버퍼부(100b-1 ∼ 100b-n)에 의하여 딜레이된다.The output waveform of the NAND gate 100a is gradually delayed (delayed) through a plurality of first buffer units 100a-1 to 100a-n connected in series, and the output waveform of the NAND gate 100b is also NAND gate 100a. As shown in Fig. 2), a delay is caused by a plurality of second buffer units 100b-1 to 100b-n connected in series.

여기서, 낸드게이트(100a)의 출력단자에 직렬로 연결된 다수의 제1 버퍼부(100a-1 ∼ 100a-n)에서 각각의 단위 버퍼가 직렬로 연결된 각각의 노드는 제1 멀티플렉서부(200)의 입력단자가 된다.Here, in each of the plurality of first buffer units 100a-1 to 100a-n connected in series to the output terminal of the NAND gate 100a, each node connected in series to each of the first multiplexer units 200 may be connected with each other. It becomes an input terminal.

즉, 제1 버퍼부(100a-1 ∼ 100a-n)에 있는 각각의 버퍼는 낸드게이트(100a)의 출력을 일정 시간씩 딜레이시키는 역할을 하며, 제1 멀티플렉서(200)는 각각의 단위 버퍼와 버퍼가 연결된 노드점을 입력원으로 하며, 회로 개발자가 디코더부(400)에 인가한 선택신호(select)에 의하여 원하는 딜레이를 가진 클럭을 선택하여 출력하게 된다.낸드게이트(100b)와 제2 멀티플렉서(300)도 역시 낸드게이트(100a)와 제1 멀티플렉서(200)가 동작하는 것과 동일하게 작동한다.That is, each of the buffers in the first buffer units 100a-1 to 100a-n delays the output of the NAND gate 100a by a predetermined time, and the first multiplexer 200 corresponds to each unit buffer. The node point to which the buffer is connected is used as an input source, and the circuit developer selects and outputs a clock having a desired delay according to a selection signal applied to the decoder 400. The NAND gate 100b and the second multiplexer are output. 300 also operates in the same manner as the NAND gate 100a and the first multiplexer 200 operate.

상기한 바와 같이 회로 개발자는 종래의 2상 클럭 딜레이 회로가 집적회로화 되면서 집적회로 내부의 각각의 소자가 가지는 오차를 고려하여 2상 클럭 딜레이 회로에서 출력되는 클럭의 듀티비를 크게하지 않아도 되며, 자신이 원하는 만큼 충분한 타이밍 마진을 얻을 수 있게 된다.As described above, the circuit developer does not have to increase the duty ratio of the clock output from the two-phase clock delay circuit in consideration of the error of each element in the integrated circuit as the conventional two-phase clock delay circuit is integrated. You get enough timing margin as you want.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 저전압에서 동작하는 제품을 설계시, 타이밍 마진을 충분히 확보한 클럭을 생성할수 있으며, 집적회로화 할 경우 발생하는 옵셋의 영향이 적으므로 저전압으로 동작할 수 있도록 하여, 궁극적으로 저전압으로 동작하는 제품의 성능과 신뢰도를 향상시킬 수 있는 효과를 기대할 수 있다.According to the present invention, when designing a product that operates at a low voltage, a clock having sufficient timing margin can be generated, and since the offset generated when integrated circuit is small, the present invention can operate at a low voltage and ultimately operate at a low voltage. It can be expected to improve the performance and reliability of the product.

Claims (2)

직렬로 연결된 다수의 버퍼를 구비하여 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 각각의 상기 버퍼에 의해 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될 수 있도록 하는 RS-래치부-상기 제1 클럭과 상기 제2 클럭은 서로 상보적인 신호임;It is provided with a plurality of buffers connected in series to invert the logic values of the first clock and the second clock input, respectively, and the first clock and the second clock inverted by each of the buffers to be output with different delay values An RS-latch portion, wherein the first clock and the second clock are complementary signals; 상기 RS-래치부의 셋 신호의 출력값 중 하나를 선택하여 출력하는 제1 멀티플렉서부;A first multiplexer unit which selects and outputs one of the output values of the set signal of the RS latch unit; 상기 RS-래치부의 리셋 신호의 출력값 중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및A second multiplexer unit which selects and outputs one of output values of a reset signal of the RS latch unit; And 제1 제어신호에 응답하여 상기 제1 멀티플렉서부와 제2 멀티플렉서부가 상기 RS-래치부의 출력값 중 하나씩을 각각 선택하도록 하는 제2 제어신호를 생성하는 디코더부A decoder unit for generating a second control signal for causing the first multiplexer unit and the second multiplexer unit to select one of the output values of the RS-latch unit in response to a first control signal; 를 포함하는 2상 가변 딜레이회로.Two-phase variable delay circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 RS-래치부는,The RS latch portion, 제1 클럭과 상기 제2 멀티플렉서부의 출력을 각각 다른 입력으로 하는 제1 낸드게이트;A first NAND gate having an input different from that of the first clock and the second multiplexer; 상기 제1 낸드게이트의 출력단자에 직렬로 접속되고 각각의 연결 노드는 상기 제1 멀티플렉서부의 입력단자에 각각 일대일로 대응하는 다수의 제1 버퍼부;A plurality of first buffer units connected in series with the output terminals of the first NAND gate, each connecting node corresponding one to one to the input terminals of the first multiplexer unit; 제2 클럭과 상기 제1 멀티플렉서부의 출력을 각각 다른 입력으로 하는 제2 낸드게이트; 및A second NAND gate having a second input and an output of the first multiplexer unit as different inputs; And 상기 제2 낸드게이트의 출력단자에 직렬로 접속되고 각각의 연결 노드는 상기 제2 멀티플렉서부의 입력단자에 연결되는 다수의 제2 버퍼부A plurality of second buffer units connected in series to the output terminals of the second NAND gate and each connection node is connected to an input terminal of the second multiplexer unit; 를 포함하는 것을 특징으로 하는 2상 가변 딜레이회로.Two-phase variable delay circuit comprising a.