KR100397410B1 - 백그라운드 오퍼레이션 기능을 갖는 비휘발성 메모리 - Google Patents

Abstract

본 발명에 의하면, 복수의 메모리 뱅크(B#1~B#4)에 대해서 데이터를 외부로 판독하기 위한 외부 판독용 센스 앰프(15)와 내부 동작용 데이터 판독을 위한 내부 검증(verify) 센스 앰프(25)를 각각 마련한다. 바람직하게는, 이 내부 검증 센스 앰프는 메모리 블럭의 소정수마다 마련된다.

또한, 칩 점유 면적이 저감된 백그라운드 오퍼레이션 기능 부가 비휘발성 반도체 기억 장치가 제공된다.

Description

백그라운드 오퍼레이션 기능을 갖는 비휘발성 메모리{NONVOLATILE MEMORY WITH BACKGROUND OPERATION FUNCTION}

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 특히 내부에서의 소거/기록 동작중에 외부로 데이터를 판독하는 백그라운드 오퍼레이션 모드로 동작 가능한 비휘발성 반도체 기억 장치에 관한 것이다.

도 17은 종래의 비휘발성 반도체 기억 장치의 구성을 개략적으로 도시하는 도면이다. 도 17에 있어서, 종래의 비휘발성 반도체 기억 장치는 복수의 뱅크 B#1~B#4를 포함한다. 이들 뱅크 B#1~B#4 각각은, 행렬 형상으로 배치되는 복수의 비휘발성 메모리 셀을 갖는 메모리 어레이 MA와, 인가된 어드레스 신호를 프리 디코드하는 프리 디코더 PD와, 프리 디코더 PD로부터의 로우(row) 프리 디코드 신호를 디코드하여, 메모리 어레이 MA의 어드레스 지정된 행을 선택하기 위한 로우 디코더 RD와, 프리 디코더 PD로부터의 컬럼 프리 디코드 신호를 디코드하여, 메모리 어레이 MA의 어드레스 지정된 열을 선택하는 열 선택 신호를 생성하는 컬럼 디코더 CD와, 컬럼 디코더 CD로부터의 열 선택 신호에 따라서 메모리 어레이 MA의 대응하는 열을 선택하기 위한 Y 게이트 YG를 포함한다. 뱅크 B#1~B#4는 개별적으로 어드레스를 지정할 수 있다.

또한, 이 비휘발성 반도체 기억 장치는 제어 신호 CTL에 따라서 외부에서의 어드레스 신호 AD를 취입하고, 또한 내부 어드레스 신호를 생성하여 뱅크 B#1~B#4로 인가하는 어드레스 버퍼(1)와, 외부 장치와의 사이에서 데이터의 입출력을 실행하기 위한 데이터 버퍼(2)와, 데이터 버퍼(2)로부터의 내부 기록 데이터를 받아 저장하는 기록 데이터 버퍼(4)와, 뱅크 B#1~B#4 각각에 대응하여 마련되어, 대응하는 뱅크의 선택 메모리 셀로 기록 데이터를 전달하고 또한 선택 메모리 셀로부터의 데이터를 판독하는 기록 회로 및 센스 앰프 블럭(5a~5d)과, 어드레스 버퍼(1)로부터의 뱅크 어드레스 신호에 따라서 지정된 뱅크를 활성화하기 위한 뱅크 포인터(3)와, 기록 동작시, 기록 회로 및 센스 앰프 블럭(5a~5d)에서 판독된 검증(verify)용 데이터와 기록 데이터 버퍼(4)에 저장된 기록 데이터를 받아, 선택 뱅크에 있어서 소거가 정확히 실행되었는지 및 데이터의 기록이 정확히 실행되었는지를 검증하기 위한 소거/기록 검증 회로(6)와, 외부로부터의 제어 신호 CTL과 동작 모드를 지정하는 커맨드 CMD와 뱅크 포인터(3)로부터의 뱅크 어드레스 신호를 받아, 데이터 버퍼(2) 및 뱅크 포인터(3)의 동작을 제어함과 동시에, 어드레스 버퍼(1)로부터 생성되는 내부 어드레스 신호를 내부 동작시 설정하는 내부 제어 회로(7)를 포함한다.

제어 신호 CTL은 칩 인에이블 신호 /CE, 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE를 포함한다. 커맨드 CMD는 데이터의 소거 모드, 기록 모드 등을 지정한다. 이 커맨드 CMD는 데이터 버스를 거쳐서 인가된다.

이 도 17에 나타내는 비휘발성 반도체 기억 장치는 1개의 메모리 셀이 1개의 플로팅 게이트형 전계 효과 트랜지스터로 구성되는 플래쉬 메모리이다. 메모리 셀로의 데이터의 기억은 플로팅 게이트형 전계 효과 트랜지스터의 플로팅 게이트로의 전하의 주입/빼냄에 의해 플로팅 게이트형 전계 효과 트랜지스터의 임계값 전압을 변화시키는 것에 의해 실행된다.

데이터 판독 동작의 액세스 시간은 50nsec(nano 초 : 10^-9초)에서 200nsec이다. 한편, 소거/기록 동작을 위해서는, 메모리 셀 트랜지스터의 임계값 전압을 (블럭 단위로)변화시킬 필요가 있어, 2㎲(마이크로초 : 10^-6초)에서 5s(초)라는 비교적 장시간이 필요하게 된다. 이 소거/기록을 실행하는 내부 동작 기간 동안은, 종래, 칩내에서 데이터를 외부로 판독하는 것은 가능하지 않았다. 그러나, 이 도 17에 도시하는 바와 같이 복수의 뱅크 B#1~B#4를 마련한 경우, 하나의 뱅크에 대해서 기록/소거의 내부 동작을 실행하고 있는 사이에 별도의 뱅크에 액세스하여 데이터를 판독할 수 있다. 이 하나의 뱅크의 내부 동작 실행중에 별도의 뱅크로부터 데이터를 판독하는 동작은 BGO(백그라운드 오퍼레이션) 기능이라고 불린다. 이 BGO 기능을 실현하기 위해서, 이후에 나타내는 바와 같이 외부 동작용 어드레스 신호및 내부 동작용 어드레스 신호가 어드레스 버퍼로부터 생성되고, 또한 기록 회로 및 센스 앰프 블럭(5a~5d)이 뱅크 B#1~B#4 각각에 대응하여 마련된다. 동작 모드에 따라서, 이들 기록 회로 및 센스 앰프 블럭(5a~5d)이 소거/기록 검증 회로(6) 또는 데이터 버퍼(2)에 결합된다. 이 접속 경로의 지정이, 뱅크 포인터(3)로부터의 뱅크 지정 신호에 따라서 내부 제어 회로(7)의 제어 하에서 실행된다.

도 18은 도 17에 나타내는 기록 회로 및 센스 앰프 블럭(5a~5d)에 포함되는 센스 앰프의 구성을 도시하는 도면이다. 도 18에 있어서, 센스 앰프는, 센스 앰프 활성화 신호 ZSE의 활성화시 활성화되어, Y 게이트 YG를 거쳐서 내부 데이터 전달선(900)을 거쳐 전달되는 데이터를 증폭하기 위한 전류 센스 회로(901)와, 센스 앰프 활성화 신호 ZSE의 비활성화시 도통시켜, 노드(907)를 접지 전압 레벨에 프리차지하는 N채널 MOS 트랜지스터(902)와, 노드(907)상의 신호를 증폭하는 2단의 종속 접속되는 CMOS 인버터(903, 904)와, 외부 판독 출력 활성화 신호 EXRDE의 활성화시 활성화되어, CMOS 인버터(904)로부터 인가된 신호를 또한 버퍼(증폭) 처리하여 데이터 버퍼(2)로 전달하는 내부 출력 회로(905)와, 검증 출력 활성화 신호 VFRDE의 활성화시 활성화되어, CMOS 인버터(904)의 출력 신호를 버퍼(증폭) 처리하여 소거/기록 검증 회로(6)로 인가하는 내부 출력 회로(906)를 포함한다.

전류 센스 회로(901)는, 센스 앰프 활성화 신호 ZSE의 활성화시 도통하여, 노드(907)로 전류를 공급하는 P채널 MOS 트랜지스터 PQ1과, 센스 앰프 활성화 신호 ZSE의 활성화시 도통하여, 도통시 전원 전압을 전달하는 P채널 MOS 트랜지스터 PQ2와, MOS 트랜지스터 PQ2와 접지 노드의 사이에 접속되고 또한 그 게이트에 센스 앰프 활성화 신호 ZSE를 수신하는 N채널 MOS 트랜지스터 NQ3과, 노드(907)와 내부 데이터 데이터선(900)과의 사이에 접속되고 또한 그 게이트에 MOS 트랜지스터 PQ2 및 PQ3의 드레인이 결합되는 N채널 MOS 트랜지스터 NQ1과, N채널 MOS 트랜지스터 NQ3과 병렬로 접속되고 또한 그 게이트가 내부 데이터 전달선(900)에 접속되는 N채널 MOS 트랜지스터 NQ2를 포함한다.

제 1 내부 출력 회로(905)는, 전원 노드와 제 1 출력 노드의 사이에 직렬로 접속되는 P채널 MOS 트랜지스터 PQ3 및 PQ4와, 제 1 출력 노드와 접지 노드의 사이에 서로 직렬로 접속되는 N채널 MOS 트랜지스터 NQ4 및 NQ5를 포함한다. MOS 트랜지스터 PQ3 및 NQ5의 게이트로는 CMOS 인버터(904)의 출력 신호가 인가되고, MOS 트랜지스터 PQ4의 게이트로는 외부 판독 출력 활성화 신호 EXRDE가 인버터를 거쳐서 인가된다. 또한, MOS 트랜지스터 NQ4의 게이트로는 외부 판독 출력 활성화 신호 EXRDE가 인가된다.

제 2 내부 출력 회로(906)는, 전원 노드와 제 2 출력 노드와의 사이에 직렬로 접속되는 P채널 MOS 트랜지스터 PQ5 및 PQ6과, 제 2 출력 노드와 접지 노드의 사이에 서로 직렬로 접속되는 N채널 MOS 트랜지스터 NQ6 및 NQ7을 포함한다. MOS 트랜지스터 PQ5 및 NQ7의 게이트로는 CMOS 인버터(904)의 출력 신호가 인가된다. MOS 트랜지스터 PQ6의 게이트로는 검증 출력 활성화 신호 VFRDE가 인버터를 거쳐서 인가되고, 또한 MOS 트랜지스터 NQ6의 게이트로는 검증 출력 활성화 신호 VFRDE가 인가된다.

내부 데이터 전달선(900)은 Y 게이트 YG를 거쳐서 대응하는 메모리 어레이의선택열에 결합된다. 센스 앰프 활성화 신호 ZSE가 비활성 상태의 H 레벨인 때에는, 전류 센스 회로(901)에 있어서, MOS 트랜지스터 PQ1 및 PQ2가 오프 상태, MOS 트랜지스터 NQ3이 온 상태로 된다. 따라서, MOS 트랜지스터 NQ1의 게이트가 MOS 트랜지스터 NQ3을 거쳐서 접지 노드에 결합되어, MOS 트랜지스터 NQ1이 오프 상태로 되어, 노드(907)와 내부 데이터 전달선(900)과는 분리된다. 또한, MOS 트랜지스터(902)가 온 상태로 되어, 노드(907)는 접지 전압 레벨에 고정된다.

센스 앰프 활성화 신호 ZSE가 활성 상태인 L 레벨로 되면, MOS 트랜지스터 PQ1 및 PQ2가 온 상태, MOS 트랜지스터 NQ3이 오프 상태로 된다. 또한, MOS 트랜지스터(902)가 오프 상태로 된다. 따라서, 노드(907)는 MOS 트랜지스터 PQ1에 의해 전원 전압 레벨에 가까이 충전된다. 또한, MOS 트랜지스터 NQ1이 게이트에 전원 전압을 MOS 트랜지스터 PQ2를 거쳐서 받아 온 상태로 되어, 노드(907)와 내부 데이터 전달선(900)을 결합한다. 따라서, 내부 데이터 전달선(900)에는 MOS 트랜지스터 NQ1에 의해 전원 전압보다도 MOS 트랜지스터 NQ1의 임계값 전압만큼 낮은 전압이 전달된다. Y 게이트 YG에 의해 선택된 열의 메모리 셀의 임계값 전압이 낮은 경우에는, 이 메모리 셀을 거쳐서 전류가 흘러, 내부 데이터 전달선(900)의 전압 레벨이 저하해서, MOS 트랜지스터 NQ2가 오프 상태로 되어, MOS 트랜지스터 PQ1 및 NQ1로부터 전류가 내부 데이터 전달선(900)에 전달돼서, 노드(907)의 전압 레벨이 저하한다.

한편, Y 게이트 YG에 의해 선택된 메모리 셀의 임계값 전압이 높은 경우에는, 선택 메모리 셀을 거쳐서 전류는 흐르지 않고, 내부 데이터 전달선(900)은 MOS트랜지스터 PQ1 및 NQ1에 의해 충전된 전압 레벨로 된다. 따라서, MOS 트랜지스터 NQ2가 온 상태로 되어, MOS 트랜지스터 NQ1의 게이트를 접지 전압 레벨로 방전한다. 따라서, MOS 트랜지스터 NQ1이 오프 상태로 되어, 노드(907)는 MOS 트랜지스터 PQ1에 의해 충전되는 H 레벨을 유지한다. 이 노드(907)의 전압 레벨이 CMOS 인버터(903, 904)에 의해 증폭되어, 내부 출력 회로(905, 906)로 전달된다.

제 1 내부 출력 회로(905)에 있어서는, 외부 판독 출력 활성화 신호 EXRDE가 L 레벨의 비활성 상태인 때에는, MOS 트랜지스터 PQ4 및 NQ4가 오프 상태이며, 이 제 1 내부 출력 회로(905)는 출력 하이 임피던스 상태에 있다. 한편, 외부 판독 출력 활성화 신호 EXRDE가 H 레벨의 활성 상태로 되면, MOS 트랜지스터 PQ4 및 NQ4가 온 상태로 되어, 제 1 내부 출력 회로(905)는 CMOS 인버터(904)로부터 인가된 신호를 반전해서 데이터 버퍼(2)로 전달한다. 데이터 버퍼(2)가 도 17에 나타내는 내부 제어 회로(7)의 제어 하에서 활성화되어, 이 내부 출력 회로(905)로부터 인가된 데이터를 버퍼 처리하여 외부로 출력한다.

한편, 검증 출력 활성화 신호 VFRDE가 L 레벨의 비활성 상태인 때에는, 제 2 내부 출력 회로(906)에 있어서, MOS 트랜지스터 PQ6 및 NQ6이 함께 오프 상태이며, 이 내부 출력 회로(906)는 출력 하이 임피던스 상태에 있다. 검증 출력 활성화 신호 VFRED가 H 레벨의 활성 상태로 되면, MOS 트랜지스터 PQ6 및 NQ6이 온 상태로 되어, CMOS 인버터(904)로부터 인가된 신호를 버퍼 처리하여 소거/기록 검증 회로(6)로 인가한다.

소거/기록 검증 회로(6)는, 소거 동작 모드시에 있어서는, 이 내부 출력 회로(906)로부터 인가된 신호가 소거 상태에 대응하는 논리 레벨에 있는지 여부를 식별해서, 정확히 소거가 행해지는지를 판정한다. 한편, 기록 동작 모드시(프로그램 모드시)에 있어서는, 소거/기록 검증 회로(6)는 내부 출력 회로(906)로부터 인가된 데이터가 기록 데이터에 대응하는 논리 레벨에 있는지 여부를 판정해서, 정확히 데이터의 기록이 실행되지 않았는지를 판정한다. 이들 출력 활성화 신호 EXRDE 및 VFRDE는 뱅크 포인터로부터 생성되는 신호에 근거하여 내부 동작이 행해지는지 외부 동작이 행해지는지에 따라서 내부 제어 회로(7)에 의해 선택적으로 활성화된다.

도 19는 도 17에 나타내는 Y 게이트의 구성을 도시하는 도면이다. 도 19에 있어서는, 8 비트의 메모리 셀로부터 1 비트의 메모리 셀을 선택하는 Y 게이트의 부분의 구성을 나타낸다. 도 19에 있어서, Y 게이트 YG는, 내부 데이터선 DL0~DL3 각각에 대응하여 마련되고, 각각이 열 선택 신호 CAL0~CAL3의 선택시 도통하는 N채널 MOS 트랜지스터로 각각 구성되는 열 선택 게이트 TR0~TR3과, 메모리 어레이 MA의 내부 데이터선 DL4~DL7 각각에 대응하여 마련되고, 열 선택 신호 CAL0~CAL3의 선택시 도통하는 각각 N채널 MOS 트랜지스터로 구성되는 열 선택 게이트 TR4~TR7을 포함한다.

내부 데이터선 DL0~DL7은 메모리 어레이 MA 내의, 예컨대 비트선이며, 각각에 일렬의 메모리 셀이 접속된다. 열 어드레스에 따라서, 내부 데이터선 DL0~DL3의 세트 및 내부 데이터선 DL4~DL7의 세트 각각에 있어서 하나의 열(내부 데이터선)이 열 선택 게이트 TR0~TR3 및 TR4~TR7에 의해 선택되어, 글로벌 데이터선 GDL0 및 GDL1에 각각 결합된다.

또한, Y 게이트 YG는 글로벌 데이터선 GDL0 및 GDL1에 각각 대응하여 마련되어, 열 블럭 선택 신호 CAU0 및 CAU1의 활성화시 각각 도통해서 대응하는 글로벌 데이터선 GDL0 및 GDL1을 내부 데이터 전달선(900)으로 결합하는 N채널 MOS 트랜지스터로 구성되는 블럭 선택 게이트 TR8 및 TR9를 포함한다.

이 도 19에 나타내는 Y 게이트 YG에서는, 열 선택 신호 CAL0~CAL3에 따라서, 내부 데이터선 DL0~DL3의 1 비트 및 내부 데이터선 DL4~DL7의 1 비트의 합계 2 비트가 선택되어, 글로벌 데이터선 GDL0 및 GDL1에 전달된다. 이어서, 열 블럭 선택 신호 CAU0 및 CAU1에 따라서, 글로벌 데이터선 GDL0 및 GDL1 중 한쪽이, 내부 데이터 전달선(900)을 거쳐서 센스 앰프 회로에 결합된다. 이 내부 데이터 전달선(900)은, 또한 대응하는 기록 회로 및 센스 앰프 블럭(5(5a~5d))에 포함되는 기록 회로에도 결합되어 있고, Y 게이트 YG를 거쳐서 데이터의 판독 및 데이터의 기록이 행해진다.

또, 메모리 어레이 MA는 복수 블럭으로 분할되어, 복수 비트가 병렬로 판독된다. 이 도 19에 있어서는, 단지 8 비트의 메모리 셀에서 1 비트의 메모리 셀을 선택하기 위한 구성을 나타내고 있지만, 하나의 열 블럭에 포함되는 내부 데이터선의 수 및 열 블럭의 수에 따라서, 이 Y 게이트 YG의 규모는 확장된다.

도 20은 도 17에 나타내는 컬럼 디코더 CD의 구성의 일례를 도시하는 도면이다. 도 20에 있어서, 컬럼 디코더 CD는, 외부 판독용 뱅크 지시 신호 EBP_X와, 내부 동작용 뱅크 지시 신호 IBP_X를 수신하여 뱅크 지시 신호 BP_X를 생성하는 OR 회로(910)와, 프리 디코드 신호(또는 어드레스 신호 비트) A0~A2를 각각 반전해서보(complimentary)의 프리 디코드 신호 /A0~/A2를 생성하는 인버터(911~913)와, 뱅크 지시 신호 BP_X의 활성화시 인에이블되어 디코드 동작을 실행하는 컬럼 디코드 회로(914~919)를 포함한다.

컬럼 디코드 회로(914)는 프리 디코드 신호 /A0 및 /A1과 뱅크 지시 신호 BP_X를 수신하여 열 선택 신호 CAL0을 생성한다. 컬럼 디코드 회로(915)는 프리 디코드 신호 A0 및 /A1과 뱅크 지시 신호 BP_X를 수신하여 열 선택 신호 CAL1을 생성한다. 컬럼 디코드 회로(916)는 프리 디코드 신호 /A0 및 A1과 뱅크 지시 신호 BP_X를 수신하여 열 선택 신호 CAL2를 생성한다. 컬럼 디코드 회로(917)는 프리 디코드 신호 A0 및 A1과 뱅크 지시 신호 BP_X를 수신하여 열 선택 신호 CAL3을 생성한다. 컬럼 디코드 회로(918)는 프리 디코드 신호 /A2와 뱅크 지시 신호 BP_X를 수신하여 열 블럭 선택 신호 CAU0을 생성한다. 컬럼 디코드 회로(919)는 프리 디코드 신호 A2와 뱅크 지시 신호 BP_X를 수신하여 열 블럭 선택 신호 CAU1을 생성한다.

이들 열 선택 신호 CAL0~CAL3 및 열 블럭 선택 신호 CAU0 및 CAU1 각각에 대하여 레벨 변환 회로(920)가 마련된다. 이 레벨 변환 회로(920)는 고(高)전압 VP을 한쪽 동작 전원 전압으로서 받아, 대응하는 선택 신호의 전압 레벨을, 논리 레벨을 유지한 채로 통상 동작 전원 전압으로부터 고전압 VP로 변환한다. 기록 동작시, 도 19에 도시하는 바와 같이 N채널 MOS 트랜지스터로 구성되는 열 선택 게이트를 거쳐서 선택열상에 기록 고전압을 전달하기 위해서, 이 레벨 변환 회로(920)를 이용하여 선택 신호의 레벨 변환을 실행한다.

프리 디코드 신호 A0~A2는 도 17에 나타내는 프리 디코더 PD로부터 인가된다. 이들 컬럼 디코드 회로(914~919)는 AND형 디코드 회로이며, 뱅크 지시 신호 BP_X가 H 레벨의 활성 상태로 되면, 인에이블되어 디코드 동작을 실행한다. 프리 디코드 신호 A0~A2에 따라서, 열 선택 신호 CAL0~CAL3의 하나와 열 블럭 선택 신호 CAU0 및 CAU1중 한쪽이 선택 상태(H 레벨)로 구동된다. 이에 의해, 메모리 어레이 MA에 있어서 하나의 열(메모리 셀)이 선택된다.

또, 이 프리 디코드 신호 A0~A2 및 /A0~/A2는 어드레스 신호 비트이더라도 좋다.

도 17에 나타내는 비휘발성 반도체 기억 장치에 있어서는, 하나의 뱅크에 있어서 소거/기록을 실행하는 내부 동작이 행해지고 있을 때에, 타(他)뱅크로 액세스하여 데이터의 판독을 행할 수 있다. 그러나, 이 백그라운드 오퍼레이션(BGO) 기능을 실현하기 위해서, 뱅크 각각에 기록 회로 및 센스 앰프 회로를 마련할 필요가 있다. 특히, 도 18에 도시하는 바와 같이 센스 앰프에 있어서는, 외부로의 데이터 출력용과 내부 동작용(검증용) 각각에 대해서 출력 회로를 마련할 필요가 있어, 센스 앰프의 점유 면적이 커진다고 하는 문제가 발생한다. 이 비휘발성 반도체 기억 장치의 사용 효율을 개선하기 위해서 뱅크 수(數)를 증가시킨 경우, 그대로 센스 앰프의 수도 증가하여, 따라서 칩 점유 면적이 대폭 증대한다고 하는 문제가 발생한다.

그러므로, 본 발명의 목적은 백그라운드 오퍼레이션 기능을 손상하는 일없이 뱅크 수가 증가하더라도 칩 면적의 증대를 억제할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 내부 데이터 판독 회로의 수의 증가를 억제하면서 뱅크 수를 증가시킬 수 있는 백그라운드 오퍼레이션 기능을 갖는 플래쉬 메모리를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면,

도 2는 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 내부 접속 상태를 개략적으로 도시하는 도면,

도 3은 도 1에 나타내는 어드레스 버퍼의 구성을 개략적으로 도시하는 도면,

도 4는 도 3에 나타내는 어드레스 래치의 구성을 도시하는 도면,

도 5는 도 1에 나타내는 뱅크 포인터의 구성을 도시하는 도면,

도 6은 도 1에 나타내는 Y 게이트의 구성을 개략적으로 도시하는 도면,

도 7은 도 6에 나타내는 Y 게이트의 구성을 보다 구체적으로 도시하는 도면,

도 8은 도 6에 나타내는 컬럼 디코더의 구성을 도시하는 도면,

도 9a는 도 1에 나타내는 외부 판독용 센스 앰프의 구성을 나타내고, 도 9b는 도 1에 나타내는 내부 검증 센스 앰프의 구성을 도시하는 도면,

도 10a는 도 1에 나타내는 기록 회로의 구성을 나타내고, 도 10b는 도 10a에 나타내는 레벨 변환 회로 및 레벨 변환 기능 부가 인버터의 구성을 도시하는 도면,

도 11은 도 1에 나타내는 내부 제어 회로의 구성을 개략적으로 도시하는 도면,

도 12는 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 하나의 뱅크의 구성을 개략적으로 도시하는 도면,

도 13은 도 12에 나타내는 Y 게이트의 구성을 도시하는 도면,

도 14a는 도 12에 나타내는 외부 판독용 컬럼 디코더의 구성을 나타내고, 도 14b는 도 12에 나타내는 내부 동작용 컬럼 디코더의 구성을 도시하는 도면,

도 15는 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면,

도 16은 본 발명의 실시예 2의 변경예의 구성을 개략적으로 도시하는 도면,

도 17은 종래의 비휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면,

도 18은 종래의 센스 앰프의 구성을 도시하는 도면,

도 19는 종래의 Y 게이트의 구성을 도시하는 도면,

도 20은 종래의 컬럼 디코더의 구성을 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

B#1~B#4 : 메모리 뱅크 YG : Y 게이트

MA : 메모리 어레이 15 : 외부 판독용 센스 앰프

25 : 기록 회로 및 내부 동작용 센스 앰프 블록

35 : 열 선택 회로 36 : 외부 판독용 선택 회로

37 : 내부 동작용 선택 회로

40, 42, 40a, 42a : 내부 데이터 전달선

YGE : 외부 판독용 Y 게이트

YGI : 내부 동작용 Y 게이트

54a~54d : 내부 데이터 전달선

55a~55d : 기록 회로 및 내부 검증 센스 앰프 블록

본 발명에 따른 비휘발성 반도체 기억 장치는, 각각이 복수의 비휘발성 메모리 셀을 갖는 복수의 메모리 뱅크와, 이들 복수의 메모리 뱅크의 소정수의 메모리 뱅크에 대응하여 마련되어, 대응하는 메모리 뱅크로부터 판독된 데이터를, 버퍼 회로를 거쳐서 외부로 출력하기 위한 적어도 하나의 외부 센스 판독 회로와, 복수의 메모리 뱅크에 대응하여 외부 센스 판독 회로와 별도로 마련되어, 대응하는 메모리 뱅크로부터의 메모리 셀 데이터를 소정의 내부 동작을 위해 판독하기 위한 내부 동작용 센스 판독 회로를 구비한다.

본 발명의 별도의 관점에 따른 비휘발성 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 비휘발성 메모리 셀을 갖는 메모리 어레이와, 이 메모리 어레이의 선택 메모리 셀의 데이터를 외부로 판독하기 위한 외부 센스 앰프 회로와, 이 외부 센스 앰프 회로와는 별도로 마련되어, 메모리 어레이의 선택 메모리 셀의 데이터를 소정의 내부 동작을 위해 판독하기 위한 내부 센스 앰프 회로와, 메모리 어레이의선택 메모리 셀을 각각의 경로를 거쳐서 외부 센스 앰프 회로 및 내부 센스 앰프 회로로 결합하기 위한 선택 회로를 구비한다.

본 발명의 또다른 관점에 따른 비휘발성 반도체 기억 장치는, 백그라운드 오퍼레이션 기능 부가 비휘발성 반도체 기억 장치에 있어서, 하나의 메모리 셀 어레이로부터의 내부 데이터 판독 경로를 복수개 마련한 것을 특징으로 한다.

외부 판독용 센스 판독 회로를 소정수의 메모리 뱅크에 대응하여 마련하는 것에 의해, 메모리 뱅크 각각에 대응하여 외부 판독용 센스 앰프를 마련할 필요가 없어, 칩 면적이 저감된다.

또한, 이 외부 판독용 센스 판독 회로와 내부 동작용의 센스 판독 회로를 각각의 경로를 거쳐서 뱅크에 접속하는 것에 의해, 효율적으로 내부 판독용 센스 판독 회로를 배치할 수 있어, 레이아웃 효율이 개선되고, 따라서 칩 면적이 저감된다.

또한, 메모리 어레이의 출력 경로를 복수 계통 마련하는 것에 의해, 내부 동작용 센스 앰프 및 외부 판독용 센스 앰프를 효율적으로 각각 배치할 수 있고, 따라서 칩 면적을 효율적으로 이용하여 칩 면적을 저감할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 이 비휘발성 반도체 기억 장치는, 종래와 마찬가지로 복수의 뱅크 B#1~B#4를 포함한다. 이들 뱅크 B#1~B#4에 공통으로, 데이터 버퍼(2)를 거쳐서 외부로 데이터를 판독하기 위한 외부 판독용 센스 앰프(15)와, 내부의 기록용 기록 회로 및 소거/기록 검증용 내부 검증 센스 앰프 블럭(25)이 마련된다.

외부 판독용 센스 앰프(15)와 기록 회로 및 내부 검증 센스 앰프 블럭(25)은 각각의 경로를 거쳐서 뱅크 B#1~B#4에 결합된다. 이 각각의 경로를 거쳐서 뱅크 B#1~B#4를 외부 판독용 센스 앰프(15) 및 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합하는 것에 의해, 하나의 뱅크에 있어서 내부 동작(기록/소거 동작)이 행해지고 있는 동안에, 별도의 뱅크로부터 데이터를 외부로 판독할 수 있다.

기록 회로 및 내부 검증 센스 앰프 블럭(25)은 뱅크 B#1~B#4에 공통으로 마련되어 있기 때문에, 블럭(25)으로는 뱅크 포인터(3)로부터의 뱅크 지시 신호는 인가되지 않고, 단지 임의의 내부 동작용 뱅크 지시 신호의 발생시에 기록 회로 및 내부 검증 센스 앰프 블럭(25)이 활성화된다. 이들 기록 회로 및 내부 검증 센스 앰프는 내부 제어 회로(7)로부터의 제어 신호에 따라서 활성화된다. 이 내부 제어 회로(7)에 의한 기록 회로 및 내부 검증 센스 앰프 블럭(25)의 제어 경로를, 도 1에 있어서는 파선으로 나타낸다.

또한, 외부 판독용 센스 앰프(15)도 뱅크 B#1~B#4에 공통으로 마련되어 있고, 외부로부터 데이터 판독 커맨드 또는 칩 활성화 신호 /CE가 인가되었을 때에, 내부 제어 회로(7)의 제어 하에서 활성화된다(이 경로는 도 1에 도시되지 않음).또한, 이에 대신해서, 외부 판독용 센스 앰프(15)는 데이터 판독을 나타내는 리드 커맨드 또는 칩 활성화 신호 /CE가 인가되었을 때에, 뱅크 지시 신호의 활성화에 동기하여 활성화되더라도 좋다. 판독 지시 신호 /OE가 인가되면, 데이터 버퍼(2)에 포함되는 데이터 출력 버퍼가 활성화되어, 데이터의 외부 판독이 행해진다. 따라서, 데이터의 외부 판독을 위해서는 신호 /OE 및 /CE를 함께 활성화한다.

뱅크 B#1~B#4는, 행렬 형상으로 배치되는 복수의 비휘발성 메모리 셀을 갖는 메모리 어레이 MA, 메모리 셀 행(行)(워드선)을 선택하기 위한 로우 디코더 RD, 메모리 어레이 MA의 열을 선택하기 위한 열 선택 신호를 생성하는 컬럼 디코더 CD, 어드레스 버퍼(1)로부터의 어드레스 신호를 프리디코드하는 프리 디코더 PD, 및 컬럼 디코더 CD로부터의 열 선택 신호에 따라서 메모리 어레이 MA의 선택열을 외부 판독용 센스 앰프(15) 또는 기록 회로 및 내부 검증 센스 앰프 블럭(25)의 한쪽에 결합하는 Y 게이트 YG를 포함한다.

컬럼 디코더 CD, 로우 디코더 RD 및 프리 디코더 PD는 뱅크 포인터(3)로부터의 뱅크 지시 신호에 따라서 선택적으로 활성화된다. Y 게이트 YG는, 종래와는 달리, 2개의 데이터 전달 경로를 갖고 있고, 각각의 경로를 거쳐서 선택열(내부 데이터선)을 외부 판독용 센스 앰프(15), 및 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합한다. 데이터 버퍼(2), 기록 데이터 버퍼(4) 및 소거/기록 검증 회로(6)는, 종래와 마찬가지로 뱅크 B#1~B#4에 공통으로 마련된다. 다음에, 이 도 1에 나타내는 비휘발성 반도체 기억 장치의 동작에 대해서 설명한다.

소거시에 있어서는, 우선 선택 뱅크에 있어서 소거 대상 셀영역(섹터(sector) 또는 블럭)에 있어서 소거가 행해진다. 이 소거 동작이 완료하면, 기록 회로 및 내부 검증 센스 앰프 블럭(25)이 내부 제어 회로(7)의 제어 밑에서 활성화되어, 선택 뱅크의 소거된 메모리 셀 데이터가 내부 검증 센스 앰프에 의해 판독되어 소거/기록 검증 회로(6)로 인가된다. 소거/기록 검증 회로(6)에 있어서, 이 소거된 메모리 셀의 임계값 전압이 소거 상태에 대응하고 있는지 여부의 판정이 행해진다. NOR형 플래쉬 메모리에 있어서는, 「소거」 상태란 메모리 셀의 임계값 전압이 일정값보다 낮게 되는 것이고, 한편, DINOR형 플래쉬 메모리에 있어서는 「소거」 상태는 메모리 셀의 임계값 전압이 일정값보다도 높게 되는 상태이다.

내부 제어 회로(7)는 이 소거/기록 검증 회로(6)의 판정 결과에 따라서, 소거에 필요한 전압을 선택 뱅크의 워드선, 메모리 셀의 드레인, 소스 및 기판 영역에 필요한 시간을 부여한다(소거 펄스를 부여한다). 이 소거/검증 사이클을 소거 완료까지 반복한다.

다음에, 선택 메모리 셀로 데이터를 기록하는 동작에 대해서 설명한다. 이 기록시에 있어서는, 우선 제어 신호 CTL과 동시에, 칩 외부로부터 커맨드 CMD로서, 「기록 커맨드」를 인가한다. 계속해서, 제어 신호 CTL(라이트 인에이블 신호 /WE 및 칩 인에이블 신호 /CE)와 함께, 기록 데이터와 기록 대상 어드레스 AD가 인가된다. 이 기록 데이터는 데이터 버퍼(2)를 거쳐서 기록 데이터 버퍼(4)에 래치된다(기록은 복수 비트를 일괄해서 실행됨). 한편, 외부로부터의 어드레스 신호 AD는 어드레스 버퍼(1)에 의해 래치되어, 내부 어드레스 신호 AI가 생성된다. 커맨드 CMD는 내부 제어 회로(7)에 있어서 디코드되고, 데이터 기록이 지정된 것이 검출되면, 이 내부 제어 회로(7)는 기록에 필요한 동작을 행한다.

즉, 내부 제어 회로(7)가 기록 데이터 버퍼(4)에 래치된 기록 데이터에 따라서 기록을 실행한다. 이 경우, 기록 데이터 버퍼(4)에 래치된 데이터가 기록 회로 및 내부 검증 센스 앰프 블럭(25)의 기록 회로로 인가되어, 기록 데이터가 블럭(25)에 포함되는 기록 회로로부터 선택 뱅크에 전달된다.

내부 제어 회로(7)는 뱅크 포인터(3)가 생성하는 뱅크 지시 신호에 의해 지정되는 뱅크에 대해서, 워드선, 메모리 셀의 드레인과 소스, 기판 영역에 필요한 전압을 필요한 시간만큼 부여한다. 즉 컬럼 디코더 CD, 로우 디코더 RD 및 메모리 어레이 MA의 기판 영역(섹터 단위의 기판 영역)으로 필요한 시간, 필요한 레벨의 전압을 인가한다.

내부 제어 회로(7)는, 이 기록을 실행한 후, 기록 대상의 메모리 셀이 요구되는 임계값 전압에 도달하고 있는지 여부를 검증하기 위해서, 데이터의 기록을 실행한 메모리 셀의 데이터의 내부 판독을 실행한다. 이 경우, 블럭(25)에 포함되는 내부 검증 센스 앰프가 다시 활성화되어, 기록된 메모리 셀 데이터가 판독되고, 소거/기록 검증 회로(6)에 있어서, 메모리 셀 데이터가 기록 데이터 버퍼(4)에 래치된 데이터와 일치하고 있는지 여부의 판정이 행해진다. 이 「기록(프로그램)」은, NOR형 플래쉬 메모리에 있어서는, 메모리 셀의 임계값 전압을 일정값보다도 높게 하는 것이고, 한편, DINOR형 플래쉬 메모리에 있어서는, 이 「기록」은 메모리 셀의 임계값 전압을 일정값보다도 낮게 하는 것을 나타낸다. 내부 제어 회로(7)는,이 소거/기록 검증 회로(6)의 검증 결과에 따라서, 기록이 불충분한 경우, 다시 기록 대상 메모리 셀의 각 노드에 필요한 전압을 필요한 기간만큼 부여한다. 이 기록시에 있어서는, 기록 펄스가 각 영역에 전달된다.

이 기록 동작시에 있어서는, 기록 대상으로 되는 뱅크 B#i(i=1~4)는 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합되고, 또한 뱅크 B#i는 뱅크 포인터(3)로부터의 내부 동작용 뱅크 지정 신호에 의해 활성화된다. 이 내부 동작시에 있어서, 외부로부터 데이터를 판독하는 리드 커맨드(신호 /OE 및 /CE의 활성화)를 부여해서 뱅크 B#j(i ≠j)를 지정한다. 이 때, 내부 제어 회로(7)는, 이들 신호 /OE 및 /CE에 의해 리드 모드가 설정되면, 이 어드레스 버퍼(1)에 인가된 외부로부터의 어드레스 신호 AD(AE)가 기록 대상의 뱅크 B#i와 다른 뱅크 B#j를 지정하고 있을 때에는, 이 데이터 판독 대상이 되는 뱅크 B#j를 활성화하여, 뱅크 B#j의 선택 메모리 셀의 데이터의 판독을, 외부 판독용 센스 앰프(15)를 이용하여 실행한다.

뱅크 B#i의 기록 동작중에 다시 뱅크 B#i의 데이터 판독이 지정된 경우에는, 내부 제어 회로(7)는 통상 내부 동작시에 생성되어 도시하지 않는 스테이터스 레지스터(status register)에 저장된 스테이터스 정보를 데이터 버퍼(2)를 거쳐서 외부로 판독한다. 이 스테이터스 레지스터에 저장되는 데이터는 이 비휘발성 반도체 기억 장치(1)에 있어서 실행되고 있는 내부 동작의 상태를 나타낸다.

따라서, 이 도 1에 도시하는 바와 같이 외부 판독용 센스 앰프(15) 및 내부 검증용 센스 앰프를 별도로 마련함과 동시에, 이들을 각각의 경로를 거쳐서 뱅크 B#1~B#4에 결합하는 것에 의해, 백그라운드 오퍼레이션 기능을 손상시키지 않고,센스 앰프의 수를 저감할 수 있다. 또한, 기록 회로 및 내부 검증 센스 앰프 블럭(25)이 뱅크 B#1~B#4에 공통으로 마련되기 때문에, 이 기록 회로 및 내부 검증 센스 앰프 블럭(25)을 주변 회로의 레이아웃을 고려하여 최적 위치에 배치할 수 있어, 면적 이용 효율을 개선할 수 있으며, 회로 점수 저감에 의한 칩 면적 저감과 동시에, 면적 이용 효율 개선에 의한 칩 면적 저감을 실현할 수 있다.

즉, 도 2에 도시하는 바와 같이 뱅크 B#i가 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합되어 내부 동작이 행해지고 있을 때, 뱅크 B#j는 이 기록 회로 및 내부 검증 센스 앰프 블럭(25)으로부터는 분리되어 있다. 이 뱅크 B#j를 외부 판독용 센스 앰프(15)에 결합하여, 데이터 버퍼(2)를 거쳐서 이 뱅크 B#j의 선택 메모리 셀 데이터를 판독한다. 이 때, 뱅크 B#i는 외부 판독용 센스 앰프(15)로부터 분리되어 있고, 뱅크 B#j에서의 데이터 판독에 조금도 악영향은 미치게 하지 않는다. 따라서, 이 도 2에 도시하는 바와 같이 외부 판독용 센스 앰프(15) 및 기록 회로 및 내부 검증 센스 앰프(25)에 대해서 각각의 데이터 입출력 경로를 마련하는 것에 의해, 외부 판독용 센스 앰프(15) 및 기록 회로 및 내부 검증 센스 앰프 블럭(25)을 복수의 뱅크에 공통으로 마련하는 경우이더라도, 조금도 백그라운드 오퍼레이션 기능은 손상되지 않는다.

(어드레스 버퍼의 구성)

도 3은 도 1에 나타내는 어드레스 버퍼(1)의 구성을 개략적으로 도시하는 도면이다. 도 3에 있어서, 어드레스 버퍼(1)는, 외부로부터의 어드레스 신호 AD와제어 신호 CTL(/WE, /OE, /CE)에 근거하여 생성되는 어드레스 버퍼 활성화 신호 ABE를 수신하는 NAND 회로(1a)와, NAND 회로(1a)의 출력 신호를 반전시켜 내부 어드레스 신호 ADi를 생성하는 인버터(1b)와, 인버터(1b)가 출력하는 내부 어드레스 신호 ADi를 버퍼 처리해서 외부 판독용 어드레스 신호 AE를 생성하는 2단(段)의 종속 접속되는 인버터(1c, 1d)와, 내부 제어 회로(7)로부터의 내부 제어 어드레스 신호 ICAD와 인버터(1b)로부터의 내부 어드레스 신호 ADi를 수신하여, 외부 어드레스 취입 신호 EALE 및 내부 제어 어드레스 취입 신호 IALE에 따라서 수신한 어드레스 신호를 선택적으로 래치하여 내부 동작용 어드레스 신호 AI를 생성하는 어드레스 래치(1e)를 포함한다. 어드레스 래치(1e)는 리세트 신호 ZRST의 활성화시(L 레벨인 때), 내부 동작용 어드레스 신호 AI를 리세트한다. 리세트 신호 ZRST는 하나의 내부 동작 완료시 활성화된다.

내부 제어 어드레스 신호 ICAD는 외부로부터의 어드레스 신호 AD를 초기 어드레스로서, 내부 제어 회로에 의해 생성된다. 예를 들면, 페이지 모드 동작시 등에 있어서, 순차적으로 내부 제어 어드레스 신호(열 어드레스 신호)가 변경된다. 또한, 데이터 기록시에 있어서도, 내부에서 내부 제어 회로(7)에 의해 초기 어드레스로부터 순차적으로 어드레스가 갱신된다. 외부 판독용 어드레스 신호 AE에 따라서 선택 뱅크의 메모리 셀이 판독되고, 외부 판독용 센스 앰프(15) 및 데이터 버퍼(2)를 거쳐서 선택 메모리 셀의 데이터가 판독된다. 내부 동작용 어드레스 신호 AI에 따라서, 내부 동작을 실행하는 뱅크의 선택 메모리 셀이 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합된다.

도 4는 도 3에 나타내는 어드레스 래치(1e)의 구성의 일례를 도시하는 도면이다. 도 4에 있어서, 어드레스 래치(1e)는 외부 어드레스 취입 신호 EALE의 활성화시(H 레벨인 때) 도통시켜, 내부 어드레스 신호 ADi를 통과시키는 트랜스퍼 게이트(30a)와, 내부 제어 어드레스 취입 신호 IALE의 활성화시(H 레벨인 때) 도통시켜, 내부 제어 어드레스 신호 ICAD를 통과시키는 트랜스퍼 게이트(30b)와, 제 1 입력에 리세트 신호 ZRST를 수신하고, 제 2 입력에 트랜스퍼 게이트(30a, 30b)중 한쪽으로부터 인가된 어드레스 신호를 수신하는 NAND 회로(30c)와, NAND 회로(30c)의 출력 신호를 반전시켜 NAND 회로(30c)의 제 2 입력에 피드백으로 인버터(30d)와, NAND 회로(30c)의 출력 신호를 반전시켜 내부 동작용 어드레스 신호 AI를 생성하는 인버터(30e)를 포함한다.

NAND 회로(30c)는, 리세트 신호 ZRST가 H 레벨의 비활성 상태인 때에는 인버터로서 동작하고, NAND 회로(30c)와 인버터(30d)에 의해 래치 회로(인버터 래치)가 구성되며, 트랜스퍼 게이트(30a 또는 30b)로부터 인가된 어드레스 신호가 래치된다. 리세트 신호 ZRST가 활성화되면, NAND 회로(30c)의 출력 신호가 H 레벨로 되고, 따라서 내부 동작용 어드레스 신호 AI의 모든 비트가 "0"(L 레벨)으로 리세트된다. 이 어드레스 래치(1e)로부터의 내부 동작용 어드레스 신호 AI 및 어드레스 버퍼로부터의 외부 판독용 어드레스 신호 AE는 도 1에 나타내는 뱅크 B#1~B#4에 공통으로 인가된다. 또한, 이들 어드레스 신호 AE 및 AI도 뱅크 포인터(3)로 인가된다. 뱅크 포인터(3)가 생성하는 뱅크 지시 신호에 의해 외부 판독이 지정되었는지 또는 내부 동작이 지정되었는지가 식별된다.

(뱅크 포인터의 구성)

도 5는 도 1에 나타내는 뱅크 포인터(3)의 구성을 도시하는 도면이다. 뱅크 포인터(3)는 외부 판독용 어드레스 신호 AE 및 내부 동작용 어드레스 신호 AI의 상위 비트를 디코드하여, 뱅크를 특정하는 뱅크 지시 신호를 외부 판독용 및 내부 동작용 각각에 대해서 생성한다. 이 뱅크 포인터(3)가 디코드하는 어드레스 신호 비트의 수는 뱅크의 수에 따라 정해진다. 본 실시예 1에 있어서는 뱅크 B#1~B#4가 마련되고 있고, 어드레스 신호 AE 및 AI 각각의, 최상위 2 비트를 이용해서, 뱅크 지시 신호를 생성한다.

즉, 도 5에 있어서, 뱅크 포인터(3)는, 외부 판독용 어드레스 신호 비트 AE<m> 및 AE<m-1>에 따라서 외부 판독용 뱅크 지시 신호 EBP1~EBP4를 생성하는 외부 판독용 뱅크 디코드 회로(3a)와, 내부 동작용 어드레스 신호 비트 AI<m> 및 AI<m-1>을 수신하여 내부 동작용 뱅크 지시 신호 IBP1~IBP4를 생성하는 내부 동작용 뱅크 디코드 회로(3b)를 포함한다.

외부 판독용 뱅크 디코드 회로(3a)는, 어드레스 신호 비트 AE<m>를 반전하여, 보(complimentary)의 어드레스 신호 비트 /AE<m>를 생성하는 인버터(33a)와, 어드레스 신호 비트 AE<m-1>를 반전하여, 보의 어드레스 신호 비트 /AE<m-1>를 생성하는 인버터(33b)와, 뱅크 지시 신호 EBP1~EBP4 각각에 대응하여 마련되는 AND형 디코드 회로(33c~33f)를 포함한다.

AND형 디코드 회로(33c)는 인버터(33a, 33b)로부터의 어드레스 신호 비트 /AE<m> 및 /AE<m-1>을 수신한다. AND형 디코드 회로(33d)는 인버터(33a)로부터의어드레스 신호 비트 /AE<m>와 어드레스 신호 비트 AE<m-1>를 수신한다. AND형 디코드 회로(33e)는 어드레스 신호 비트 AE<m>와 인버터(33b)로부터의 보의 어드레스 신호 비트 /AE<m-1>를 수신한다. AND형 디코드 회로(33f)는 어드레스 신호 비트 AE<m> 및 AE<m-1>을 수신한다. 이들 뱅크 지시 신호 EBP1~EBP4는 활성화되면, 대응하는 뱅크 B#1~B#4를 활성화한다.

내부 동작용 뱅크 디코더(3b)는, 내부 동작용 어드레스 신호 비트 AI<m> 및 AI<m-1>을 각각 반전시키는 인버터(33g, 33h)와, 내부 동작용 뱅크 지시 신호 IBP1~IBP4 각각을 생성하는 AND형 디코드 회로(33i~33l)를 포함한다.

AND형 디코드 회로(33i)는 인버터(33g, 33h)로부터의 보의 어드레스 신호 비트 /AI<m> 및 /AI<m-1>를 수신한다. AND형 디코드 회로(33j)는 어드레스 신호 비트 AI<m> 및 인버터(33h)로부터의 보의 어드레스 신호 비트 /AI<m-1>를 수신한다. AND형 디코드 회로(33k)는 인버터(33g)로부터의 보의 어드레스 신호 비트 /AI<m>와 어드레스 신호 비트 AI<m-1>를 수신한다. AND형 디코드 회로(331)는 어드레스 신호 비트 AI<m> 및 AI<m-1>을 수신한다. 내부 동작용 뱅크 지시 신호 IBP1~IBP4 각각은 활성화시, 뱅크 B#1~B#4를 내부 동작용으로 활성화시킨다.

(열 선택계 회로의 구성)

도 6은 하나의 뱅크 B#i(i=1∼4)의 열 선택에 관련되는 회로의 구성을 개략적으로 도시하는 도면이다. 이 열 선택계 회로는 컬럼 디코더 CD와 Y 게이트 YG를 포함한다. 컬럼 디코더 CD는 내부 동작용 어드레스 신호 비트(또는 프리 디코드신호) AI<s:0>와 외부 판독용 어드레스 신호 비트(또는 프리 디코드 신호) AE<s:0>를 수신하여, 열 선택 신호 CAL과 경로 선택 신호 CAUE 및 CAUI를 생성한다. 내부 동작용 어드레스 신호 비트 AI<s:0>의 소정의 비트를 디코드하여 내부 동작용 접속 신호 CAUI가 생성되고, 외부 판독용 어드레스 신호 비트 AE<s:0>의 소정의 비트를 디코드하여 외부 판독용 선택 신호 CAUE가 생성된다. 열 선택 신호 CAL은 어드레스 신호 비트 AI<s:0> 및 AE<s:0>중 어느 하나에 따라서 생성된다. 비트 AE<m-2:s+1> 및 AE<m-2:s+1>은 로우 어드레스이며, 로우 디코더로 인가된다.

또, 프리 디코더 PD에 의해 프리 디코드 동작이 행해져, 프리 디코드 신호가 컬럼 디코더로 인가되지만, 이하에서는 설명의 간단화를 위해, 어드레스 비트를 직접 디코드하는 구성에 대해서 설명한다. 어드레스 신호 비트를 프리 디코드 신호로 치환하면, 어드레스 프리 디코드의 구성은 용이하게 얻어진다.

Y 게이트 YG는, 컬럼 디코더 CD로부터의 열 선택 신호 CAL에 따라서, 메모리 어레이 MA의 내부 데이터선군(群) DLG로부터 어드레스 지정된 열을 선택하는 열 선택 회로(35)와, 컬럼 디코더 CD로부터의 경로 선택 신호 CAUE에 따라서 열 선택 회로(35)에 의해 선택된 열중 소정수의 열을 외부 판독용 센스 앰프(15)에 접속하기 위한 외부 판독용 선택 회로(36)와, 컬럼 디코더 CD로부터의 내부 동작용 선택 신호 CAUI에 따라서 열 선택 회로(35)에 의해 선택된 열로부터, 또한 소정수의 열을 내부 동작용 센스 앰프 블럭(25)으로 접속하는 내부 동작용 선택 회로(37)를 포함하다. 외부 판독용 선택 회로(36)가 내부 데이터 전달선(40)을 거쳐서 외부 판독용 센스 앰프(15)에 결합되고, 내부 동작용 선택 회로(37)는 내부 데이터전달선(42)을 거쳐서 내부 동작용 센스 앰프 블럭(25)에 결합된다.

이 Y 게이트 YG에 있어서, 외부 판독용 선택 회로(36) 및 내부 동작용 선택 회로(37)를 마련하는 것에 의해, 각각 별도의 내부 데이터 전달선(40, 42)을 거쳐서, 메모리 어레이 MA의 선택열을 외부 판독용 센스 앰프(15) 또는 내부 동작용 센스 앰프 블럭(25)으로 선택적으로 접속하고, 하나의 뱅크에 있어서의 내부 동작시 타(他)뱅크로부터 데이터를 외부로 판독할 수 있다.

도 7은 도 6에 나타내는 Y 게이트 YG의 구성을 도시하는 도면이다. 도 7에 있어서는, 이 Y 게이트 YG에 있어서의 1 비트의 메모리 셀을 선택하는 부분의 구성을 나타낸다. 메모리 어레이 MA는 복수의 블럭으로 분할되고, 복수 블럭에 있어서, 열 선택 회로(35)에 의해 각각 1열이 선택되며, 글로벌 데이터선 GDL(GDL0, GDL1)에 선택열이 접속된다. 외부 판독용 선택 회로(36) 및 내부 동작용 선택 회로(37)에 의해 이들 글로벌 데이터선 GDL0 및 GDL1중 한쪽이 외부 판독용 센스 앰프 또는 내부 동작용 센스 앰프로 내부 데이터 전달선(40a 또는 42a)을 거쳐서 결합된다.

여기서는, 하나의 블럭이 4열로 구성되는 경우를 일례로서 나타내며, 열 선택 신호 CAL로서 열 선택 신호 CAL0~CAL3이 생성된다. 이 열 선택 회로(35)의 구성은 도 19에 나타내는 종래의 Y 게이트 YG의 열 선택 신호 CAL0~CAL3에 응답하는 부분의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여한다. 즉, 메모리 어레이 MA의 내부 데이터선군 DLG의 데이터선 DL에 대해서 트랜스퍼 게이트 TR0~TR3 및 TR4~TR7이 배치되며, 열 선택 신호 CAL0~CAL3에 따라서 트랜스퍼 게이트 TR0~TR3중 하나가 온 상태, 또한 트랜스퍼 게이트 TR4~TR7중 하나가 동시에 온 상태로 되어, 메모리 어레이 MA의 선택열이 글로벌 데이터선 GDL0 및 GDL1에 병렬로 접속된다.

외부 판독용 선택 회로(36)는 글로벌 데이터선 GDL0 및 GDL1 각각에 대응해서 마련되고, 외부 판독용 경로 선택 신호 CAUE0 및 CAUE1에 응답하여 도통시켜, 내부 데이터 전달선(40a)에 선택 글로벌 데이터선을 접속하는 트랜스퍼 게이트 TXE0 및 TXE1을 포함한다.

내부 동작용 선택 회로(37)는, 이 글로벌 데이터선 GDL0 및 GDL1 각각에 대응해서 마련되고, 내부 동작용 경로 선택 신호 CAUI0 및 CAUI1에 각각 응답하여 도통시켜, 글로벌 데이터선 CDL0 및 CDL1을 선택적으로 내부 데이터 전달선(42a)에 접속하는 트랜스퍼 게이트 TXI0 및 TXI1을 포함한다. 내부 데이터 전달선(40a, 42a)은 1 비트의 메모리 셀 데이터를 전달하여, 도 6에 나타내는 내부 데이터선(40, 42)에 각각 포함된다.

이 도 7에 나타내는 Y 게이트 YG의 구성에 있어서, 외부 판독용 선택 회로(36) 및 내부 동작용 선택 회로(37)는 각각 컬럼 디코더 CD로부터의 경로 선택 신호 CAUE 및 CAUI에 따라서 열 선택 동작을 실행하고 있다. 외부 판독용 선택 회로(36)의 비활성시에 있어서는, 트랜스퍼 게이트 TXE0 및 TXE1은 오프 상태이며, 내부 데이터 전달선(40a)은 글로벌 데이터선 GDL0 및 GDL1과 분리된다. 마찬가지로, 내부 동작용 선택 회로(37)의 비활성시에 있어서는, 트랜스퍼 게이트 TXI0 및 TXI1이 오프 상태이며, 내부 데이터 전달선(42a)은 글로벌 데이터선 GDL0 및 GDL1로부터 분리된다. 따라서, 하나의 메모리 어레이에 있어서, 내부 동작이 행해지고 있는 경우에는, 이 내부 동작이 행해지고 있는 메모리 어레이는 내부 데이터선(40a)으로부터 분리되어 있고, 타(他)뱅크가 이 내부 데이터선(40a)을 거쳐서 외부 판독용 센스 앰프로 데이터를 전달할 수 있다.

도 8은 도 6에 나타내는 컬럼 디코더의 구성을 도시하는 도면이다. 도 8에 있어서 컬럼 디코더 CD는, 어드레스 신호 비트 AE<2>, AI<2>, AE<1>, AI<1>, AE<0> 및 AI<0>을 수신하는 인버터(45a~45f)와, 어드레스 신호 비트 AE<2>, AI<2>, /AE<2> 및 /AI<2>과 뱅크 지시 신호 EBP_X 및 IBP_X에 따라서, 경로 선택 신호(열 블럭 선택 신호) CAUE0, CAUE1, CAUI0 및 CAUI1을 생성하는 2 입력 AND형 디코드 회로(47a~47d)를 포함한다. AND형 디코드 회로(47a)는 어드레스 신호 비트 /AE<2>와 뱅크 지시 신호 EBP_X를 수신하여 경로 선택 신호 CAUE0을 생성한다. AND형 디코드 회로(47b)는 어드레스 신호 비트 AE<2>와 뱅크 지시 신호 EBP_X를 수신하여 경로 선택 신호 CAUE1을 생성한다. AND형 디코드 회로(47c)는 어드레스 신호 비트/AI<2>와 뱅크 지시 신호 IBP_X를 수신하여 경로 선택 신호 CAUI0을 생성한다. AND형 디코드 회로(47d)는 어드레스 신호 비트 AI<2>와 뱅크 지시 신호 IBP_X를 수신하여 경로 선택 신호 CAUI1을 생성한다. 뱅크 지시 신호 EBP_X 및 IBP_X는 뱅크 포인터(3)(도 5참조)로부터 생성되어, 뱅크#X를 지정한다(X=1~4).

컬럼 디코더 CD는 3 입력 AND형 디코드 회로(48a~48h)를 더 포함한다. AND형 디코드 회로(48a)는 뱅크 지시 신호 EBP_X와 어드레스 신호 비트 /AE<1> 및 /AE<0>을 수신한다. AND형 디코드 회로(48b)는 뱅크 지시 신호 IBP_X와 /AI<1> 및/AI<0>을 수신한다. AND형 디코드 회로(48c)는 어드레스 신호 비트 /AE<1> 및 AE<0>과 뱅크 지시 신호 EBP_X를 수신한다. AND형 디코드 회로(48d)는 어드레스 신호 비트 /AI<1> 및 AI<0>과 뱅크 지시 신호 IBP_X를 수신한다. AND형 디코드 회로(48e)는 어드레스 신호 비트 AE<1> 및 /AE<0>과 뱅크 지시 신호 EBP_X를 수신한다. AND형 디코드 회로(48f)는 어드레스 신호 비트 AI<1> 및 /AI<0>과 뱅크 지시 신호 IBP_X를 수신한다. AND형 디코드 회로(48g)는 어드레스 신호 비트 AE<0> 및 AE<1>과 뱅크 지시 신호 EBP_X를 수신한다. AND형 디코드 회로(48h)는 어드레스 신호 비트 AI<1> 및 AI<0>과 뱅크 지시 신호 IBP_X를 수신한다.

컬럼 디코더 CD는, AND형 디코드 회로(48a, 48b)의 출력 신호를 수신하여 열 선택 신호 CAL0을 생성하는 OR 회로(49a)와, AND형 디코드 회로(48c, 48d)의 출력 신호를 수신하여 열 선택 신호 CAL1을 생성하는 OR 회로(49b)와, AND형 디코드 회로(48e, 48f)의 출력 신호를 수신하여 열 선택 신호 CAL2를 생성하는 OR 회로(49c)와, AND형 디코드 회로(48g, 48h)의 출력 신호를 수신하여 열 선택 신호 CAL3을 생성하는 OR 회로(49d)를 더 포함한다.

이 컬럼 디코더 CD의 출력부에는 선택 신호 CAUE0, CAUE1, CAUI0, CAUI1, 및 CAL0~CAL3 각각에 대해서 전압 레벨의 변환을 행하는 레벨 변환 회로(46)가 마련된다. 이 레벨 변환 회로(46)는 인가된 신호의 동작 전원 전압 레벨의 신호를 고전압 VP의 신호로 변환시킨다. 이 레벨 변환 회로(46)는 논리 레벨의 변환은 행하지 않는다. 이 고전압 VP에 의해 기록시에, 선택열상에 기록 고전압을 Y 게이트의 임계값 저압 손실의 영향을 받지 않고 전달한다.

이 컬럼 디코더 CD는, 외부 판독용 뱅크 지시 신호 EBP_X 및 내부 동작용 뱅크 지시 신호 IBP_X중 한쪽이 활성 상태로 되면, 열 선택 동작을 행하고, 또한 신호 EBP_X 및 IBP_X에 따라서 경로 선택 신호가 생성된다. 메모리 어레이내에 있어서의 열 선택 동작은 내부 동작시 및 외부 판독 동작시에 있어서 동일하며, 내부 동작시와 외부 판독 동작시에 따라서 이 선택된 열이 외부 판독용 센스 앰프나 검증용 센스 앰프(및 기록 회로)의 한쪽에 접속된다. 따라서, 이 도 8에 나타내는 컬럼 디코더 CD에 의해, 내부 동작시 및 외부 판독 동작중 어느 한 동작에 있어서도, 어드레스 신호(프리 디코드 신호)에 따라서 열 선택 동작 및 경로 선택 동작을 실행할 수 있다.

(센스 앰프의 구성)

도 9a는 외부 판독용 센스 앰프(15)의 구성을 도시하는 도면이다. 도 9a에 있어서, 외부 판독용 센스 앰프(15)는, 내부 데이터 전달선(40a)에 흐르는 전류의 유무를 검출하기 위한 전류 센스 회로(15a)와, 외부 판독용 센스 앰프 활성화 신호 ZEXSE의 비활성화시 도통시켜, 노드(15f)를 접지 전압 레벨로 프리차지하는 프리차지 트랜지스터(15b)와, 노드(15f)의 신호를 반전시키는 CMOS 인버터(15c)와, CMOS 인버터(15c)의 출력 신호를 반전시키는 CMOS 인버터(15d)와, 센스 앰프 출력 활성화 신호 EXRDE의 활성화시 CMOS 인버터(15d)의 출력 신호를 반전시켜 데이터 버퍼(2)로 인가하는 클럭 인버터(15e)를 포함한다.

이 도 9a에 나타내는 구성은, 도 18에 나타내는 종래의 센스 앰프의 구성에서, 소거/기록 검증 회로로 데이터를 전달하는 내부 출력 회로(906)를 제외한 구성과 등가이며, 각 대응하는 회로는 동일 구성을 갖는다. 전류 센스 회로(15a)는 외부 판독용 센스 앰프 활성화 신호 ZEXSE의 활성화시 활성화되어, 내부 데이터 전달선(40a(40))상에 전달된 데이터를 검출한다. 이 내부 데이터 전달선(40a(40))은 뱅크 B#1~B#4의 Y 게이트 YG에 공통으로 결합된다.

도 9b는 기록 회로 및 검증용 센스 앰프 블럭(25)에 포함되는 검증용 센스 앰프의 구성을 도시하는 도면이다. 도 9b에 있어서 검증용 센스 앰프는, 검증용 센스 앰프 활성화 신호 ZVFSE의 활성화시 내부 데이터 전달선(42a)의 전류의 유무를 검출하는 전류 센스 회로(25a)와, 센스 앰프 활성화 신호 ZVFSE의 비활성화시 노드(25f)를 접지 전압 레벨로 프리차지하는 프리차지 트랜지스터(25b)와, 노드(25f)의 신호를 반전시키는 CMOS 인버터(25c)와, CMOS 인버터(25c)의 출력 신호를 반전시키는 CMOS 인버터(25d)와, 검증용 센스 앰프 출력 활성화 신호 VFRDE의 활성화시 활성화되어 CMOS 인버터(25d)의 출력 신호를 반전시켜 소거/기록 검증 회로(6)로 전달하는 클럭 인버터(25e)를 포함한다.

이 도 9b에 나타내는 검증 센스 앰프의 구성은, 도 18에 나타내는 종래의 센스 앰프에 있어서, 데이터 버퍼로 데이터를 전달하는 내부 출력 회로(905)를 제외한 구성과 등가이다. 내부 데이터 전달선(42a(42))은 뱅크 B#1~B#4의 Y 게이트에 공통으로 결합된다.

도 9a 및 도 9b에 나타내는 센스 앰프의 구성에 있어서는, 내부 출력 회로(클럭 인버터(15e, 25e))는 하나씩 각각 마련될 뿐이어서, 센스 앰프 회로 자체의점유 면적을 저감할 수 있다. 따라서, 센스 앰프 회로의 수를 저감할 수 있음과 동시에, 센스 앰프 회로 자체의 면적도 저감할 수 있어, 칩 면적을 저감할 수 있다. 도 9a 및 도 9b에 나타내는 센스 앰프 회로의 동작은 종래의 센스 앰프 회로와 동일하다. 외부 판독 동작시에 있어서 외부 판독용 센스 앰프 활성화 신호 ZEXSE가 활성화되고, 또한 검증 동작시에는 검증 센스 앰프 활성화 신호 ZVFSE가 활성화된다.

(기록 회로의 구성)

도 10a는 블럭(25)에 포함되는 기록 회로의 구성의 일례를 도시하는 도면이다. 도 10a에 있어서 기록 회로는, 기록 데이터 WD의 논리 레벨을 반전시키고 또한 전압 레벨을 변환하는 레벨 변환 기능 부가 인버터(50a)와, 기록 회로 활성화 신호 WKE의 전압 레벨을 변환하고 또한 상보(相補) 제어 신호를 생성하는 레벨 변환 회로(50b)와, 레벨 변환 회로(50b)의 출력 신호에 응답하여 선택적으로 인에이블되어, 레벨 변환 기능 부가 인버터(50a)로부터의 신호에 따라서 내부 데이터 전달선(42a(42))을 구동시켜, 내부 기록 데이터 WDi를 생성하는 기록 드라이브 회로(50c)를 포함한다. 내부 데이터 전달선(42a(42))이 뱅크 B#1~B#4의 Y 게이트에 공통으로 결합된다.

기록 드라이브 회로(50c)는, 전원 노드와 내부 데이터 전달선(42a)과의 사이에 직렬로 접속되는 P채널 MOS 트랜지스터 PQ10 및 PQ11과, 내부 데이터 전달선(42a)과 접지 노드의 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ10 및NQ11을 포함한다. MOS 트랜지스터 PQ10 및 NQ10의 게이트로 레벨 변환 기능 부가 인버터(50a)의 출력 신호가 인가된다. MOS 트랜지스터 PQ11 및 NQ11의 게이트로는 레벨 변환 회로(50b)로부터의 반전 신호 및 비반전 신호가 각각 인가된다.

전원 노드로 고전압 VP을 부여하는 것에 의해 기록 동작시 메모리 셀 트랜지스터의 드레인(비트선)에 정(正)의 고전압을 부여한다. NOR형 플래쉬 메모리의 경우에는, 선택 메모리 셀의 게이트(워드선)로 보다 높은 프로그램 고전압 VPP가 인가된다. DINOR형 플래쉬 메모리의 경우에는, 기록 동작시 선택 메모리 셀의 게이트(워드선)로는 일반적으로 부(負)전압이 인가된다.

도 10b는 도 10a에 나타내는 레벨 변환 기능 부가 인버터(50a) 및 레벨 변환 회로(50b)의 구성을 개략적으로 도시하는 도면이다. 도 10b에 있어서 레벨 변환 회로(레벨 변환 기능 부가 인버터)는, 입력 신호 IN을 수신하는 인버터 IV와, 노드 NDA와 접지 노드의 사이에 접속되고 또한 그 게이트에 인버터 IV의 출력 신호를 수신하는 N채널 MOS 트랜지스터 NQ12와, 노드 NDB와 접지 노드의 사이에 접속되고 또한 그 게이트에 입력 신호 IN을 수신하는 N채널 MOS 트랜지스터 NQ13과, 고전압 공급 노드와 노드 NDA의 사이에 접속되고 또한 그 게이트가 노드 NDB에 접속되는 P채널 MOS 트랜지스터 PQ12와, 고전압 공급 노드와 노드 NDB의 사이에 접속되고 또한 그 게이트가 노드 NDA에 접속되는 P채널 MOS 트랜지스터 PQ13을 포함한다. 노드 NDA로부터 입력 신호 IN과 동일한 논리 레벨의 출력 신호 OUT가 생성되고, 노드 NDB로부터, 입력 신호 IN의 논리 레벨을 반전시킨 출력 신호 /OUT가 출력된다. 인버터 IV는 입력 신호 IN과 동일 진폭의 신호를 생성한다.

이 도 10b에 나타내는 레벨 변환 회로(레벨 변환 기능 부가 인버터)에 있어서는, 입력 신호 IN이 H 레벨(전원 전압 레벨)인 때에는, 인버터 IV의 출력 신호가 L 레벨로 되어, MOS 트랜지스터 NQ13이 온 상태, MOS 트랜지스터 NQ12가 오프 상태로 된다. 노드 NDB의 전압 레벨이 MOS 트랜지스터 NQ13에 의해 저하하여, MOS 트랜지스터 PQ12가 온 상태로 되어, 출력 신호 OUT가 H 레벨로 되고, 한편, 노드 NDB로부터의 출력 신호 /OUT가 L 레벨로 된다. 이들 신호 OUT 및 /OUT이 각각 고전압 VP 및 접지 전압 레벨로 되면, MOS 트랜지스터 PQ12는 소스 및 드레인이 동일 전압으로 되어, 오프 상태로 되고, 또한 MOS 트랜지스터 PQ13은 게이트 및 소스가 동일 전압으로 되어, 오프 상태로 된다.

입력 신호 IN이 L 레벨인 때에는 인버터 IV의 출력 신호가 H 레벨로 된다. 이 상태에 있어서는, MOS 트랜지스터 NQ12가 온 상태, MOS 트랜지스터 NQ13이 오프 상태로 되어, 노드 NDA가 L 레벨로 방전되고, 한편, 노드 NDB가 MOS 트랜지스터 PQ13에 의해 충전된다. 따라서, 출력 신호 OUT가 L 레벨, 출력 신호 /OUT가 H 레벨(고전압 VP 레벨)로 된다.

레벨 변환 기능 부가 인버터(50a)는 이 도 10b에 나타내는 구성에 있어서 출력 신호 /OUT를 이용한다. 한편, 레벨 변환 회로(50b)는 출력 신호 OUT를 N채널 MOS 트랜지스터 NQ11의 게이트로 인가하고, 한편 보의 출력 신호 /OUT를 P채널 MOS 트랜지스터 PQ11의 게이트로 인가한다.

따라서, 도 10a에 나타내는 기록 회로에 있어서, 기록 회로 활성화 신호 WKE가 비활성 상태의 L 레벨인 때에는, MOS 트랜지스터 PQ11 및 NQ11이 함께 오프 상태로 되어, 기록 드라이브 회로(50c)는 출력 하이 임피던스 상태로 된다. 한편, 기록 회로 활성화 신호 WKE가 H 레벨의 활성 상태로 되면, MOS 트랜지스터 PQ11 및 NQ11이 온 상태로 되어, 레벨 변환 기능 부가 인버터(50a)로부터의 출력 신호에 따라서 MOS 트랜지스터 PQ10 및 NQ10중 한쪽이 온 상태로 되어, 내부 기록 데이터 WDi가 생성된다. 기록 데이터 WD가 L 레벨인 때에는, 레벨 변환 기능 부가 인버터(50a)의 출력 신호가 H 레벨(고전압 VP 레벨)로 되어, MOS 트랜지스터 NQ10이 온 상태, MOS 트랜지스터 PQ10이 오프 상태로 되어, 내부 데이터 전달선(42a(42))의 내부 기록 데이터 WDi는 접지 전압 레벨의 L 레벨로 된다.

한편, 기록 데이터 WD가 H 레벨인 때에는, MOS 트랜지스터 PQ10이 온 상태, MOS 트랜지스터 NQ10이 오프 상태로 되어, 내부 데이터 전달선(42a(42))상의 내부 기록 데이터 WDi가 고전압 VP 레벨로 된다. 이 내부 기록 데이터 WDi가 H 레벨인 때에 선택 메모리 셀에 대한 기록(프로그램)이 행해진다. 내부 기록 데이터 WDi가 L 레벨인 때에는, 대응하는 메모리 셀로의 기록(프로그램)은 실행되지 않고, 대응하는 메모리 셀은 소거 상태를 유지한다.

또, 도 8에 나타내는 레벨 변환 회로(46)도 이 도 10b에 나타내는 레벨 변환 회로와 마찬가지의 구성을 갖는다. 논리 레벨의 변환(반전)을 실행하지 않는 경우, 도 10b의 출력 신호 OUT가 이용된다.

(내부 제어 회로의 구성)

도 11은 도 1에 나타내는 내부 제어 회로(7)의 구성을 개략적으로 도시하는도면이다. 도 11에 있어서, 내부 제어 회로(7)는, 제어 신호 CTL에 따라서 외부로부터의 커맨드 CMD를 취입 또한 디코드하여 내부 동작 지시 신호를 생성하는 커맨드 디코더(7a)와, 커맨드 디코더(7a)로부터의 동작 모드 지시 신호에 따라서 각종 내부 제어 신호를 발생하는 내부 제어 신호 발생 회로(7b)와, 내부 제어 신호 발생 회로(7b)로부터의 제어 신호에 따라서, 내부 동작용 어드레스 신호 AI를 취입 또한 변경해서 내부 제어 어드레스 신호 ICAD를 생성하는 어드레스 제어 회로(7c)를 포함한다.

내부 제어 신호 발생 회로(7b)는, 외부 판독용 센스 앰프 활성화 신호 ZEXSL, 외부 판독용 센스 앰프 출력 활성화 신호 EXRDE, 검증 센스 앰프 활성화 신호 ZVFSE, 검증용 센스 앰프 출력 활성화 신호 VFRDE 등을 발생시킨다. 이 내부 제어 신호 발생 회로(7b)는 통상 시퀀스 컨트롤러(sequence controller) 등의 구성을 갖고, 기록/소거 동작시에 필요한 제어 신호를 생성함과 동시에, 검증 동작의 제어도 실행한다. 뱅크 개개의 동작에 대해서는, 뱅크 포인터(3)로부터의 뱅크 지시 신호에 의해 내부 제어 회로(7)가 각 뱅크의 동작 제어를 행하더라도 좋고, 또한 내부 제어 회로(7)가 메인 제어 신호를 생성하여, 각 뱅크에 있어서 뱅크 지시 신호에 따라서 뱅크에 대한 제어 신호를 생성하더라도 좋다(어드레스 디코드 동작은 뱅크 지시 신호로 활성화됨).

이상과 같이, 본 발명의 실시예 1에 의하면, 외부 판독용 센스 앰프와 내부 검증용 센스 앰프를 별도로 마련함과 동시에, 이들을 각각의 경로를 거쳐서 뱅크에 결합하도록 구성하고 있어, 하나의 뱅크에서의 내부 동작시에 있어서 다른 뱅크로부터의 데이터를 판독하는 백그라운드 오퍼레이션 기능을 손상시키지 않고, 칩 점유 면적을 저감할 수 있다.

(실시예 2)

도 12는 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 요부(要部)의 구성을 개략적으로 도시하는 도면이다. 도 12에 있어서는, 하나의 뱅크의 구성을 대표적으로 나타낸다. 이 실시예 2에 있어서는, 메모리 어레이 MA의 열 방향(내부 데이터선 DL의 연재 방향)의 양측에, 대향하여 외부 판독용 Y 게이트 YGE와 내부 동작용 Y 게이트 YGI가 배치된다. 외부 판독용 Y 게이트 YGE는, 외부 판독용 컬럼 디코더 EXCD로부터의 열 선택 신호에 따라서, 메모리 어레이 MA의 선택열(내부 데이터선 DL)을 내부 데이터 전달선(40)을 거쳐서 외부 판독용 센스 앰프(15)로 결합한다. 내부 동작용 Y 게이트 YGI는, 내부 동작용 컬럼 디코더 INCD로부터의 열 선택 신호에 따라서 메모리 어레이 MA의 선택열을, 내부 데이터 전달선(42)을 거쳐서 기록 회로 및 내부 동작용 센스 앰프 블럭(25)에 결합한다.

외부 판독용 컬럼 디코더 EXCD로는 외부 판독 어드레스 신호 AE가 인가되고, 내부 동작용 컬럼 디코더 INCD에는 내부 동작용 어드레스 신호 AI가 인가된다. 로우 디코더 RD에는 어드레스 신호 AE 및 AI가 함께 인가된다. 단, 이들 디코더 EXCD, INCD 및 RD로 인가되는 어드레스 신호는 뱅크 어드레스 신호 비트를 제외하는 어드레스 신호 비트이다. 로우 디코더 RD는, 어드레스 신호 AE 및 AI에 따라서 외부 판독 동작 및 내부 동작시, 디코더 동작을 실행하여 어드레스 지정된 행에 대응하는 워드선 WL을 선택한다. 선택 워드선 및 열 선택 신호의 전압 레벨은 동작 모드에 따라 내부 제어 회로(7)에 의해 제어된다.

이 도 12에 도시하는 바와 같이, Y 게이트를 메모리 어레이 MA의 양측에 외부 판독 동작용 및 내부 동작용으로 분리하여 배치하는 것에 의해, 실시예 1과 다른 레이아웃 패턴을 실현할 수 있다. 일반적으로, 반도체 기억 장치의 칩 형상은 비휘발성 반도체 기억 장치를 수납하는 패키지의 형상에 의존한다. 이 레이아웃 패턴을 변경하는 것에 의해, 수납 패키지의 형상에 따라 칩 형상을 변경한다.

도 13은 도 12에 나타내는 Y 게이트의 구성의 일례를 도시하는 도면이다. 도 13에 있어서, 외부 판독용 Y 게이트 YGE는, 열 선택 신호 CALE0~CALE3 각각에 응답하여 메모리 어레이의 대응하는 내부 데이터선 DL을 글로벌 데이터선 GDEL0에 접속하는 트랜스퍼 게이트 TRE0~TRE3과, 열 선택 신호 CALE0~CALE3에 응답하여 각각 도통시켜 대응하는 내부 데이터선 DL을 글로벌 데이터선 GDEL1에 접속하는 트랜스퍼 게이트 TRE4~TRE7과, 열 그룹 선택 신호(경로 선택 신호) CAE0에 응답하여 글로벌 데이터선 GDEL0을 내부 데이터 전달선(40)에 접속하는 트랜스퍼 게이트 TGE0과, 열 그룹 선택 신호 CAUE1에 응답하여 글로벌 데이터선 GDEL1을 내부 데이터 전달선(40)에 접속하는 트랜스퍼 게이트 TGE1을 포함한다.

열 선택 신호 CALE0~CALE3 및 열 블럭 선택 신호 CAUE0 및 CAUE1은 도 12에 나타내는 외부 판독용 컬럼 디코더 EXCD로부터 인가된다.

내부 동작용 Y 게이트 YGI는, 메모리 어레이 MA의 내부 데이터선의 그룹에 대응하여 마련되어, 열 선택 신호 CALI0~CALI3에 응답하여 도통시켜, 대응하는 열을 글로벌 데이터선 GDIL0에 접속하는 트랜스퍼 게이트 TRI0~TRI3과, 메모리 어레이 MA의 별도의 열 그룹에 대응하여 마련되어, 열 선택 신호 CALI0~CALI3에 응답하여 대응하는 열을 글로벌 데이터선 DGIL1에 접속하는 트랜스퍼 게이트 TIR4~TIR7과, 열 블럭 선택 신호 CAUI0에 응답하여 도통시켜, 내부 글로벌 데이터선 DGIL0을 내부 데이터 전달선(42)에 접속하는 트랜스퍼 게이트 TGI0과, 열 글로벌 선택 신호 CAUI1에 응답하여 도통시켜, 글로벌 데이터선 DGIL1을 내부 데이터 전달선(42)에 접속하는 트랜스퍼 게이트 TGI1을 포함한다.

이 Y 게이트 YGE에 있어서는, 열 선택 신호 CALE0~CALE3에 따라서 열 블록 각각으로부터 1열이 선택되고, 열 블럭 선택 신호 CAUE1 및 CAUE0에 따라서 하나의 열 블럭이 선택된다. Y 게이트 YGI에 있어서도 마찬가지로, 열 선택 신호 CALI0~CALI3에 따라서 열 블록 각각으로부터 1열이 선택되고, 열 블럭 선택 신호 CAUI0 및 CAUI1에 의해 하나의 열 블럭이 선택된다.

이 열 선택 신호 CALI0~CALI3 및 열 블럭 선택 신호 CAUI0 및 CAUI1은 도 12에 나타내는 내부 동작용 컬럼 디코더 INCD로부터 인가된다. 외부 판독용 컬럼 디코더 EXCD 및 내부 동작용 컬럼 디코더 INCD는 각각 외부 판독 동작시 및 내부 동작시에 뱅크 지시 신호에 따라서 활성화된다. 따라서, 이 도 12 및 도 13에 나타내는 구성에 있어서도, 외부 판독용 센스 앰프 및 내부 동작용 센스 앰프가 각각의 경로(내부 데이터 전달선(40, 42))를 거쳐서 메모리 어레이 MA에 결합되어 있고, 하나의 메모리 어레이(뱅크)에 대한 내부 동작(소거/기록 동작)시에, 타(他)뱅크에 있어서 데이터의 판독을 실행할 수 있다.

도 14a는 도 12에 나타내는 외부 판독용 컬럼 디코더 EXCD의 구성의 일례를 도시하는 도면이다. 도 14a에 있어서, 외부 판독용 컬럼 디코더 EXCD는, 어드레스 신호 비트(또는 프리디코드 신호 비트) AE<2>-AE<0>를 수신하는 인버터(50a~50c)와, 뱅크 지시 신호 EBP_X의 활성화시 활성화되어, 인가된 소정의 세트의 어드레스 신호 비트의 세트에 따라 열 블럭 선택 신호 CAUE0 및 CAUE1을 각각 생성하는 AND형 디코드 회로(50d, 50e)와, 뱅크 지시 신호 EBP_X의 활성화시 활성화되어, 어드레스 신호 비트(또는 프리디코드 신호 비트) AE<1:0> 및 /AE<1:0>에 따라서 열 선택 신호 CALE0~CALE3을 생성하는 AND형 디코드 회로(50f~50i)를 포함한다.

AND형 디코드 회로(50d)는 인버터(50a)의 출력 신호 /AE<2>와 뱅크 지시 신호 EBP_X를 수신하여 열 블럭 선택 신호 CAUE0을 생성한다. AND형 디코드 회로(50e)는 어드레스 신호 비트(또는 프리디코드 신호 비트 : 이하, 단지 어드레스 신호 비트라고 칭함) AE<2>과 뱅크 지시 신호 EBP_X를 수신하여 열 블럭 선택 신호 CAUE1을 생성한다. AND형 디코드 회로(50f)는 인버터 회로(50b, 50c)로부터의 어드레스 신호 비트 /AE<1> 및 /AE<0>과 뱅크 지시 신호 EBP_X를 수신하여 열 선택 신호 CALE0을 생성한다. AND형 디코드 회로(50g)는 어드레스 신호 비트 /AE<1> 및 AE<0>과 뱅크 지시 신호 EBP_X를 수신하여 열 선택 신호 CALE1을 생성한다.

AND형 디코드 회로(50h)는 어드레스 신호 비트 AE<1> 및 /AE<0>과 뱅크 지시 신호 EBP_X를 수신하여 열 선택 신호 CALE2를 생성한다. AND형 디코드 회로(50i)는 어드레스 신호 비트 AE<1> 및 AE<0>과 뱅크 지시 신호 EBP_X를 수신하여 열 선택 신호 CALE3을 생성한다.

이 외부 판독용 컬럼 디코더 EXCD의 출력부에 AND형 디코드 회로(50d~50i)로부터의 선택 신호 CAUE0, CAUE1 및 CALE0~CALE3 각각의 레벨 변환을 실행하는 레벨 변환 회로(51)가 AND형 디코드 회로(50d~50i)에 대응하여 마련된다. 이 레벨 변환 회로(51)는 인가된 신호의 전압 레벨을 동작 전원 전압으로부터 고전압 VP로 변환할 뿐이고, 논리 레벨의 변환은 실행하지 않는다. 이 레벨 변환 회로(51)의 구성은, 예를 들면 도 10b에 나타내는 구성과 동일하다. 대응하는 선택 신호를 입력 신호 IN으로서 수신하여 출력 신호 OUT를 생성한다.

이 외부 판독용 컬럼 디코더 EXCD는, 뱅크 포인터로부터의 외부 판독용 뱅크 지시 신호 EBP_X가 활성 상태의 H 레벨로 되면, 디코드 동작을 실행하여, 열 블럭 선택 신호 및 열 선택 신호를 어드레스 신호 비트 AE<2:0>에 따라서 선택 상태(고전압 VP 레벨)로 구동한다. 외부 판독용 뱅크 지시 신호 EBP_X가 비활성 상태의 L 레벨인 때에는, 열 선택 신호 CALE0~CALE3 및 열 블럭 선택 신호 CAUE0 및 CAUE1은 전부 L 레벨이다.

도 14b는 도 12에 나타내는 내부 동작용 컬럼 디코더 INCD의 구성을 도시하는 도면이다. 도 14b에 있어서, 내부 동작용 컬럼 디코더 INCD는, 어드레스 신호 비트 AI<2:0>를 각각 반전하는 인버터(52a~52c)와, 인버터(52a)로부터의 보의 어드레스 신호 비트 /AI<2>와 내부 동작용 뱅크 지시 신호 IBP_X를 수신하여 열 블럭 선택 신호 CAUI0을 생성하는 AND형 디코드 회로(52d)와, 어드레스 신호 비트 AI<2>와 뱅크 지시 신호 IBP_X를 수신하여 열 블럭 선택 신호 CAUI1을 생성하는 AND형디코드 회로(52e)와, 어드레스 신호 비트 AI<1:0> 및 /AI<1:0>과 뱅크 지시 신호 IBP_X에 따라서 열 선택 신호 CALI0~CALI3을 생성하는 3 입력 AND형 디코드 회로(52f~52i)를 포함한다.

AND형 디코드 회로(52f)는 인버터(52b, 52c)로부터의 보의 어드레스 신호 비트 /AI<1:0>와 뱅크 지시 신호 IBP_X를 수신하여 열 선택 신호 CALI0을 생성한다. AND형 디코드 회로(52g)는 어드레스 신호 비트 /AI<1> 및 AI<0>과 뱅크 지시 신호 IBP_X를 수신하여 열 선택 신호 CALI1을 생성한다. AND형 디코드 회로(52h)는 어드레스 신호 비트 AI<1> 및 /AI<0>과 뱅크 지시 신호 IBP_X를 수신하여 열 선택 신호 CALI2를 생성한다. AND형 디코드 회로(52i)는 어드레스 신호 비트 AI<1> 및 AI<0>와 뱅크 지시 신호 IBP_X를 수신하여 열 선택 신호 CALI3을 생성한다.

이 내부 동작용 컬럼 디코더 INCD에 있어서도, AND형 디코드 회로(52d~52i) 각각에 대응하여, 선택 신호 각각의 레벨 변환을 실행하는 레벨 변환 회로(53)가 마련된다. 이 레벨 변환 회로(53)는 도 10b에 나타내는 레벨 변환 회로와 마찬가지의 구성을 갖고, 대응하는 AND형 디코드 회로(52d~52i)로부터의 선택 신호 CAUI0, CAUI1 및 CALI0~CALI3의 전압 레벨을 동작 전원 전압 레벨로부터 고전압 VP 레벨로 변환한다. 이 레벨 변환 회로(53)에 의해 기록시에 기록 고전압을 선택열상으로 전달할 수 있다.

이 도 14b에 나타내는 내부 동작용 컬럼 디코더 INCD도 내부 동작용의 뱅크 지시 신호 IBP_X가 활성 상태의 H 레벨인 때에 활성화되어 디코드 동작을 실행한다. 뱅크 지시 신호 IBP_X가 L 레벨의 비활성 상태인 때에는, 열 블럭 선택 신호CAUI0, CAUI1 및 열 선택 신호 CALI0~CALI3은 전부 L 레벨의 비선택 상태로 된다.

도 14a 및 도 14b에 도시하는 바와 같이, 컬럼 디코더 EXCD 및 INCD를, 각각 외부 판독용 뱅크 지시 신호 EBP_X 및 내부 동작용 뱅크 지시 신호 IBP_X에 의해 활성화함으로써, 실행되는 동작에 따라 정확히 열 선택 동작을 실행할 수 있다.

또, 이 컬럼 디코더 EXCD 및 INCD 전단(前段)에, 컬럼 프리 디코더가 마련되어 있고, 외부 판독용 컬럼 프리 디코더 및 내부 동작용 컬럼 프리 디코더가 각각 마련된다. 또한, 메모리 어레이에 포함되는 열 블럭의 수 및 각 열 블럭에 포함되는 열의 수에 따라 어드레스 신호 비트의 수도 설정된다.

뱅크 지시 신호 EBP_X 및 IBP_X는 이전의 실시예 1에 있어서의 뱅크 포인터와 마찬가지의 구성을 갖는 뱅크 포인터를 이용해서 생성할 수 있다.

뱅크 포인터(3)로부터 생성되는 뱅크 지시 신호 EBP_X 및 IBP_X에 대해서도, 이 비휘발성 반도체 기억 장치내에 마련되는 뱅크의 수에 따라서, 사용되는 뱅크 어드레스의 비트의 수도 조정된다.

도 15는 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 15에 있어서, 뱅크 B#1~B#4가 마련된다. 이들 뱅크 B#1~B#4의 내부 동작용 Y 게이트 YGI가 내부 데이터 전달선(42)에 공통으로 결합된다. 이 내부 데이터 전달선(42)은 기록 회로 및 내부 검증 센스 앰프 블럭(25)에 결합된다. 한편, 뱅크 B#1~B#4의 외부 판독용 Y 게이트 YGE는 내부 데이터 전달선(40)을 거쳐서 외부 판독용 센스 앰프(15)에 결합된다. 이들 내부 데이터 전달선(42, 40)은, 뱅크 B#1~B#4의 양측에 마련되는 Y 게이트 YGI 및 YGE에대응하여, 이들 뱅크 B#1~B#4의 양측에 배치한다. 이것에 의해, 기록 회로 및 내부 검증 센스 앰프 회로(25) 및 외부 판독용 센스 앰프(15)의 배치의 자유도가 높아져, 칩 레이아웃을 패키지 형상에 맞춰 변경할 수 있다. 또한, 뱅크 B#1~B#4의 배치에 따라 이들 기록 회로 및 내부 검증 센스 앰프 블럭(25) 및 외부 판독용 센스 앰프(15)를 최적 위치에 배치할 수 있어, 면적 이용 효율이 개선되어, 레이아웃 면적을 저감할 수 있다. 다른 회로는, 도 1에 나타내는 구성과 같이, 이들 회로(2~4, 6, 7)도 따라서 최적 배치된다.

(변경예 1)

도 16은 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 변경예 1의 구성을 도시하는 도면이다. 이 도 16에 나타내는 구성에 있어서, 뱅크 B#1~B#4 각각에는 내부 동작용 Y 게이트 YGI와 외부 판독용 Y 게이트 YGE가 마련된다. 뱅크 B#1~B#4 각각에 대응하여 기록 회로 및 내부 검증 센스 앰프 블럭(55a~55d)이 마련된다. 또한, 기록 회로 및 내부 검증 센스 앰프 블럭(55a~55d)은 공통으로 글로벌 내부 데이터 전달선(57)을 거쳐서 소거/기록 검증 회로(6)에 결합된다. 또한, 기록 회로 및 내부 검증 센스 앰프 블럭(55a~55d)은 내부 데이터 전달선(54a~54d)을 거쳐서 대응하는 뱅크 B#1~B#4의 내부 동작용 Y 게이트 YGI에 결합된다.

뱅크 B#1~B#4의 외부 판독용 Y 게이트 YGE는 공통으로 내부 데이터 전달선(40)을 거쳐서 외부 판독용 센스 앰프(15)에 결합된다.

이 도 16에 나타내는 구성에 있어서는, 뱅크 B#1~B#4 각각에 대해서 내부 검증 센스 앰프가 마련된다. 그러나, 이들 내부 검증 센스 앰프 각각에 있어서는, 데이터 전달 경로는 하나이고, 종래와 같이, 하나의 센스 앰프에 외부 판독용 내부 출력 회로 및 검증용 내부 출력 회로 2개를 마련할 필요가 없어, 따라서, 종래의 구성에 비해, 이들 내부 검증 센스 앰프의 행을 저감할 수 있어, 종래보다도 칩 면적을 저감할 수 있다.

또한, 뱅크 B#1~B#4에, 내부 동작용 Y 게이트 YGI와 외부 판독용 Y 게이트 YGE가 마련되어 있기 때문에, 기록 회로 및 내부 검증 센스 앰프 블럭(55a~55d)을 효율적으로 배치할 수 있어, 따라서 칩 면적 이용 효율을 개선하여 칩 면적을 저감할 수 있다.

이들 기록 회로 및 내부 검증 센스 앰프(55a~55d)는 내부 제어 회로(7)로부터의 제어 신호 및 제어 전압과 뱅크 포인터(3)로부터의 뱅크 지시 신호와 응답하여 선택적으로 활성화된다. 다른 구성은, 이전의 도 15에 나타내는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 부여한다.

또, 도 16에 나타내는 구성에 있어서, 뱅크 B#1~B#4 각각에 대응하여 기록 회로 및 내부 검증 센스 앰프 블럭이 마련되어 있다. 그러나, 이 기록 회로 및 내부 검증 센스 앰프 블럭이 소정수의 뱅크마다 마련되는 구성이더라도 좋다. 또한, 기록 회로가 뱅크 B#1~B#4에 공통으로 마련되어, 내부 검증 센스 앰프가 뱅크 B#1~B#4 각각에 대응하여 마련되더라도 좋다.

이상과 같이, 본 발명의 실시예 2에 의하면, 뱅크 각각에 있어서, 내부 동작용 Y 게이트와 외부 판독용 Y 게이트를 별도로 마련하고 있기 때문에, 내부 회로 레이아웃을 용이하게 최적화하여 효율적으로 내부 회로를 배치할 수 있어, 칩 면적을 면적 이용 효율 개선에 의해 저감할 수 있다. 또한, 이 내부 회로의 레이아웃의 자유도가 개선되기 때문에, 패키지 형상에 따라 칩 형상을 용이하게 변경할 수 있으므로, 레이아웃 변경에도 용이하게 대응할 수 있다.

(다른 구성)

이 실시예 1 및 2에 있어서는 뱅크의 수는 4개이다. 그러나, 이 뱅크의 수는 4에 한정되지 않고 다른 수의 뱅크가 마련되고 있더라도 좋다.

또한, 비휘발성 반도체 기억 장치는 NOR형 플래쉬 메모리 및 DINOR형 플래쉬 메모리, AND형 플래쉬 메모리, NAND형 플래쉬 메모리중 어느 하나이더라도 좋고, 하나의 뱅크로의 내부 동작시에 외부로 데이터를 판독하는 백그라운드 오퍼레이션 기능을 갖는 비휘발성 반도체 기억 장치이면 본 발명은 적용 가능하다.

또한, 복수의 뱅크 각각의 사이즈는 모두 동일한 사이즈(기억 용량)이더라도 좋고, 또한 서로 다른 기억 용량을 갖고 있더라도 좋다.

또한, 도 1, 15 및 16에 있어서는, 기록 데이터 버퍼(4) 및 소거/기록 검증 회로(6)로 내부 동작용 뱅크 지시 신호의 활성화시, 이들 회로(4, 6)를 인에이블하기 때문에, 뱅크 포인터(3)로부터의 뱅크 지시 신호가 인가되고 있다. 그러나, 이들 회로(4, 6)는 내부 제어 회로(7)의 제어하에서 선택 뱅크에 관계없이 일괄해서 제어되더라도 좋다.

이상과 같이, 본 발명에 의하면, 내부 동작용 센스 앰프와 외부 데이터 판독용 센스 앰프를 별도로 마련하고 있기 때문에, 이들 센스 앰프를 각각의 경로를 거쳐서 각 뱅크에 접속하는 구성이라고 하면, 백그라운드 오퍼레이션 기능을 손상시키지 않고 센스 앰프 회로의 점유 면적의 저감 및 레이아웃의 자유도의 개선을 용이하게 실현할 수 있어, 면적 이용 효율이 우수한 비휘발성 반도체 기억 장치를 실현할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 각각이 복수의 비휘발성 메모리 셀을 구비하는 복수의 메모리 뱅크와,

   상기 복수의 메모리 뱅크의 소정수의 메모리 뱅크에 대응하여 마련되어, 대응하는 메모리 뱅크로부터 판독된 데이터를, 버퍼 회로를 거쳐서 출력하기 위한 적어도 하나의 판독용 센스 앰프와,

   상기 적어도 하나의 판독용 센스 앰프와 별도로 상기 복수의 메모리 뱅크에 대해서 마련되고, 메모리 뱅크의 선택 메모리 뱅크로부터 메모리 셀의 데이터를 소정의 내부 동작을 위해서 판독하기 위한 적어도 하나의 내부 동작용 센스 앰프 회로

   를 포함하는 비휘발성 반도체 기억 장치.
2. 행렬 형상으로 배치되는 복수의 비휘발성 메모리 셀을 갖는 메모리 어레이와,

   상기 메모리 어레이의 선택 메모리 셀의 데이터를 외부로 판독하기 위한 외부 센스 앰프 회로와,

   상기 외부 센스 앰프 회로와 별도로 마련되어, 상기 메모리 어레이의 선택 메모리 셀의 데이터를 소정의 내부 동작을 위해 판독하기 위한 내부 동작용 센스 앰프 회로와,

   상기 메모리 어레이의 선택 메모리 셀을 각각의 경로를 거쳐서 상기 외부 센스 앰프 회로 및 상기 내부 동작용 센스 앰프 회로로 결합하기 위한 선택 회로

   를 포함하는 비휘발성 반도체 기억 장치.
3. 백그라운드 오퍼레이션이 가능한 비휘발성 반도체 기억 장치에 있어서,

   하나의 메모리 셀 어레이로부터 연재하는 복수의 데이터 판독 경로를 마련하고, 이 메모리 어레이를 각각 복수개 배치하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.