KR100397356B1 - Apparatus for processing data in pdp television - Google Patents

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Abstract

PURPOSE: An apparatus for processing data in a PDP television is provided to reduce the number of logics in a system by processing data by not line units, but input units of address drive ICs. CONSTITUTION: A data interface unit provides 1 bit image data to each address drive IC(Integrated Chip) when the digital interface unit outputs temporarily stored digital data to the address drive IC. If the data are inputted to the address drive ICs in order with parallel shift, 2559 bit image data are all loaded to the address drive ICs. The address drive IC has input pins B1,B2,B3,B4 for processing data by 4 bits through 15 times, so a pattern of the pins is formed as 60.

Description

피디피 텔레비전의 데이터처리장치PDTV data processing device

본 발명은 피디피 계조처리를 위한 데이터처리장치에 관한 것이다. 피디피시스템의 데이터 인터페이스부에서 어드레스 구동 IC로의 데이터처리를 라인단위로 처리하지 않고 어드레스 구동 IC의 입력단위로 처리하기 위한 피디피 텔레비전의 데이터처리장치(A data processing apparatus for plasma display panel television)에 관한 것이다.The present invention relates to a data processing apparatus for PD gradation processing. A data processing apparatus for plasma display panel television for processing the data processing from the data interface of the PD system to the address driver IC instead of the unit of the line in the unit of the address driver IC. .

평판표시장치 중에서 피디피(PDP)는 칼라표시와 대형화가 용이한 점 때문에 차세대 디스플레이기기로써 각광 받고 있다. 이러한 피디피를 이용한 텔레비전인 피디피 텔레비전은 플라즈마 디스플레이를 이용한 것으로, 플라즈마란 일반적으로 물질의 3상인 고체, 액체, 기체의 상태와는 다른 또 하나의 상태를 말하지만 여기서는 기체 상태에 있는 물질이 전압과 같은 외부의 힘을 받아 에너지를 얻어 이온화된 상태를 말한다. 그러므로 플라즈마 디스플레이는 기체방전 현상중에서 글로우(glow)방전 영역을 이용하여 문자, 그래픽 혹은 영상을 표시하는 소자라 할 수 있다. 이와같은 글로우방전 영역에서 동작하는 플라즈마디스플레이는 방전개시 전압보다 낮은 전압으로 방전을 유지할 수 있다는 잇점을 지니고 있다. 피디피 텔레비전은 상기와 같은 플라즈마 디스플레이장치를 이용하여 수신되는 아날로그영상신호를 디지털데이터로 변화하여 플라즈마 패널에 계조처리를 하여 화상을 구현하는 장치이다.Among the flat panel display devices, PDPs are in the spotlight as the next generation display devices due to their easy color display and large size. The PDTV, which is a television using a PD, uses a plasma display. Plasma is another state different from a solid, liquid, or gas which is generally a three-phase phase of a substance. It refers to the ionized state by obtaining energy by the power of. Therefore, the plasma display may be a device that displays text, graphics, or images by using a glow discharge region during gas discharge. The plasma display operating in the glow discharge region has an advantage of maintaining the discharge at a voltage lower than the discharge start voltage. PDTV is a device that implements an image by converting an analog image signal received using the plasma display apparatus into digital data and performing gradation processing on the plasma panel.

상기의 디지털데이터를 처리하여 플라즈마 패널에 계조처리를 하기 위한 피디피 텔레비전의 데이터처리는 첨부도면 도 1에 도시한 바와 같은 구성에 의해서 행하여진다. 안테나로부터 수신된 아날로그영상신호를 디지털데이터로 변환하고, 그 디지털데이터를 수신하여 데이터를 쉬프트하기에 적합한 형태로 재배열하여 교번으로 쉬프트시키는 메모리부(3), 상기의 메모리부(3)로부터 인가된 데이터를 데이터 스트림 형태로 하여 출력하는 데이터 인터페이스부(4), 상기의 데이터 인터페이스부(4)로부터 출력된 데이터를 플라즈마 패널에 출력하여 디스플레이시키는 어드레스 구동 IC(6) 및 상기의 메모리부(3), 데이터 인터페이스부(4), 어드레스 구동 IC(6)에 상기의 데이터처리에 필요한 제어신호를 제공하는 타이밍 콘트롤러부(5)로 구성된다.The data processing of the PDTV for processing the digital data and performing the gradation processing on the plasma panel is performed by the configuration as shown in FIG. The memory unit 3 converts the analog image signal received from the antenna into digital data, receives the digital data, rearranges the data into a form suitable for shifting the data, and shifts the data alternately. A data interface unit 4 for outputting the data in the form of a data stream, an address driver IC 6 for outputting the data output from the data interface unit 4 to the plasma panel, and displaying the data; ), And a timing controller section 5 for providing the data interface section 4 and the address driver IC 6 with control signals necessary for the data processing.

상기의 타이밍 콘트롤러부(5)로부터 메모리부(3)로 제공되는 클럭신호 clk_480은 화면 한프레임을 구성하는데 필요한 480라인의 데이터를 출력시키는데 사용되는 클럭신호이다. 또한 타이밍 콘트롤러부(5)로부터 데이터 인터페이스부(4)로 제공되는 쉬프트신호 f_107sft는 어드레스 구동 IC(6)로 데이터를 입력시키는 입력 쉬프트레지스터의 신호이고 f_32sft는 어드레스 구동 IC(6)에서 데이터를 출력하기 위한 출력 쉬프트레지스터의 신호이다.The clock signal clk_480 provided from the timing controller unit 5 to the memory unit 3 is a clock signal used for outputting 480 lines of data necessary for forming one frame of the screen. In addition, the shift signal f_107sft provided from the timing controller unit 5 to the data interface unit 4 is a signal of an input shift register for inputting data into the address driving IC 6 and f_32sft outputs data from the address driving IC 6. This is the signal of the output shift register.

상기의 피디피 텔레비전시스템에서는 복합영상신호입력부, 디지털 영상 데이터 처리부 및 PDP 구동부로 구성되어 있고, 디지털화된 영상데이터를 PDP 계조처리하기에 적절한 형태로 변환하기 위해서 디지털 영상데이터 처리부의 메모리부(3)에서 디지털 영상데이터를 재배열한다. 재배열하여 선택된 디지털 영상데이터를 타이밍 콘트롤러부(5)의 메인클럭을 이용하여 데이터를 선택하여 데이터 인터페이스부(4)로 출력하고, 상기의 데이터 인터페이스부(4)에서는 계조처리에 적절한 데이터 스트림형태로 하여 PDP 구동부의 어드레스 구동 IC(6)로 디지털영상데이터를 출력한다. 종래에는 디지털 데이터 처리부에서 데이터를 PDP 구동부의 어드레스 구동 IC(6)로 출력하기 위해서 상기의 디지털 영상 데이터 처리부의 타이밍 콘트롤러부(5)에서 제공되는 데이터 쉬프트신호에 의해서 데이터 인터페이스부(4)에서의 데이터 출력을 제어하는 방법이 일반적이었다. 하나의 어드레스 구동 IC(6)에서는 상기의 데이터 인터페이스부(4)로부터 넘어오는 데이터를 4비트씩 16번, 64비트의 데이터를 받아서 처리하게 된다. 그러나 어드레스 구동 IC(6)를 2개를 1조로 하여 단순화 한 경우에도 4bits 씩 32번의 작업이 필요하다. 그러므로 데이터 인터페이스부(10)에서 디지털영상데이터를 상기의 어드레스 구동 IC(6)로 보내기 위해서는 데이터 인터페이스부(4)와 타이밍 콘트롤러부(5)에서 그에 필요한 쉬프트신호를 입출력시키는데 총 64개의 패턴이 필요하게 된다.In the PDTV system, a composite video signal input unit, a digital image data processing unit, and a PDP driving unit are included. The digital image data processing unit's memory unit 3 converts the digitized image data into a form suitable for PDP gray level processing. Rearrange digital image data. The rearranged and selected digital image data is selected by using the main clock of the timing controller 5 to output the data to the data interface unit 4, and the data interface unit 4 has a data stream type suitable for gradation processing. The digital video data is output to the address driver IC 6 of the PDP driver. Conventionally, the digital data processing section outputs data to the address driving IC 6 of the PDP driver section by the data shift signal provided by the timing controller section 5 of the digital image data processing section. The method of controlling the data output was common. In one address driver IC 6, the data from the data interface unit 4 is received 16 times and 64 bits of data each of 4 bits. However, even when the two address driver ICs 6 are simplified as one set, 32 operations are required every 4 bits. Therefore, in order to send the digital image data from the data interface unit 10 to the address driving IC 6, a total of 64 patterns are required to input and output the shift signals required by the data interface unit 4 and the timing controller unit 5. Done.

도 2는 상기의 어드레스 구동 IC를 2개를 1조로 하여 배치한 피디피 텔레비전의 블록도이다. 어드레스 구동 IC가 패널의 상측에 20개, 아래측에 20개 모두 40개의 어드레스 구동 IC가 배치되어 있다. 이 경우 어드레스 구동 IC의 2개 1조는 상측에서는 도 2에서 도시한 바와 같이 IC1-IC3, IC5-IC7, IC9-IC11,....과 같이 결합된다.Fig. 2 is a block diagram of a PDTV with two address driver ICs arranged in a set. 40 address driving ICs are arranged in the upper side of the panel and 20 in the lower side. In this case, two sets of address driving ICs are combined as shown in Fig. 2 on the upper side as IC1-IC3, IC5-IC7, IC9-IC11, ....

도 3은 상기의 하나의 어드레스 구동 IC의 데이터입출력과 관련된 구성도이다. 본래는 RGB 각각 8비트로 처리되지만, 상하측으로 구분하여 4비트씩 처리가 된다. 도 3의 B1,B2,B3,B4는 어드레스 구동 IC의 입력핀번호이다. 하나의 입력에 대하여 16번 데이터가 쉬프트되므로 어드레스 구동 IC의 입출력핀은 64개가 있다.3 is a configuration diagram related to data input / output of one address driver IC described above. Originally, 8 bits of RGB are processed, but 4 bits are processed by being divided into upper and lower sides. B1, B2, B3, and B4 in Fig. 3 are input pin numbers of the address driver IC. Since data 16 is shifted for one input, there are 64 input / output pins of the address driver IC.

상기와 같은 어드레스 구동 IC의 구조에 맞추어 데이터 인터페이스와의 데이터처리 관계를 살펴보면, 첨부도면 도4에 도시한 바와같다.Referring to the data processing relationship with the data interface in accordance with the structure of the address driver IC as described above, it is as shown in FIG.

도 4는 64핀으로 구성된 종래의 어드레스 구동 IC의 입력단에 대응하는 데이터 인터페이스맵의 부분을 도시한 것이다. 도 4의 세로줄은 데이터 인터페이스의 입력 쉬프트레지스터번호이다. f_107sft1부터 f_107sft107까지 있다. 가로줄은 RGB 4비트씩 총 12비트를 의미한다. 도 4의 하나의 셀에 기재된 기호의 의미는 가장 상측 좌단에 있는 셀을 예를들어서 설명하면 ic1은 어드레스 구동 IC의 번호를 의미한다. 따라서 상하 각각 20개가 있으므로 ic1~ic40까지 존재한다. 그러나 도 4에 도시한 맵은 플라즈마 패널의 상측에 해당하는 것이다. 상기 셀의 중앙 B1은 핀번호이다. 또한 상기 셀의 우측 1은 출력쉬프트레지스터의 번호이다. 출력쉬프트레지스터는 상하 각각 16개가 존재한다.4 shows a portion of a data interface map corresponding to an input terminal of a conventional address driver IC composed of 64 pins. 4 is an input shift register number of a data interface. From f_107sft1 to f_107sft107. The horizontal line means a total of 12 bits for 4 bits of RGB. The meaning of the symbol described in one cell of Fig. 4 describes, for example, the cell at the upper left end, ic1 means the number of the address driver IC. Therefore, since there are 20 each up and down, ic1 ~ ic40 exists. However, the map shown in FIG. 4 corresponds to the upper side of the plasma panel. The center B1 of the cell is the pin number. Also, the right 1 of the cell is the number of the output shift register. There are 16 output shift registers.

그러나 상기의 도 4의 종래의 데이터 인터페이스맵에서 알 수 있듯이 도 4의 상단으로부터 6번째 라인(107sft6)에는 ic1과 ic3가 공존하고 있다. 그 이유는 어드레스 구동 IC의 핀을 64개짜리 사용하기 때문이다. 이는 데이터처리를 4비트씩 16회에 처리하고 있기 때문이라고도 설명할 수 있다. 그러므로 도 4의 맵에서도 알 수 있듯이 어드레스 구동 IC의 번호가 바뀔 때마다 항상 규칙성이 없게된다. 따라서 데이터 인터페이스를 어드레스 구동 IC의 입력단위로 처리하지 못하고 라인단위로 처리하게 되어 시스템에서 위와 같은 데이터처리에 과다한 로직의 수가 필요하게 되는 문제점이 있다.However, as can be seen from the conventional data interface map of FIG. 4, ic1 and ic3 coexist in the sixth line 107sft6 from the top of FIG. The reason is that 64 pins of the address driver IC are used. This can be explained by the fact that data processing is performed 16 times by 4 bits. Therefore, as can be seen from the map of Fig. 4, whenever the number of the address driver IC changes, there is always no regularity. Therefore, the data interface is not processed by the input unit of the address driver IC but by the line unit, and thus, the system requires an excessive number of logics for the above data processing.

따라서 본 발명은 상기의 어드레스 구동 IC의 입력 포맷에 대응하여 데이터 인터페이스를 하지 못하는 종래의 문제점을 해결하기 위해서 한 것으로, 본 발명의 목적은 데이터 인터페이스를 어드레스 구동 IC의 활용을 바꾸어 어드레스 구동 IC의 입력단위로 처리할 수 있는 피디피 텔레비전의 데이터처리장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the conventional problem of failing to interface with data corresponding to the input format of the address driver IC. The object of the present invention is to change the utilization of the address driver IC to input the address driver IC. The present invention provides a data processing apparatus of a PDTV that can be processed in units.

본 발명의 목적을 달성하기 위한 기술사상으로 현재 데이터 인터페이스를 RGB 4비트씩 16번 처리할 수 있도록 64핀짜리 어드레스 구동 IC를 사용하는 것을, 어드레스 구동 IC가 데이터 인터페이스 입력단계에서 공존하지 못하도록 어드레스 구동 IC의 입출력핀을 12의 배수로 구성하거나 현재의 64개의 패턴중에서 12의 배수에 상당하는 패턴만을 사용하도록 하는 데이터처리장치를 제시한다.As a technical idea for achieving the object of the present invention, the use of a 64-pin address driver IC to process the current data interface 16 times in RGB 4 bits is used to prevent the address driver IC from coexisting at the data interface input stage. This paper proposes a data processing apparatus that configures the input / output pins of an IC in multiples of 12 or uses only patterns corresponding to multiples of 12 among the current 64 patterns.

도 1은 피디피 텔레비전의 데이터처리를 설명하기 위한 블록도이다.1 is a block diagram for explaining data processing of a PDTV.

도 2는 플라즈마패널과 어드레스 구동 IC의 배치도이다.2 is a layout view of a plasma panel and an address driver IC.

도 3는 도 2의 어드레스 구동 IC에서의 데이터처리를 설명하기 위한 도면이다.FIG. 3 is a diagram for describing data processing in the address driver IC of FIG. 2.

도 4는 종래의 데이터 인터페이스맵의 구조를 설명하기 위한 도면이다.4 is a view for explaining the structure of a conventional data interface map.

도 5는 피디피 텔레비전의 블록도이다.5 is a block diagram of a PDTV.

도 6은 본 발명의 데이터처리장치를 설명하기 위한 데이터 인터페이스맵의 예시도이다.6 is an exemplary diagram of a data interface map for explaining a data processing apparatus of the present invention.

도 7은 본 발명의 실시예를 설명하기 위한 개념도이다.7 is a conceptual diagram for explaining an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : AV부 2 : ADC부1: AV unit 2: ADC unit

3 : 메모리부 4 : 데이터 인터페이스부3: memory section 4: data interface section

5 : 타이밍콘트롤러부 6 : 어드레스 구동 IC5 Timing Controller Part 6 Address Driving IC

7 : 유지/주사 구동 IC 8 : 고전압 구동회로부7: holding / scanning driving IC 8: high voltage driving circuit

9 : AC/DC 전환부 10 : 아날로그 복합영상신호처리부9: AC / DC conversion unit 10: analog composite video signal processing unit

20 : 디지털 데이터 처리부 30 : PDP 구동부20: digital data processing unit 30: PDP drive unit

이하에서는 본 발명의 실시예에 대한 구성 및 그 작용에 대하여 첨부도면을 참조하면서 상세히 설명하기로 한다. 우선, 본 발명의 실시예를 효과적으로 설명하기 위해서 피디피 텔레비전의 계조처리를 기술에 대하여 개략적으로 설명하기로 한다. 도 5는 상기의 플라즈마 디스플레이를 이용하는 피디피 텔레비전의 개략적인 구성을 도시한 것이다.Hereinafter will be described in detail with reference to the accompanying drawings for the configuration and operation of the embodiment of the present invention. First, in order to effectively describe the embodiment of the present invention, a description will be given of the technique of gray scale processing of a PDTV. Fig. 5 shows a schematic configuration of a PDTV using the plasma display described above.

안테나에서 입력되는 아날로그 복합영상신호가 AV(Audio-Video)부(1)에서 아날로그처리되는 아날로그복합신호처리부(10)와, 상기의 아날로그신호를 입력받아 ADC부(2)에서 일정한 데이터로 디지탈화되고, 상기의 디지털영상데이터는 다시 메모리부(3)와 데이터 인터페이스부(4)를 통해 PDP 계조처리 특성에 부합되는 데이터 스트림(Data stream)의 형태로 만드는 디지털 데이터처리부(20)와, 상기의 데이터 스트림을 입력받아 어드레스 구동 IC부(6)에서 플라즈마 패널로 제공하여 화상표시를 하도록 하는 PDP 구동부(30)와, 또한 타이밍 콘트롤부(5)와 고압구동회로부(8)는 어드레스, 주사 및 유지구동IC(Sustain Driver IC)부(6)에서 필요로 하는 고압 콘트롤 펄스를 출력하고, AC/DC부(9)는 교류전원을 입력으로 하여 전체시스템에서 필요로 하는 모든 DC전압을 생성, 공급하는 것으로 구성된다.The analog composite video signal input from the antenna is digitalized by the analog composite signal processing unit 10 which is analog-processed by the AV (Audio-Video) unit 1 and the analog signal, and is digitalized by the ADC unit 2 with constant data. The digital image data is again converted into a data stream (Data stream) conforming to the characteristics of the PDP gray scale through the memory unit 3 and the data interface unit 4, and the data. The PDP driver 30 which receives the stream and provides the image display by providing the stream to the plasma panel from the address driver IC unit 6, and the timing control unit 5 and the high voltage driver circuit unit 8, includes the address, scan and sustain drive. Outputs the high-voltage control pulse required by the IC (Sustain Driver IC) section 6, and the AC / DC section 9 generates and supplies all the DC voltages required by the entire system by inputting AC power. It consists of.

상기의 AV부(1)에서는 NTSC 복합신호를 입력받아 아날로그 RGB 신호와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(2)에 공급한다. 이 APL은 피디피 텔레비전시스템의 밝기 개선을 위해 사용된다.The AV unit 1 receives the NTSC composite signal, separates the analog RGB signal from the horizontal and vertical synchronization signals, obtains an average picture level (APL) corresponding to the average value of the luminance signal (Y), and then converts the ADC unit (2). To feed. This APL is used to improve the brightness of the PDTV system.

NTSC 복합영상신호는 비월주사(Interlaced scan) 방식으로 1프레임이 기수/우수의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다.NTSC composite video signal is interlaced scan method, and one frame is composed of two fields of odd / excellent, horizontal synchronous signal has a frequency of about 15.73KHZ and vertical synchronous signal about 60Hz. The audio signal separated from the composite video signal is output through the audio amplifier directly to the speaker.

ADC부(2)는 아날로그 RGB신호를 입력으로 받아 디지털테이타로 변환하여 메모리부(3)로 출력해 주며, 이때 이 디지털 데이타는 피디피 텔레비전시스템의 밝기 개선을 위해 변환된 형상의 영상데이타이다. ADC부(2)는 증폭부, 클럭생성부, 샘플링 영역 설정부, 그리고 데이터 맵핑부로 구성된다.The ADC unit 2 receives an analog RGB signal as an input, converts it into a digital data, and outputs the digital data to the memory unit 3, where the digital data is an image data of a converted shape for improving the brightness of the PDTV system. The ADC section 2 is composed of an amplifier section, a clock generation section, a sampling area setting section, and a data mapping section.

상기 ADC부(2)의 증폭부는 아날로그 RGB 신호 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다. 클럭생성부는 샘플링 클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다. PLL은 입력동기신호의 위상과 루프(Loop)에서 출력된 가변펄스의 위상을 비교하는 PD(Phase Detector), VCXO(Voltage Controlled Crystal Oscillstor)의 콘트롤전압을 출력하는 LF(Loop Filter), 콘트롤전압에 의해 발진하는 VCXO, 그리고 VCXO의 출력을 분주하여 위상비교펄스를 출력하는 PC(Programmable Counter)로 구성되어, 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직 직선성이 보장되지 않는다. 샘플링영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다.The amplifying section of the ADC section 2 amplifies the analog RGB signal and the APL signal to a signal level suitable for quantization, and converts the horizontal and vertical synchronous signals into a constant phase and outputs them. The clock generator must use a clock that is synchronized with the input synchronization signal. The clock generator generates clocks using phase locked loops (PLLs). PLL is used to compare the phase of the input synchronous signal with the phase of the variable pulse output from the loop. And a PC (Programmable Counter) for dividing the output of the VCXO and the output of the VCXO to output a phase comparison pulse, thereby outputting a clock synchronized with the input synchronous signal. If the clock synchronized to the input synchronization signal is not used, the vertical linearity of the displayed image is not guaranteed. The sampling area is set to the vertical position and the horizontal position. The vertical position section is a pulse for setting only the line with the image information among the input signals, and the horizontal position section is a pulse for setting only the time with the image information among the lines set to the vertical position. The vertical position section and the horizontal position section are the standards for sampling.

우수/기수 필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 선택된 라인마다, 최소 853개의 샘플링 클럭이 존재할 수 있는 시간이 되어야 한다. 데이터 맵핑부는 ADC부(2)에서 출력된 RGB 데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, ADC부(2)에서 출력된 RGB데이터를 1:1 맵핑하여 개선된 RGB 데이터 형태로 메모리부(3)에 제공한다.A total of 480 lines are selected, 240 lines each for even / odd fields. The horizontal position section should be such that there can be at least 853 sampling clocks per selected line. The data mapping unit maps RGB data output from the ADC unit 2 into data corresponding to brightness characteristics of the PDP and outputs the data. In other words, by arranging several vector tables in the ROM and selecting the optimal vector table according to the digitized APL data, the RGB data output from the ADC unit 1 is mapped by one to one. To provide.

메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열 할 필요가 있다. 또한, 비월주사 방식으로 입력되는 영상데이터를 순차주사 방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다. 메모리부(3)에서 출력되는 RGB 화소 배치에 맞게 배열되어 어드레스 구동 IC(6)에 공급되어야 하며, 이 때문에 데이터 인터페이스부(4)가 필요하다. 디스플레이 사이즈는 853×3(RGB)×480이며, 데이터 인터페이스부에서는 1라인 분량(853×3=2559bits)의 데이터를 임시 저장하여야 하는데 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2라인 분량(2559×2=5118bits)의 임시저장장소가 필요하다. 메모리부(3)로부터 RGB 각각 8bits씩 총 24bits의 데이터가 차례로(107회) 임시 저장영역 A에 입력되면서(24bits×107=2568bits), 이와 동일한 시간 간격으로 임시 저장영역 B의 이전 1라인분량의 데이터가 어드레스 구동 IC에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 임시저장영역 A와 B에서 교대로 일어나게 된다. 즉, 임시 저장영역 A가 입력모드, B가 출력모드로 동작한 후, 그 다음에는 A가 출력모드, B가 입력모드가 되는 동작을 반복한다.In the memory unit 3, for the PDP gradation processing, it is necessary to reconstruct the video data of one field into a plurality of subfields, and then rearrange from the most significant bit MSB to the least significant bit LSB. In addition, since the image data inputted by the interlaced scanning method is converted into a sequential scanning method and displayed, an area for storing one frame of image data is required. It is required to be arranged in accordance with the RGB pixel arrangement output from the memory section 3 and supplied to the address driver IC 6, which is why the data interface section 4 is required. The display size is 853 × 3 (RGB) × 480, and the data interface part needs to temporarily store 1 line of data (853 × 3 = 2559bits) .Because the data continuity must be guaranteed (input and output are performed simultaneously), 2 A temporary storage area of 2559 x 2 = 5118 bits is required. 24 bits of data, 8 bits each of RGB from the memory unit 3, are input to the temporary storage area A in turn (107 times) (24 bits x 107 = 2568 bits), and at the same time interval, the previous one-line amount of the temporary storage area B is stored. Data is output in the form of a data stream required by the address driver IC. Such input / output operations occur alternately in the temporary storage areas A and B. FIG. That is, after the temporary storage area A operates in the input mode, B operates in the output mode, and then, the operations in which A enters the output mode and B enters the input mode are repeated.

데이터 인터페이스부(4)는 임시저장된 디지털데이터를 어드레스 구동 IC(6)로 출력할 때, 각 어드레스 구동 IC(6)에 1bit의 데이터, 총 48bits의 영상데이터를 스트림 형태로 제공한다. 이와 같이 데이터가 어드레스 구동 IC에 차례로 입력되면서, 병렬로 쉬프트되면 1라인분량(2559bits)의 영상 데이터가 어드레스 구동 IC(6)에 모두 로드되게 된다. 이 과정은 다른 임시저장영역의 입력모드 동작시간과 동일해야 하므로 입력모드는 출력모드에 비해 2배의 주파수로 동작되어야 한다.When outputting the temporarily stored digital data to the address driver IC 6, the data interface unit 4 provides 1 bit of data and a total of 48 bits of image data to each address driver IC 6 in the form of a stream. In this way, when data is sequentially input to the address driver IC and shifted in parallel, one line (2559 bits) of image data is loaded into the address driver IC 6. This process should be the same as the input mode operation time of other temporary storage areas, so the input mode should be operated at twice the frequency of the output mode.

고압구동회로부(8)는 타이밍 콘트롤러부(5)에서 출력되는 각종 로직레벨의 콘트롤펄스에 따라, AC/DC 변환부(9)에서 공급되는 DC 고압을 조합하여 어드레스, 주사 및 유지구동IC(7)에서 필요로 하는 콘트롤 펄스를 생성하여 플라즈마 패널을 구동할 수 있도록 한다. 또한 데이터 인터페이스부(4)로부터 어드레스구동 IC(6)로 제공되는 데이터 스트림도 적당한 전압레벨로 높여 패널에 선택적 기입이 가능하도록 한다.The high voltage driving circuit unit 8 combines the DC high voltage supplied from the AC / DC converter 9 according to the control pulses of various logic levels output from the timing controller unit 5, and the address, scan, and sustain driving ICs 7 The control panel needed to generate the control pulse can be driven to drive the plasma panel. In addition, the data stream provided from the data interface unit 4 to the address driver IC 6 is also raised to an appropriate voltage level to enable selective writing on the panel.

AC/DC변환부(9)에서는 교류전원(220V, 60Hz)을 입력으로 하여 PDP 구동을 위해 각 전극 구동펄스를 조합하는데 필요한 고압과 그 밖의 피디피 텔레비전 시스템을 구성하는 각 부에서 요구하는 DC전압을 생성, 공급한다.In the AC / DC converter 9, AC power (220V, 60Hz) is input, and the high voltage required to combine the electrode driving pulses for driving the PDP and the DC voltage required by each part constituting the other PDTV system. Create and supply.

한편, PDP 계조처리를 위한 구동방법은 우선 1필드(60Hz)를 몇 개의 서브필드(64계조 : 6 서브필드, 256계조 : 8 서브필드)로 나누고, 각 서브필드에 해당하는 영상 데이터를 어드레스 구동 IC(6)를 통하여 라인 단위로 피디피 패널에 기입한다. MSB 데이터가 기입되는 서브필드에서 LSB 서브필드 순으로 방전유지 펄스의 갯수를 적게하여, 이들의 조합에 따른 총 방전 유지 기간으로 계조처리를 하게 된다. 이 경우 동일한 데이터를 우수/기수 필드에 두번 디스플레이하여 순차주사에 따른 깜빡거림(Flickering)을 없앤다. 모든 서브필드의 구동 순서는 전 화면 기입 및 소거, 데이터 기입, 방전유지(화면표시)의 동작을 반복한다.On the other hand, in the driving method for PDP gradation processing, one field (60 Hz) is first divided into several subfields (64 gradations: 6 subfields, 256 gradations: 8 subfields), and image data corresponding to each subfield is address driven. The IC 6 writes to a PD panel in units of lines. In the subfield to which MSB data is written, the number of discharge sustain pulses is reduced in order from the LSB subfield, and gradation processing is performed for the total discharge sustain period according to the combination thereof. In this case, the same data is displayed twice in the even / odd field to eliminate flickering due to sequential scanning. The driving sequence of all the subfields repeats the operations of writing and erasing all screens, writing data, and maintaining discharge (screen display).

하나의 서브필드는 방전소거를 위한 동작 모드로서 AC PDP의 경우 벽전하를 중화시키는 주기에서 낮은 전압으로 방전을 형성시켜 벽전하가 충분히 형성되지 않게 하거나, 짧은 펄스폭을 갖는 소거펄스를 인가하여 벽전하가 정상 상태에 도달하지 못하도록 하여 벽전하를 제거한다. 이전 서브필드의 방전 유지 후에 선택된(방전한) 화소에 남아있는 벽전하(Wall charge)를 소거하기 위해, 가시적이지 않을 만큼의 짧은 시간동안에 전 화소에 벽전하를 기입시키고, 다음에 전 화소를 소거하여 남아있는 벽전하를 모두 소거시킴으로써 PDP를 초기화 하는 전 화면 소거동작(Erasing mode)과, 라인 주사 전극에 순차적으로 주사 펄스를 쉬프트시키면서 데이터 기입 전극을 통해 해당 데이터를 라인 단위로 기입하여 방전시키고자 하는 화소에 선택적으로 벽전하를 형성시키는 초기 방전 형성을 위하여 필요한 데이터 기입 및 주사동작(Data writing and scan mode)과, 기체방전의 기억 기능 특성을 이용하여 선택 펄스 보다 낮은 전압의 유지펄스에 의해 방전이 유지되는 방전유지 동작(Discharge sustain)의 반복으로 이루어진다.One subfield is an operation mode for discharging the discharge. In the case of AC PDP, in the period of neutralizing the wall charge, a discharge is formed at a low voltage so that the wall charge is not sufficiently formed, or an erase pulse having a short pulse width is applied to the wall. Eliminate wall charges by preventing charges from reaching steady state. In order to erase the wall charge remaining in the selected (discharged) pixel after discharge sustaining of the previous subfield, the wall charge is written to all the pixels for a short period of time which is not visible, and then all the pixels are discharged. In this case, the entire screen erasing operation (Erasing mode) initializes the PDP by erasing all the remaining wall charges, and writes and discharges the data by line through the data write electrodes while shifting the scan pulses sequentially to the line scan electrodes. The data writing and scanning mode necessary for the initial discharge formation to selectively form the wall charges on the pixel to be discharged, and the discharge function are performed by the sustain pulse having a lower voltage than the selection pulse by using the storage function characteristics of gas discharge. This is achieved by repeating the sustain discharge operation.

이상에서 설명한 피디피 텔레비전에서 지금까지는 상기의 데이터 인터페이스부(4)와 어드레스 구동 IC(6)에서 데이터 인터페이스의 작용을 하는 것을 라인단위로 이루어지고 있다. 그 이유는 앞에서 설명한 바가 있다.In the above described PDTV, the data interface unit 4 and the address driver IC 6 function as data interfaces until now. The reason for this has been described above.

이하에서는 본 발명의 실시예에 대하여 설명하기로 한다. 도 6은 본 발명의 실시예를 설명하기 위한 데이터 인터페이스맵의 부분 예시도이다. 앞에서 설명한 도 3의 종래 어드레스 구동 IC의 데이터처리를 위한 구성도와 이에 대응되는 도 4의 종래 데이터 인터페이스맵에서 알 수 있는 문제점인 데이터 인터페이스의 입력단계(도 4의 107sft6)에서 어드레스 구동 IC ic1과 ic3이 공존하게 되므로 데이터처리를 어드레스 구동 IC의 입력단위로 처리할 수 없게된다. 그 이유는 어드레스 구동 IC가 64비트로 처리하도록 구성되어 있기 때문이다. 따라서 도 4의 데이터 인터페이스 입력단인 107sft6, 107sft11, 107sft16, ...에서 굵은 실선으로 표시한 바와 같이 공존하는 어드레스 구동 IC 때문에 규칙성을 찾을 수 없다. 이는 도 4의 상단 9부터 12단위까지 어드레스 구동 IC 네 개의 입력핀(B1,B2,B3,B4)에 대한 데이터 인터페이스 쉬프트레지스터 107sft1부터 107sft16까지를 들어 살펴보면, 상단 12의 입력핀 B1에서는 11의 B4의 쉬프트레지스터를 저장하는 것이기 때문에 상단 11, 10, 9에 해당하는 입력핀 B4,B3,B2에 대한 출력 쉬프트레지스터에 대해서는 16sft16까지 있으므로 107sft6에서 ic3을 포함하게 됨을 알 수 있다. 이에 대하여 본 발명은 어드레스 구동 IC에서 데이터를 처리할 때 4비트씩 15번에 걸쳐서 처리하도록 하기 위하여 상기의 어드레스 구동 IC의 64개의 핀을 12의 배수인 60핀으로 구성되는 어드레스 구동 IC를 사용하거나 종래의 64핀중에서 4개를 사용하지 않는 방법을 사용한다.Hereinafter, embodiments of the present invention will be described. 6 is a partial exemplary view of a data interface map for explaining an embodiment of the present invention. The address driving ICs ic1 and ic3 in the input step of the data interface (107sft6 in FIG. 4), which is a problem that can be seen in the configuration diagram for data processing of the conventional address driving IC of FIG. 3 and the corresponding data interface map of FIG. This coexistence prevents data processing from being processed in the input unit of the address driver IC. This is because the address driver IC is configured to process 64-bit. Therefore, regularity cannot be found due to coexisting address driver ICs as indicated by the bold solid lines in the data interface input terminals 107sft6, 107sft11, 107sft16, ... of FIG. This is shown in the data interface shift registers 107sft1 to 107sft16 for the four input pins B1, B2, B3, and B4 of the address driving ICs from the top 9 to the 12th unit of FIG. 4, and B4 of 11 in the input pin B1 of the top 12. Since the shift register of is stored, the output shift registers for the input pins B4, B3, and B2 corresponding to the top 11, 10, and 9 are up to 16sft16. Therefore, ic3 is included in 107sft6. In contrast, the present invention uses an address driver IC composed of 60 pins in multiples of 12 to 64 pins of the address driver IC in order to process the data 15 times in four bits when processing data in the address driver IC. Of the conventional 64 pins, a method of not using four is used.

도 6은 본 발명의 데이터처리장치를 구현하기 위한 개선된 어드레스 구동 IC를 사용할 때의 데이터 인터페이스맵의 구성도이다. 앞에서 예를 든 상단 9부터 12까지에 대해서만 도시하였다. 도 6에서 알 수 있듯이 어드레스 구동 IC ic1, ic3, ic5, ....모두가 데이터 인터페이스의 입력 쉬프트레지스터를 5개씩을 규칙적으로 사용하게 된다. 그러므로 데이터를 처리함에 있어서 라인단위로 처리하지 않고 어드레스 구동 IC의 입력단위로 처리할 수 있다.6 is a block diagram of a data interface map when using an improved address driver IC for implementing the data processing apparatus of the present invention. Only the top nine to twelve examples are shown. As shown in Fig. 6, all of the address driving ICs ic1, ic3, ic5, ... are regularly used by five input shift registers of the data interface. Therefore, the data can be processed by the input unit of the address driver IC instead of by the line unit.

도 7은 상기의 본 발명의 어드레스 구동 IC의 활용을 개선하여 데이터를 처리하는 본 발명의 어드레스 구동 IC의 데이터처리를 설명하기 위한 구성도이다.Fig. 7 is a block diagram for explaining the data processing of the address drive IC of the present invention for processing data by improving the utilization of the address drive IC of the present invention.

어드레스 구동 IC의 입력핀 B1,B2,B3,B4를 통하여 4비트씩 15번에 걸쳐서 테이터처리가 행하여지도록 구성되어 있으므로 어드레스 구동 IC에서 활용되는 핀의 패턴이 60으로 형성된다.Since the data processing is performed 15 times four times by four bits through the input pins B1, B2, B3, and B4 of the address driver IC, the pattern of the pins utilized in the address driver IC is formed in sixty.

데이터처리가 12의 배수로 행하여지면 본 발명의 목적이 구현될 수 있으므로 어드레스 구동 IC의 입출력 패턴을 60, 72로 형성할 수 있지만 현재 출하되는 어드레스 구동 IC의 입출력 패턴이 64이므로 그대로 사용을 할 때에는 4개의 패턴을 사용하지 않는 것으로 용이하게 실현할 수 있다.When the data processing is performed in multiples of 12, the object of the present invention can be realized. Therefore, the input / output patterns of the address driver IC can be formed as 60, 72. This can be easily achieved by not using two patterns.

이상에서 설명한 바와 같이 본 발명은 어드레스 구동 IC의 입출력 패턴의 활용방법을 데이터 인터페이스의 처리 데이터의 수인 12의 배수로 하여 활용함으로써 데이터 인터페이스의 입력단계에서 공존하는 어드레스 구동 IC를 배제시켜서 데이터처리를 라인단위로 처리하지 않고, 어드레스 구동 IC의 입력단위로 처리할 수 있으며, 이로 인하여 시스템의 로직의 수를 줄일 수 있는 효과가 있다. 또한 데이터 인터페이스맵을 규칙적인 구성할 수 있으므로 통일된 데이터 인터페이스를 구성할 수 있으므로 시스템의 초기 개발부담을 줄일 수 있는 효과가 있다.As described above, the present invention utilizes the method of utilizing the input / output pattern of the address driver IC as a multiple of 12, which is the number of processed data of the data interface, thereby eliminating coexisting address driver ICs at the input stage of the data interface, thereby performing data processing on a line-by-line basis. Rather than processing the circuit, it can process the input unit of the address driver IC, thereby reducing the number of logic of the system. In addition, since the data interface map can be configured regularly, a unified data interface can be configured, thereby reducing the initial development burden of the system.

Claims (1)

수신된 아나로그영상신호를 디지털데이터로 변환하여 플라즈마 패널에 디스플레이하기 위하여 데이터를 인터페이스하는 피디피 텔레비전의 데이터처리장치에 있어서,A data processing apparatus of a PDTV that converts a received analog image signal into digital data and interfaces the data for display on a plasma panel. 상기 디지털데이터의 처리를 위한 메모리부로부터 수신되는 디지털데이터를 데이터 스트림 형태로 출력하는 데이터 인터페이스수단과,Data interface means for outputting digital data received from a memory unit for processing the digital data in the form of a data stream; 상기의 인터페이스수단에 의해서 인가된 데이터를 12×n개(n은 5이상의 정수)의 입출력패턴을 사용하는 어드레스 구동 IC에 의해서 플라즈마 패널에 출력처리 하는 데이터처리수단을 포함하는 피디피 텔레비전의 데이터처리장치.A data processing apparatus for a PDTV comprising data processing means for outputting data applied by the interface means to a plasma panel by an address driver IC using 12 input / output patterns (n is an integer of 5 or more). .
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