KR100390962B1

KR100390962B1 - Output buffer

Info

Publication number: KR100390962B1
Application number: KR10-1999-0065147A
Authority: KR
Inventors: 원삼규; 하임철; 차병권
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-29
Filing date: 1999-12-29
Publication date: 2003-07-10
Also published as: KR20010065275A

Abstract

본 발명은 출력 버퍼에 관한 것으로, 특히 출력 버퍼 출력 단자의 전위를 접지 전압으로 조절하는 풀다운 트랜지스터를 구동시키기 위한 수단에 전원 전압 레귤레이션 회로를 접속시켜 그 출력 신호에 따라 풀다운 트랜지스터를 구동시켜 급격한 전류 변화를 방지하고, 또한 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터를 구동시키기 위한 수단에 기준 바이어스 회로를 접속시켜 상기 풀업 트랜지스터에 흐르는 전류를 일정하게 유지함으로써 출력 버퍼의 노이즈를 줄이고, 동작 속도를 향상시켜 소자의 신뢰성을 향상시킬 수 있는 출력 버퍼에 관한 것이다.The present invention relates to an output buffer, and more particularly, by connecting a power supply voltage regulation circuit to a means for driving a pull-down transistor for adjusting the potential of the output buffer output terminal to a ground voltage and driving a pull-down transistor in accordance with the output signal to cause a sudden current change. And a reference bias circuit connected to a means for driving a pull-up transistor for supplying a power supply voltage to an output terminal to maintain a constant current flowing through the pull-up transistor, thereby reducing noise in the output buffer and improving operation speed. The present invention relates to an output buffer capable of improving the reliability of a device.

Description

출력 버퍼{Output buffer}Output buffer

본 발명은 출력 버퍼에 관한 것으로, 특히 출력 버퍼 출력 단자의 전위를 접지 전압으로 조절하는 풀다운 트랜지스터를 구동시키기 위한 수단에 전원 전압 레귤레이션 회로를 접속하여 그 출력 신호로 상기 풀다운 트랜지스터를 구동시켜 급격한 전류 변화를 방지하고, 또한 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터를 구동시키기 위한 수단에 기준 바이어스 회로를 접속시켜 상기 풀다운 트랜지스터에 흐르는 전류를 일정하게 유지함으로써 출력 버퍼의 노이즈를 줄이고, 동작 속도를 향상시켜 소자의 신뢰성을 향상시킬 수 있는 출력 버퍼에 관한 것이다.The present invention relates to an output buffer, and more particularly, by connecting a power supply voltage regulation circuit to a means for driving a pull-down transistor for regulating the potential of an output buffer output terminal to a ground voltage and driving the pull-down transistor with the output signal to cause a sudden current change. And a reference bias circuit connected to a means for driving a pull-up transistor for supplying a power supply voltage to the output terminal, thereby maintaining a constant current flowing through the pull-down transistor, thereby reducing noise in the output buffer and improving operation speed. The present invention relates to an output buffer capable of improving the reliability of a device.

도 1은 일반적인 출력 버퍼의 실시 예를 도시한 회로도로서, 다음과 같이 구성된다.1 is a circuit diagram illustrating an embodiment of a general output buffer, and is configured as follows.

NAND 게이트(11)는 인에이블 신호(EN) 및 데이터 신호(DATA)를 입력하여 이를 논리 조합하여 출력하고, NAND 게이트(11)의 출력 신호는 전원 단자와 출력 단자(OUT) 사이에 접속된 풀업 트랜지스터인 PMOS 트랜지스터(P11)를 구동시킨다. NOR 게이트(12)는 인버터(I11)에 의해 반전된 인에이블 신호(EN) 및 데이터 신호(DATA)를 입력하고 이를 논리 조합하여 출력하고, 이 출력 신호는 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 풀다운 트랜지스터인 NMOS 트랜지스터(N11)를 구동시킨다.The NAND gate 11 inputs an enable signal EN and a data signal DATA and logically combines them, and outputs the output signals of the NAND gate 11 to a pull-up connected between a power supply terminal and an output terminal OUT. The PMOS transistor P11, which is a transistor, is driven. The NOR gate 12 inputs an enable signal EN and a data signal DATA inverted by the inverter I11 and logically combines them, and outputs the output signal OUT and the ground terminal Vss. NMOS transistor N11, which is a pull-down transistor connected between the transistors, is driven.

상기와 같이 구성되는 일반적인 출력 버퍼의 구동 방법을 설명하면 다음과 같다.A driving method of a general output buffer configured as described above is as follows.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가되면 NAND 게이트(11)에서 하이 상태의 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태로 출력되는 NAND 게이트(11)의 출력 신호에 의해 PMOS 트랜지스터(P11)는 턴오프된다. 한편, 인버터(I11)를 통해 로우 상태로 반전된 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 입력하여 논리 조합하는 NOR 게이트(12)는 하이 상태의 신호를 출력한다. 하이 상태로 출력되는 NOR 게이트(12)의 출력 신호에 의해 NMOS 트랜지스터(N11)는 턴온되어 출력 단자(OUT)로 로우 상태의 신호를 출력한다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the low state, the enable signal EN in the high state and the data signal DATA in the low state are logic at the NAND gate 11. Combination outputs a high state signal. The PMOS transistor P11 is turned off by the output signal of the NAND gate 11 output in the high state. Meanwhile, the NOR gate 12 that inputs and logically combines the enable signal EN inverted to the low state and the low data signal DATA through the inverter I11 and outputs a high state signal. The NMOS transistor N11 is turned on by the output signal of the NOR gate 12 output in the high state, and outputs a low state signal to the output terminal OUT.

또한, 인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가되면 NAND 게이트(11)에서 하이 상태의 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 NAND 게이트(11)의 출력 신호에 의해 PMOS 트랜지스터(P11)는 턴온되어 전원 전압(Vcc)을 출력 단자(OUT)로 출력한다. 한편, 인버터(I11)를 통해 로우 상태로 반전된 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 입력하여 논리 조합하는 NOR 게이트(12)는 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 NOR 게이트(12)의 출력 신호에 의해 NMOS 트랜지스터(N11)는 턴오프된다.In addition, when the enable signal EN is applied in the high state and the data signal DATA is applied in the high state, the enable signal EN in the high state and the data signal DATA in the high state are applied to the NAND gate 11. Logically combine to output a low state signal. The PMOS transistor P11 is turned on by the output signal of the NAND gate 11 output in the low state to output the power supply voltage Vcc to the output terminal OUT. Meanwhile, the NOR gate 12 that inputs and logically combines the enable signal EN inverted to the low state through the inverter I11 and the data signal DATA in the high state outputs a low state signal. The NMOS transistor N11 is turned off by the output signal of the NOR gate 12 output in the low state.

따라서, 인에이블 신호(EN)가 하이 상태로 인가되면 데이터 신호(DATA)를 출력 단자(OUT)로 출력한다.Therefore, when the enable signal EN is applied in the high state, the data signal DATA is output to the output terminal OUT.

인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가되면 NAND 게이트(11)에서 로우 상태의 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태로 출력되는 NAND 게이트(11)의 출력 신호에 의해 PMOS 트랜지스터(P11)는 턴오프된다. 한편, 인버터(I11)를 통해 하이 상태로 반전된 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 입력하여 논리 조합하는 NOR 게이트(12)는 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 NOR 게이트(12)의 출력 신호에 의해 NMOS 트랜지스터(N11)는 턴오프되기 때문에 출력 단자(OUT)는 고임피던스 상태로 된다.When the enable signal EN is applied in the low state and the data signal DATA is applied in the low state, the enable signal EN in the low state and the data signal DATA in the low state are logic at the NAND gate 11. Combination outputs a high state signal. The PMOS transistor P11 is turned off by the output signal of the NAND gate 11 output in the high state. Meanwhile, the NOR gate 12 that inputs and logically combines the enable signal EN inverted to the high state and the low data signal DATA through the inverter I11 outputs a low state signal. Since the NMOS transistor N11 is turned off by the output signal of the NOR gate 12 output in the low state, the output terminal OUT is in a high impedance state.

또한, 인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가되면 NAND 게이트(11)에서 로우 상태의 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태로 출력되는 NAND 게이트(11)의 출력 신호에 의해 PMOS 트랜지스터(P11)는 턴오프된다. 한편, 인버터(I11)를 통해 하이 상태로 반전된 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 입력하여 논리 조합하는 NOR 게이트(12)는 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 NOR 게이트(12)의 출력 신호에 의해 NMOS 트랜지스터(N11)는 턴오프된다.In addition, when the enable signal EN is applied in the low state and the data signal DATA is applied in the high state, the enable signal EN in the low state and the data signal DATA in the high state are applied to the NAND gate 11. Logically combine to output a high state signal. The PMOS transistor P11 is turned off by the output signal of the NAND gate 11 output in the high state. Meanwhile, the NOR gate 12 that inputs and logically combines the enable signal EN inverted to the high state and the high state data signal DATA through the inverter I11 outputs a low state signal. The NMOS transistor N11 is turned off by the output signal of the NOR gate 12 output in the low state.

따라서, 인에이블 신호(EN)가 로우 상태로 인가될 경우 출력 단자(OUT)는 데이터 신호(DATA)에 무관하게 고임피던스 상태로 된다.Therefore, when the enable signal EN is applied in a low state, the output terminal OUT is in a high impedance state regardless of the data signal DATA.

인에이블 신호(EN)가 하이 상태에서 로우 상태의 데이터 신호(DATA)를 읽을때 높은 전원 전압(Vcc)에서의 노이즈 특성이 좋지 않아지는 경향이 있는데, 이때 출력 버퍼에 노이즈를 유발시키는 것은 출력 노드의 캐패시턴스(capacitance)와 인덕턴스(inductance)에 기인한다. 인덕턴스에 의한 전압 변화는 [수학식 1]과 같이 주어진다.When the enable signal EN reads the data signal DATA in the low state from the high state, the noise characteristic at the high power supply voltage Vcc tends to be poor, which causes the output node to generate noise. This is due to the capacitance and inductance of. The change in voltage due to inductance is given by Equation 1.

여기서, L은 인덕턴스, ΔI는 전류 변화량, Δt는 시간의 변화량이다.Where L is inductance, ΔI is the amount of change in current, and Δt is the amount of change in time.

따라서, 노이즈를 줄이기 위해서는 시간의 변화에 대해서 전류의 변화량을 적게 하거나 인덕턴스를 줄여야 한다. 그러나 인덕턴스는 칩 또는 외부 인터페이스의 고유 특성으로 변화를 예측하기 어렵거나 일정한 값이기 때문에 전류의 변화량을 적게 하여야 한다. 이를 위한 한 방법으로 도 1의 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)를 여러개의 트랜지스터로 분리하여 미소한 시간의 차이를 두고 스위칭하여 급격한 전류 변화로 인한 노이즈를 줄이는 방법을 사용한다.Therefore, in order to reduce noise, the amount of change in current or the inductance should be reduced with time. However, because inductance is inherent to the chip or external interface, it is difficult or unpredictable to change, so the amount of change in current must be reduced. As a method for this purpose, the PMOS transistor P11 and the NMOS transistor N11 of FIG. 1 are separated into a plurality of transistors and switched with a small time difference to reduce noise due to a sudden current change.

그러나 실제 반도체 칩에서 신뢰성 테스트를 할 경우 전원 전압(Vcc)이 상승할수록 전류의 량은 증가하며, 고임피던스 상태 또는 하이 상태에서 로우 상태의 데이터를 읽을 경우 NMOS 트랜지스터(N11)에 높은 전원 전압이 인가되므로 노이즈가 커지는 문제점이 발생하며, 저전압의 출력을 벗어나는 경우도 있다.However, when the reliability test is performed on an actual semiconductor chip, the amount of current increases as the power supply voltage Vcc increases, and a high power supply voltage is applied to the NMOS transistor N11 when reading data in a high impedance state or a low state in a high state. Therefore, there is a problem that the noise increases, and sometimes it may be out of the low voltage output.

도 2는 일반적인 출력 버퍼의 또다른 실시 예를 도시한 회로도로서, 다음과같이 구성된다.FIG. 2 is a circuit diagram illustrating still another embodiment of a general output buffer, and is configured as follows.

NOR 게이트(21)는 제 1 인버터(I21)을 통해 반전된 인에이블 신호(EN)와 제 2 인버터(I22)를 통해 반전된 데이터 신호(DATA)를 입력하여 논리 조합된 신호를 출력한다. NOR 게이트(21)의 출력 신호는 제 3 인버터(I23)를 통해 반전되어 전원 단자와 출력 단자(OUT) 사이에 접속된 PMOS 트랜지스터(P21)를 구동시킨다. NAND 게이트(22)는 인에이블 신호(EN)와 제 2 인버터(I22)를 통해 반전된 데이터 신호(DATA)를 입력하고 이들을 논리 조합하여 출력한다. NAND 게이트(22)의 출력 신호는 제 4 인버터(I24)를 통해 반전되어 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N21)를 구동시킨다.The NOR gate 21 inputs the enable signal EN inverted through the first inverter I21 and the inverted data signal DATA through the second inverter I22 to output a logically combined signal. The output signal of the NOR gate 21 is inverted through the third inverter I23 to drive the PMOS transistor P21 connected between the power supply terminal and the output terminal OUT. The NAND gate 22 inputs the inverted data signal DATA through the enable signal EN and the second inverter I22, and logically combines them. The output signal of the NAND gate 22 is inverted through the fourth inverter I24 to drive the NMOS transistor N21 connected between the output terminal OUT and the ground terminal Vss.

상기와 같이 구성되는 일반적인 출력 버퍼의 또다른 실시 예는 도 1의 출력 버퍼와 마찬가지로 동작한다. 즉, 인에이블 신호(EN)가 하이 상태로 인가되면 데이터 신호(DATA)를 출력 단자(OUT)로 출력하고, 인에이블 신호(EN)가 로우 상태로 인가되면 출력 단자(OUT)는 데이터 신호(DATA)에 무관하게 고임피던스 상태로 된다.Another embodiment of the general output buffer configured as described above operates like the output buffer of FIG. 1. That is, when the enable signal EN is applied in a high state, the data signal DATA is output to the output terminal OUT. When the enable signal EN is applied in a low state, the output terminal OUT is a data signal ( Irrespective of DATA), high impedance is achieved.

그런데, 전원 전압이 높을 경우 하이 상태의 데이터를 읽을 경우 제 1 노드 (Q21)의 전위는 로우 상태로 제 1 PMOS 트랜지스터(P21)의 게이트 소오스 전압이 증가하게 되어 제 1 PMOS 트랜지스터(P21)에 흐르는 전류는 커지게 된다. 이때, 출력 노이즈는 상기한 [수학식 1]과 같은 방법으로 구해질 수 있다. 따라서, 공급되는 전원 전압이 높아질수록 전류의 양은 증가하고 결과적으로 노이즈는 증가하게 된다. 결국 이러한 영향으로 신뢰성 테스트를 위해 높은 전원 전압을 공급할 경우노이즈로 인한 소자의 신뢰성을 저하시키게 된다.However, when the power supply voltage is high, when the data in the high state is read, the potential of the first node Q21 is low and the gate source voltage of the first PMOS transistor P21 is increased to flow to the first PMOS transistor P21. The current becomes large. At this time, the output noise can be obtained by the same method as the above [Equation 1]. Therefore, as the power supply voltage supplied increases, the amount of current increases and consequently the noise increases. As a result, the supply of high supply voltages for reliability testing degrades the reliability of the device due to noise.

따라서, 본 발명은 높은 전원 전압에서 급격한 전류 변화를 방지하여 노이즈를 방지하고 소자의 동작 속도를 향상시킬 수 있는 출력 버퍼를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer capable of preventing a sudden change in current at a high power supply voltage, thereby preventing noise and improving the operation speed of the device.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 출력 버퍼는 전원 전압의 변화에 무관하게 전압을 생성하는 전원 전압 레귤레이션 회로와, 인에이블 신호 및 데이터 신호를 논리 조합하기 위한 NAND 게이트와, 상기 NAND 게이트의 출력 신호에 따라 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터와, 상기 데이터 신호 및 반전된 인에이블 신호에 따라 상기 전원 전압 레귤레이션 회로에서 생성된 전압을 출력하기 위한 출력 회로부와, 상기 출력 회로부의 출력 신호에 따라 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 풀다운 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, an output buffer includes a power supply voltage regulation circuit for generating a voltage regardless of a change in power supply voltage, a NAND gate for logically combining an enable signal and a data signal; A pull-up transistor for supplying a power supply voltage to an output terminal according to the output signal of the NAND gate, an output circuit unit for outputting a voltage generated by the power supply voltage regulation circuit according to the data signal and the inverted enable signal; And a pull-down transistor for adjusting the potential of the output terminal to the ground potential according to the output signal of the output circuit portion.

상술한 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 출력 버퍼는 인에이블 신호의 반전 신호와 데이터 신호의 반전 신호를 논리 조합하기 위한 NOR 게이트와, 상기 NOR 게이트의 반전된 출력 신호에 따라 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터와, 상기 인에이블 신호와 반전된 상기 데이터 신호를 논리 조합하기 위한 NAND 게이트와, 전원 전압의 변화에 무관하게 일정한 전압을 생성하기 위한 전원 전압 레귤레이션 회로와, 상기 NAND 게이트의 출력 신호에 따라 상기 전원 전압 레귤레이션 회로에서 생성된 전압을 공급하거나 접지 전위로 강하시키기 위한 인버터와, 상기 인버터의 출력 신호에 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 풀다운 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, an output buffer includes an NOR gate for logically combining an inversion signal of an enable signal and an inversion signal of a data signal, and an output buffer according to an inverted output signal of the NOR gate. A pull-up transistor for supplying a power supply voltage to a terminal, a NAND gate for logically combining the enable signal and the inverted data signal, a power supply voltage regulation circuit for generating a constant voltage regardless of a change in the power supply voltage, An inverter for supplying or lowering the voltage generated by the power supply voltage regulation circuit to the ground potential according to the output signal of the NAND gate, and a pull-down transistor for adjusting the potential of the output terminal to the ground potential to the output signal of the inverter; Characterized in that the made up.

상술한 목적을 달성하기 위한 본 발명의 또다른 실시 예에 따른 출력 버퍼는 인에이블 신호의 반전 신호와 데이터 신호의 반전 신호를 논리 조합하기 위한 NOR 게이트와, 기준 바이어스 회로와, 상기 NOR 게이트의 출력 신호에 따라 전원 전압을 공급하거나 상기 전원 전압이 소정 이상으로 상승할 경우 상기 기준 바이어스 회로에서의 전압을 출력하기 위한 인버터와, 상기 인버터의 출력 신호에 따라 상기 전원 전압을 출력 단자로 출력하기 위한 풀업 트랜지스터와, 상기 인에이블 신호와 반전된 상기 데이터 신호를 논리 조합하기 위한 NAND 게이트와, 상기 NAND 게이트의 반전된 출력 신호에 따라 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 풀다운 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.According to another exemplary embodiment of the present invention, an output buffer includes a NOR gate, a reference bias circuit, and an output of the NOR gate, for logically combining an inversion signal of an enable signal and an inversion signal of a data signal. An inverter for outputting a voltage from the reference bias circuit when a power supply voltage is supplied or the power supply voltage rises above a predetermined value, and a pull-up for outputting the power supply voltage to an output terminal according to an output signal of the inverter A transistor, a NAND gate for logically combining the enable signal and the inverted data signal, and a pull-down transistor for adjusting the potential of the output terminal to a ground potential according to the inverted output signal of the NAND gate. It is characterized by.

도 1은 일반적인 출력 버퍼의 실시 예를 도시한 회로도.1 is a circuit diagram illustrating an embodiment of a general output buffer.

도 2는 일반적인 출력 버퍼의 또다른 실시 예를 도시한 회로도.Figure 2 is a circuit diagram showing another embodiment of a general output buffer.

도 3은 본 발명의 제 1 실시 예에 따른 출력 버퍼의 회로도.3 is a circuit diagram of an output buffer according to a first embodiment of the present invention.

도 4는 본 발명의 제 2 실시 예에 따른 출력 버퍼의 회로도.4 is a circuit diagram of an output buffer according to a second embodiment of the present invention.

도 5는 전원 전압의 변화에 따른 도 1 및 도 3의 각 노드에서의 타이밍도.5 is a timing diagram at each node of FIGS. 1 and 3 according to a change in power supply voltage.

도 6은 본 발명의 제 3 실시 예에 따른 출력 버퍼의 회로도.6 is a circuit diagram of an output buffer according to a third embodiment of the present invention.

도 7은 도 6의 도면 부호 64의 접속 관계를 도시한 개략도.FIG. 7 is a schematic diagram showing a connection relationship denoted by 64 in FIG. 6; FIG.

도 8은 본 발명의 제 4 실시 예에 따른 출력 버퍼의 회로도.8 is a circuit diagram of an output buffer according to a fourth embodiment of the present invention.

도 9는 전원 전압의 증가에 따른 도 6의 각 노드의 전위의 변화를 나타낸 그래프.9 is a graph showing a change in potential of each node of FIG. 6 with an increase in power supply voltage.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

32 및 43 : 전원 전압 레귤레이션 회로32 and 43: supply voltage regulation circuit

63 및 200 : 기준 바이어스 회로63 and 200: reference bias circuit

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시 예에 따른 출력 버퍼의 회로도로서, 다음과 같이 구성된다.3 is a circuit diagram of an output buffer according to a first embodiment of the present invention.

NAND 게이트(31)는 인에이블 신호(EN)와 데이터 신호(DATA)를 입력하고 이를 논리 조합하여 전원 단자와 출력 단자(OUT) 사이에 접속된 풀업 트랜지스터인 제 1 PMOS 트랜지스터(P33)를 구동시킨다. 제 2 및 제 3 PMOS 트랜지스터(P31 및 P32)는 전원 전압 레귤레이션 회로(32)와 제 1 노드(Q31) 사이에 직렬 접속되는데, 제 2 PMOS 트랜지스터(P31)는 데이터 신호(DATA)에 따라 구동되며, 제 3 PMOS 트랜지스터(P32)는 인에이블 신호(EN)가 제 1 인버터(I31)를 통해 반전된 신호에 따라 구동된다. 제 1 노드(Q31)와 접지 단자(Vss) 사이에 인에이블 신호(EN)가 제 1 인버터(I31)를 통해 반전된 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N31)가 접속된다. 또한 제 1 노드(Q31)와 접지 단자(Vss) 사이에 데이터 신호(DATA)에 따라 구동되는 제 3 NMOS 트랜지스터(N32)가 접속된다. 제 1 노드(Q31)의 전위에 의해 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 풀다운 트랜지스터인 제 1 NMOS 트랜지스터(N33)가 구동된다.The NAND gate 31 receives the enable signal EN and the data signal DATA and logically combines the enable signal EN to drive the first PMOS transistor P33, which is a pull-up transistor connected between the power supply terminal and the output terminal OUT. . The second and third PMOS transistors P31 and P32 are connected in series between the power supply voltage regulation circuit 32 and the first node Q31. The second PMOS transistor P31 is driven according to the data signal DATA. The third PMOS transistor P32 is driven according to a signal in which the enable signal EN is inverted through the first inverter I31. A second NMOS transistor N31 is driven between the first node Q31 and the ground terminal Vss in response to a signal in which the enable signal EN is inverted through the first inverter I31. In addition, a third NMOS transistor N32 driven according to the data signal DATA is connected between the first node Q31 and the ground terminal Vss. The first NMOS transistor N33, which is a pull-down transistor connected between the output terminal OUT and the ground terminal Vss, is driven by the potential of the first node Q31.

상기와 같이 구성되는 본 발명이 제 1 실시 예에 따른 출력 버퍼의 구동 방법을 설명하면 다음과 같다.The driving method of the output buffer according to the first embodiment of the present invention configured as described above is as follows.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가될 경우, 하이 상태의 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 입력한 NAND 게이트(31)에서 이들을 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P33)는 턴오프된다. 로우 상태의 데이터 신호(DATA)에 의해 제 2 PMOS 트랜지스터(P31)가 턴온되어 전원 전압 레귤레이션 회로(32)에서 발생된 전원 전압(Vcc)이 인가되고, 제 3 NMOS 트랜지스터(N32)는 턴오프된다. 또한, 제 1 인버터(I31)를 통해 로우 상태로 반전된 인에이블 신호(EN)에 의해 제 3 PMOS 트랜지스터(P32)는 턴온되고, 제 2 NMOS 트랜지스터(N31)는 턴오프된다. 따라서, 제 1 노드(Q31)는 전원 전압 레귤레이션 회로(32)에서 발생된 전원 전압(Vcc) 레벨의 전위를 유지하고, 이 전위에 의해 제 1 NMOS 트랜지스터 (N33)가 턴온되어 출력 단자(OUT)로 로우 상태의 신호를 출력한다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the low state, the NAND gate (NAND gate) in which the enable signal EN in the high state and the data signal DATA in the low state are inputted. At 31), these are logically combined to output a high state signal, and the first PMOS transistor P33 is turned off by this signal. The second PMOS transistor P31 is turned on by the low data signal DATA so that the power supply voltage Vcc generated by the power supply voltage regulation circuit 32 is applied, and the third NMOS transistor N32 is turned off. . In addition, the third PMOS transistor P32 is turned on by the enable signal EN inverted to the low state through the first inverter I31, and the second NMOS transistor N31 is turned off. Accordingly, the first node Q31 maintains a potential of the power supply voltage Vcc level generated by the power supply voltage regulation circuit 32, and the first NMOS transistor N33 is turned on by the potential to output the output terminal OUT. Low signal is output.

그런데, 전원 전압 레귤레이션 회로(32)에서 발생된 전원 전압에 의해 제 1 NMOS 트랜지스터(N33)가 구동되기 때문에 전원 전압(Vcc)의 변화에 무관하게 일정한 전압을 제 1 NMOS 트랜지스터(N33)의 게이트 단자에 공급할 수 있어 일정한 전류를 접지 단자로 패스시킬 수 있다.However, since the first NMOS transistor N33 is driven by the power supply voltage generated by the power supply voltage regulation circuit 32, a constant voltage is applied to the gate terminal of the first NMOS transistor N33 regardless of the change in the power supply voltage Vcc. It can be supplied to the circuit, allowing a constant current to pass to the ground terminal.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가될 경우, 하이 상태의 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 입력한 NAND 게이트(31)에서 이들을 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P33)는 턴온되어 전원 전압(Vcc)을 출력 단자(OUT)로 공급한다. 하이 상태의 데이터 신호(DATA)에 의해 제 2 PMOS 트랜지스터(P31)가 턴오프되고, 제 3 NMOS 트랜지스터(N32)는 턴온되어 제1 노드(Q31)의 전위를 로우 상태로 만든다. 또한, 제 1 인버터(I31)를 통해 로우 상태로 반전된 인에이블 신호(EN)에 의해 제 3 PMOS 트랜지스터(P32)는 턴온되고, 제 2 NMOS 트랜지스터(N31)는 턴오프된다. 따라서, 제 1 노드(Q31)는 로우 상태를 유지하여 제 1 NMOS 트랜지스터(N33)를 턴오프시켜 출력 단자(OUT)로 전원 전압(Vcc) 레벨의 전위를 출력한다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the high state, the NAND gate (NAND gate) having input the enable signal EN in the high state and the data signal DATA in the high state ( At 31), these are logically combined to output a low state signal, whereby the first PMOS transistor P33 is turned on to supply the power supply voltage Vcc to the output terminal OUT. The second PMOS transistor P31 is turned off by the data signal DATA in the high state, and the third NMOS transistor N32 is turned on to bring the potential of the first node Q31 low. In addition, the third PMOS transistor P32 is turned on by the enable signal EN inverted to the low state through the first inverter I31, and the second NMOS transistor N31 is turned off. Accordingly, the first node Q31 maintains a low state to turn off the first NMOS transistor N33 to output a potential of the power supply voltage Vcc level to the output terminal OUT.

상기와 같이 인에이블 신호(EN)가 하이 상태로 인가될 경우 데이터 신호(DATA)의 전위를 출력 단자(OUT)로 출력한다.When the enable signal EN is applied in the high state as described above, the potential of the data signal DATA is output to the output terminal OUT.

인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가될 경우, 로우 상태의 인에이블 신호(EN)와 하이 상태의 데이터 신호(DATA)를 입력한 NAND 게이트(31)에서 이들을 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P33)는 턴오프된다. 하이 상태의 데이터 신호(DATA)에 의해 제 2 PMOS 트랜지스터(P31)가 턴오프되고, 제 3 NMOS 트랜지스터(N32)는 턴온된다. 또한, 제 1 인버터(I31)를 통해 하이 상태로 반전된 인에이블 신호(EN)에 의해 제 3 PMOS 트랜지스터(P32)는 턴오프되고, 제 2 NMOS 트랜지스터(N31)는 턴온된다. 따라서, 제 1 노드(Q31)는 로우 상태의 전위를 유지하여 제 1 NMOS 트랜지스터(N33)를 턴오프시켜 출력 단자(OUT)는 고임피던스 상태를 유지한다.When the enable signal EN is applied in the low state and the data signal DATA is applied in the high state, the NAND gate (NAND gate) having input the enable signal EN in the low state and the data signal DATA in the high state ( At 31), these are logically combined to output a high state signal, and the first PMOS transistor P33 is turned off by this signal. The second PMOS transistor P31 is turned off by the data signal DATA in the high state, and the third NMOS transistor N32 is turned on. In addition, the third PMOS transistor P32 is turned off and the second NMOS transistor N31 is turned on by the enable signal EN inverted to the high state through the first inverter I31. Therefore, the first node Q31 maintains the potential of the low state to turn off the first NMOS transistor N33 so that the output terminal OUT maintains the high impedance state.

인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가될 경우, 로우 상태의 인에이블 신호(EN)와 로우 상태의 데이터 신호(DATA)를 입력한 NAND 게이트(31)에서 이들을 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P33)는 턴오프된다. 로우 상태의 데이터 신호(DATA)에 의해 제 2 PMOS 트랜지스터(P31)가 턴온되고, 제 3 NMOS 트랜지스터 (N32)는 턴오프된다. 또한, 제 1 인버터(I31)를 통해 하이 상태로 반전된 인에이블 신호(EN)에 의해 제 3 PMOS 트랜지스터(P32)는 턴오프되고, 제 2 NMOS 트랜지스터 (N31)는 턴온된다. 따라서, 제 1 노드(Q31)는 로우 상태의 전위를 유지하고, 이 전위에 의해 제 1 NMOS 트랜지스터(N33)가 턴오프되어 출력 단자(OUT)는 고임피던스 상태를 유지한다.When the enable signal EN is applied in the low state and the data signal DATA is applied in the low state, the NAND gate (NAND gate) in which the enable signal EN in the low state and the data signal DATA in the low state are inputted. At 31), these are logically combined to output a high state signal, and the first PMOS transistor P33 is turned off by this signal. The second PMOS transistor P31 is turned on by the low data signal DATA, and the third NMOS transistor N32 is turned off. In addition, the third PMOS transistor P32 is turned off and the second NMOS transistor N31 is turned on by the enable signal EN inverted to the high state through the first inverter I31. Accordingly, the first node Q31 maintains a potential in a low state, and the first NMOS transistor N33 is turned off by this potential, so that the output terminal OUT maintains a high impedance state.

상술한 바와 같이 인에이블 신호(EN)가 로우 상태로 인가될 경우 데이터 신호(DATA)의 값에 무관하게 출력 단자(OUT)는 고임피던스 상태를 유지한다.As described above, when the enable signal EN is applied in a low state, the output terminal OUT maintains a high impedance state regardless of the value of the data signal DATA.

상기와 같은 본 발명의 제 1 실시 예에 따른 출력 버퍼는 인에이블 신호(EN)가 하이 상태를 유지하고 데이터 신호(DATA)가 로우 상태를 유지할 때 전원 전압 레귤레이션 회로에서 발생된 전압으로 제 1 노드(Q31)의 전위는 유지되고, 이에 의해 제 1 NMOS 트랜지스터(N33)를 구동시키기 때문에 전원 전압의 변화에 무관하게 일정한 전류를 접지 단자로 패스시킬 수 있다.The output buffer according to the first embodiment of the present invention as described above has a voltage generated by the power supply voltage regulation circuit when the enable signal EN maintains a high state and the data signal DATA maintains a low state. The potential of Q31 is maintained, thereby driving the first NMOS transistor N33, so that a constant current can be passed to the ground terminal regardless of the change in the power supply voltage.

도 4는 본 발명의 제 2 실시 예에 따른 출력 버퍼의 회로도로서, 다음과 같이 구성된다.4 is a circuit diagram of an output buffer according to a second embodiment of the present invention.

NOR 게이트(41)는 제 1 인버터(I41)를 통해 반전된 인에이블 신호(EN)와 제 2 인버터(I42)를 통해 반전된 데이터 신호(DATA)를 입력하여 논리 조합된 신호를 출력한다. 전원 단자와 제 1 노드(Q41) 사이에 접속된 제 1 PMOS 트랜지스터(P41)와 제 1 노드(Q41)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N41)로 이루어진 제 3 인버터(I43)는 NOR 게이트(41)의 출력 신호를 반전시켜 전원 단자와 출력 단자(OUT) 사이에 접속된 풀업 트랜지스터인 제 3 PMOS 트랜지스터(P43)를 구동시킨다. NAND 게이트(42)는 인에이블 신호(EN)와 제 2 인버터(I42)를 통해 반전된 데이터 신호(DATA) 신호를 입력하고 이를 논리 조합한다. 전원 전압 레귤레이션 회로(43)와 제 2 노드(Q42) 사이에 접속된 제 2 PMOS 트랜지스터(P42)와 제 2 노드(Q42)와 접지 단자(Vss) 사이에 접속된 제 2 NMOS 트랜지스터(N42)로 이루어진 제 4 인버터(I44)는 NAND 게이트(42)의 출력 신호를 반전시켜 제 2 노드(Q42)의 전위를 결정하고, 제 2 노드(Q42)의 전위에 의해 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 풀다운 트랜지스터인 제 3 NMOS 트랜지스터(N43)가 구동된다.The NOR gate 41 inputs the enable signal EN inverted through the first inverter I41 and the inverted data signal DATA through the second inverter I42 to output a logically combined signal. A third inverter consisting of a first PMOS transistor P41 connected between a power supply terminal and a first node Q41 and a first NMOS transistor N41 connected between a first node Q41 and a ground terminal Vss ( I43 inverts the output signal of the NOR gate 41 to drive the third PMOS transistor P43, which is a pull-up transistor connected between the power supply terminal and the output terminal OUT. The NAND gate 42 inputs and logically combines the enable signal EN and the inverted data signal DATA through the second inverter I42. The second PMOS transistor P42 connected between the power supply voltage regulation circuit 43 and the second node Q42 and the second NMOS transistor N42 connected between the second node Q42 and the ground terminal Vss. The fourth inverter I44 is configured to invert the output signal of the NAND gate 42 to determine the potential of the second node Q42, and the output terminal OUT and the ground terminal (i) by the potential of the second node Q42. The third NMOS transistor N43, which is a pull-down transistor connected between Vss), is driven.

상기와 같이 구성되는 본 발명의 제 2 실시 예에 따른 출력 버퍼의 구동 방법을 설명하면 다음과 같다.The driving method of the output buffer according to the second embodiment of the present invention configured as described above is as follows.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가되면, 하이 상태의 인에이블 신호(EN)가 제 1 인버터(I41)를 통해 로우 상태로 반전되어 NOR 게이트(41)로 입력되고, 로우 상태의 데이터 신호(DATA)가 제 2 인버터(I42)를 통해 하이 상태로 반전되어 NOR 게이트(41)로 입력된다. NOR 게이트(41)에서는 로우 상태의 신호와 하이 상태의 신호를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호가 제 3 인버터(I43)을 통해 하이 상태로 반전되어 제 2 노드(Q42)의 전위가 된다. 하이 상태의 제 2 노드(Q42)의 전위에 의해 제 3 PMOS 트랜지스터(P43)는 턴오프된다. 한편, 하이 상태의 인에이블 신호(EN)와 제 2 인버터(I42)를 통해 하이 상태로 반전된 데이터 신호(DATA)가 NAND 게이트(42)로 입력된다. NAND 게이트(42)는 하이 상태의 두 신호를 논리 조합하여 로우 상태의 신호를 출력한다. 이 출력 신호에 의해 제 4 인버터(I44)의 제 2 PMOS 트랜지스터 (P42)가 턴온되어 제 2 노드(Q42)로 전원 전압 레귤레이션 회로(43)로부터 발생된 전압이 공급된다. 따라서, 전원 전압 레귤레이션 회로(43)로부터 공급된 전압 레벨을 유지하는 제 2 노드(Q42)의 전위에 의해 제 3 NMOS 트랜지스터(N43)가 턴온되어 출력 단자(OUT)로 로우 상태의 신호를 출력한다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the low state, the enable signal EN in the high state is inverted to the low state through the first inverter I41 and the NOR gate. The data signal DATA in the low state is inverted to the high state through the second inverter I42 and input to the NOR gate 41. The NOR gate 41 logically combines a low state signal and a high state signal to output a low state signal, and the signal is inverted to a high state through the third inverter I43 to perform the second node Q42. It becomes potential. The third PMOS transistor P43 is turned off by the potential of the second node Q42 in the high state. On the other hand, the enable signal EN in the high state and the data signal DATA inverted to the high state through the second inverter I42 are input to the NAND gate 42. The NAND gate 42 logically combines two signals in a high state to output a signal in a low state. By this output signal, the second PMOS transistor P42 of the fourth inverter I44 is turned on to supply the voltage generated from the power supply voltage regulation circuit 43 to the second node Q42. Accordingly, the third NMOS transistor N43 is turned on by the potential of the second node Q42 that maintains the voltage level supplied from the power supply voltage regulation circuit 43 to output a low state signal to the output terminal OUT. .

그런데, 전원 전압 레귤레이션 회로(43)에서 발생된 전원 전압에 의해 제 1 NMOS 트랜지스터(N33)가 구동되기 때문에 전원 전압(Vcc)의 변화에 무관하게 일정한 전압을 제 1 NMOS 트랜지스터(N33)의 게이트 단자에 공급할 수 있어 일정한 전류를 접지 단자로 패스시킬 수 있다.However, since the first NMOS transistor N33 is driven by the power supply voltage generated by the power supply voltage regulation circuit 43, a constant voltage is applied to the gate terminal of the first NMOS transistor N33 regardless of the change in the power supply voltage Vcc. It can be supplied to the circuit, allowing a constant current to pass to the ground terminal.

상기한 동작 이외의 인에이블 신호(EN) 및 데이터 신호(DATA)의 조건에 따른 동작은 이미 기술한 도 3의 동작과 상기한 동작을 참고하면 쉽게 이해할 수 있으므로 그들의 구동 방법에 대한 기술은 생략한다.Operation according to the conditions of the enable signal EN and the data signal DATA other than the above-described operation can be easily understood by referring to the operation of FIG. 3 and the above-described operation, and thus descriptions of their driving methods are omitted. .

도 5는 출력 버퍼의 동작 타이밍도로서, 전원 전압이 변화하는 경우에 도 1의 제 1 노드(Q11)와 도 3의 제 1 노드(Q31)의 전압 변화를 도시한 타이밍도이다. 여기서 알 수 있는 바와 같이 출력 단자의 노이즈는 주로 점선으로 표시된 하이 상태의 데이터에서 로우 상태의 데이터로 바뀌는 부분에서 발생된다. 이는 전원 전압의 증가에 의한 도 1의 제 1 NMOS 트랜지스터(N11)의 게이트 전압의 증가로 시간 변화에 대해서 전류가 증가하기 때문이다. 따라서, 본 발명의제 1 및 제 2 실시 예에서는 전원 전압 레귤레이션 회로를 이용하여 전원 전압의 변화에 무관하게 도 3 및 도 4의 제 1 NMOS 트랜지스터(N33 및 N43)의 게이트 전압을 레귤레이션 전압이라는 일정한 전압으로 유지해 줌으로써 출력 노이즈를 감소시키고 동작 속도를 향상시킬 수 있다.FIG. 5 is an operation timing diagram of an output buffer and illustrates timing changes of voltages of the first node Q11 of FIG. 1 and the first node Q31 of FIG. 3 when the power supply voltage changes. As can be seen, the noise of the output terminal is mainly generated at the portion where the high state data indicated by the dotted line is changed to the low state data. This is because the current increases with time due to an increase in the gate voltage of the first NMOS transistor N11 of FIG. 1 due to an increase in the power supply voltage. Therefore, in the first and second embodiments of the present invention, the gate voltage of the first NMOS transistors N33 and N43 of FIGS. 3 and 4 is constant as a regulation voltage using a power supply voltage regulation circuit regardless of a change in the power supply voltage. Maintaining the voltage reduces output noise and speeds up operation.

도 6은 본 발명의 제 3 실시 예에 따른 출력 버퍼의 회로도로서, 다음과 같이 구성된다.6 is a circuit diagram of an output buffer according to a third embodiment of the present invention.

NOR 게이트(61)는 제 1 인버터(I61)를 통해 반전된 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 반전된 데이터 신호(DATA)를 입력하여 논리 조합된 신호를 출력하여 제 1 노드(Q61)의 전위를 결정한다. 전원 단자와 제 2 노드(Q62) 사이에 접속된 제 2 PMOS 트랜지스터(P61)와 제 2 노드(Q62)와 기준 전압 발생 회로(63) 사이에 접속된 트리플 웰 트랜지스터인 트리플 NMOS 트랜지스터(N61)로 이루어진 제 3 인버터(I63)는 제 1 노드(Q61)의 전위를 반전시켜 제 2 노드(Q62)의 전위를 결정한다. 기준 바이어스 회로(63)는 트리플 NMOS 트랜지스터(N61)의 소오스 단자와 접속된다. 제 2 노드(Q62)의 전위에 의해 전원 단자와 출력 단자(OUT) 사이에 접속된 풀업 트랜지스터인 제 1 PMOS 트랜지스터(P62)가 구동된다. NAND 게이트(62)는 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 반전된 데이터 신호(DATA)를 입력하여 논리 조합된 신호를 출력한다. 제 4 인버터(I64)는 NAND 게이트(62)의 출력 신호를 반전시켜 출력 단자(OUT)와 접지 단자(Vss) 사이에 접속된 풀다운 트랜지스터인 NMOS 트랜지스터(N62)를 구동시킨다.The NOR gate 61 inputs the enable signal EN inverted through the first inverter I61 and the inverted data signal DATA through the second inverter I62 to output a logically combined signal to output the first signal. The potential of the node Q61 is determined. The second PMOS transistor P61 connected between the power supply terminal and the second node Q62 and the triple NMOS transistor N61 which is a triple well transistor connected between the second node Q62 and the reference voltage generator circuit 63. The third inverter I63 configured inverts the potential of the first node Q61 to determine the potential of the second node Q62. The reference bias circuit 63 is connected to the source terminal of the triple NMOS transistor N61. The first PMOS transistor P62, which is a pull-up transistor connected between the power supply terminal and the output terminal OUT, is driven by the potential of the second node Q62. The NAND gate 62 inputs the inverted data signal DATA through the enable signal EN and the second inverter I62 to output a logically combined signal. The fourth inverter I64 inverts the output signal of the NAND gate 62 to drive the NMOS transistor N62 which is a pull-down transistor connected between the output terminal OUT and the ground terminal Vss.

도 7은 트리플 웰 트랜지스터인 트리플 NMOS 트랜지스터(N61)와 기준 바이어스 회로(63)의 접속 관계를 설명하기 위한 소자의 개략도로서, 도 6의 도면 부호 64 부분을 상세히 나타낸 것이다. 도시된 바와 같이 트리플 웰 구조의 기판 상부의 선택된 영역에 형성된 게이트는 제 1 노드(Q61)와 접속되어 제 1 노드(Q61)의 전위에 따라 구동되며, 기판 상의 소정 영역에 형성된 드레인은 제 2 노드(Q62)와 접속된다. 한편, 소오스는 기준 바이어스 회로와 접속된다.FIG. 7 is a schematic diagram of a device for explaining the connection relationship between the triple NMOS transistor N61, which is a triple well transistor, and the reference bias circuit 63, in which part 64 of FIG. 6 is shown in detail. As shown, the gate formed in the selected region on the substrate of the triple well structure is connected to the first node Q61 and driven according to the potential of the first node Q61, and the drain formed in the predetermined region on the substrate is the second node. It is connected to (Q62). On the other hand, the source is connected to a reference bias circuit.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가되면, 하이 상태의 인에이블 신호(EN)가 제 1 인버터(I61)를 통해 로우 상태로 반전되어 NOR 게이트(61)로 입력되고, 로우 상태의 데이터 신호(DATA)가 제 2 인버터(I62)를 통해 하이 상태로 반전되어 NOR 게이트(61)로 입력된다. NOR 게이트(61)에서는 로우 상태의 신호와 하이 상태의 신호를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호가 제 3 인버터(I63)의 제 2 PMOS 트랜지스터(P61)를 턴온시켜 하이 상태로 반전되어 제 2 노드(Q62)의 전위가 된다. 하이 상태의 제 2 노드(Q62)의 전위에 의해 제 1 PMOS 트랜지스터(P62)는 턴오프된다. 한편, 하이 상태의 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 하이 상태로 반전된 데이터 신호(DATA)가 NAND 게이트(62)로 입력된다. NAND 게이트(62)는 하이 상태의 두 신호를 논리 조합하여 로우 상태의 신호를 출력한다. 이 출력 신호는 제 4 인버터 (I64)를 통해 하이 상태로 반전되고, 이 신호에 의해 NMOS 트랜지스터(N62)가 턴온되어 출력 단자(OUT)로 로우 상태의 신호가 출력된다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the low state, the enable signal EN in the high state is inverted to the low state through the first inverter I61 and the NOR gate. The data signal DATA in the low state is inverted to the high state through the second inverter I62 and input to the NOR gate 61. The NOR gate 61 logically combines a low state signal with a high state signal to output a low state signal, which turns on the second PMOS transistor P61 of the third inverter I63 to a high state. Inverted to become the potential of the second node Q62. The first PMOS transistor P62 is turned off by the potential of the second node Q62 in the high state. On the other hand, the enable signal EN in the high state and the data signal DATA inverted to the high state through the second inverter I62 are input to the NAND gate 62. The NAND gate 62 logically combines two signals in a high state to output a signal in a low state. This output signal is inverted to a high state through the fourth inverter I64, and the NMOS transistor N62 is turned on by this signal to output a low state signal to the output terminal OUT.

인에이블 신호(EN)가 하이 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가되면, 하이 상태의 인에이블 신호(EN)가 제 1 인버터(I61)를 통해 로우 상태로 반전되어 NOR 게이트(61)로 입력되고, 하이 상태의 데이터 신호(DATA)가 제 2 인버터(I62)를 통해 로우 상태로 반전되어 NOR 게이트(61)로 입력된다. NOR 게이트(61)에서는 로우 상태의 신호 두 신호를 논리 조합하여 하이 상태의 신호를 출력하고, 이 신호가 제 3 인버터(I63)의 트리플 NMOS 트랜지스터(N61)를 턴온시킨다. 턴온된 트리플 NMOS 트랜지스터(N61)를 통해 기준 바이어스 회로(63)에서 발생된 소정의 전압이 제 2 노드(Q62)로 공급되고, 제 2 노드(Q62)의 전위에 의해 제 1 PMOS 트랜지스터(P62)가 제어되어 제 1 PMOS 트랜지스터(P62)의 게이트 소오스 전압이 일정하게 유지된다. 즉, 전원 전압(Vcc)이 소정 전위로 상승할 때 기준 바이어스 회로(63)에서 바이어스 전압을 출력하고, 이 전압에 의해 제 1 PMOS 트랜지스터(P62)가 제어되므로 게이트 소오스 전압을 일정하게 유지할 수 있다. 한편, 하이 상태의 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 로우 상태로 반전된 데이터 신호(DATA)가 NAND 게이트(62)로 입력된다. NAND 게이트(62)는 하이 상태의 신호 및 로우 상태의 신호를 논리 조합하여 하이 상태의 신호를 출력한다. 이 출력 신호는 제 4 인버터(I64)를 통해 로우 상태로 반전되고, 이 신호에 의해 NMOS 트랜지스터(N62)가 턴오프된다. 따라서, 출력 노드(OUT)로 하이 상태의 신호가 출력된다.When the enable signal EN is applied in the high state and the data signal DATA is applied in the high state, the enable signal EN in the high state is inverted to the low state through the first inverter I61 and the NOR gate. The data signal DATA in the high state is inverted to the low state through the second inverter I62 and input to the NOR gate 61. The NOR gate 61 logically combines two signals of a low state to output a high state signal, which turns on the triple NMOS transistor N61 of the third inverter I63. The predetermined voltage generated by the reference bias circuit 63 is supplied to the second node Q62 through the turned-on triple NMOS transistor N61, and the first PMOS transistor P62 is applied by the potential of the second node Q62. Is controlled so that the gate source voltage of the first PMOS transistor P62 is kept constant. That is, the bias voltage is output from the reference bias circuit 63 when the power supply voltage Vcc rises to a predetermined potential, and the first PMOS transistor P62 is controlled by this voltage, so that the gate source voltage can be kept constant. . On the other hand, the enable signal EN in the high state and the data signal DATA inverted to the low state through the second inverter I62 are input to the NAND gate 62. The NAND gate 62 logically combines a high state signal and a low state signal to output a high state signal. This output signal is inverted to the low state through the fourth inverter I64, and the NMOS transistor N62 is turned off by this signal. Therefore, a high state signal is output to the output node OUT.

인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 하이 상태로 인가되면, 로우 상태의 인에이블 신호(EN)가 제 1 인버터(I61)를 통해 하이 상태로 반전되어 NOR 게이트(61)로 입력되고, 하이 상태의 데이터 신호(DATA)가 제 2 인버터(I62)를 통해 로우 상태로 반전되어 NOR 게이트(61)로 입력된다. NOR 게이트(61)에서는 하이 상태의 신호와 로우 상태의 신호를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호에 의해 제 3 인버터(I63)의 제 2 PMOS 트랜지스터 (P61)가 턴온되어 하이 상태로 반전되어 제 2 노드(Q62)의 전위가 된다. 하이 상태의 제 2 노드(Q62)의 전위에 의해 제 1 PMOS 트랜지스터(P62)는 턴오프된다. 한편, 로우 상태의 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 로우 상태로 반전된 데이터 신호(DATA)가 NAND 게이트(62)로 입력된다. NAND 게이트(62)는 로우 상태의 두 신호를 논리 조합하여 하이 상태의 신호를 출력한다. 이 출력 신호는 제 4 인버터(I64)를 통해 로우 상태로 반전되고, 이 신호에 의해 NMOS 트랜지스터(N62)가 턴오프된다. 따라서, 출력 단자(OUT)는 고임피던스 상태로 된다.When the enable signal EN is applied in the low state and the data signal DATA is applied in the high state, the enable signal EN in the low state is inverted to the high state through the first inverter I61 and the NOR gate. The data signal DATA in the high state is inverted to the low state through the second inverter I62 and input to the NOR gate 61. The NOR gate 61 outputs a low state signal by logically combining a high state signal and a low state signal. The NOR gate 61 turns on the second PMOS transistor P61 of the third inverter I63 to turn on the high state. Is reversed to become the potential of the second node Q62. The first PMOS transistor P62 is turned off by the potential of the second node Q62 in the high state. On the other hand, the enable signal EN in the low state and the data signal DATA inverted to the low state through the second inverter I62 are input to the NAND gate 62. The NAND gate 62 logically combines two signals in a low state to output a high state signal. This output signal is inverted to the low state through the fourth inverter I64, and the NMOS transistor N62 is turned off by this signal. Therefore, the output terminal OUT is in a high impedance state.

인에이블 신호(EN)가 로우 상태로 인가되고, 데이터 신호(DATA)가 로우 상태로 인가되면, 로우 상태의 인에이블 신호(EN)가 제 1 인버터(I61)를 통해 하이 상태로 반전되어 NOR 게이트(61)로 입력되고, 로우 상태의 데이터 신호(DATA)가 제 2 인버터(I62)를 통해 하이 상태로 반전되어 NOR 게이트(61)로 입력된다. NOR 게이트(61)에서는 하이 상태의 두 신호를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호에 의해 제 3 인버터(I63)의 제 2 PMOS 트랜지스터(P61)가 턴온되어 하이 상태로 반전되어 제 2 노드(Q62)의 전위가 된다. 하이 상태의 제 2 노드(Q62)의 전위에 의해 제 1 PMOS 트랜지스터(P62)는 턴오프된다. 한편, 로우 상태의 인에이블 신호(EN)와 제 2 인버터(I62)를 통해 하이 상태로 반전된 데이터 신호(DATA)가 NAND 게이트(62)로 입력된다. NAND 게이트(62)는 로우 상태의 신호와 하이 상태의 신호를 논리 조합하여 하이 상태의 신호를 출력한다. 이 출력 신호는 제 4 인버터(I64)를 통해 로우 상태로 반전되고, 이 신호에 의해 NMOS 트랜지스터(N62)는 턴오프된다. 따라서, 출력 단자(OUT)는 고임피던스 상태로 된다.When the enable signal EN is applied in the low state and the data signal DATA is applied in the low state, the enable signal EN in the low state is inverted to a high state through the first inverter I61 and the NOR gate. The data signal DATA in the low state is inverted to the high state through the second inverter I62 and input to the NOR gate 61. The NOR gate 61 outputs a low state signal by logically combining two signals in a high state. The second PMOS transistor P61 of the third inverter I63 is turned on and inverted to a high state by this signal. It becomes the potential of two nodes Q62. The first PMOS transistor P62 is turned off by the potential of the second node Q62 in the high state. On the other hand, the enable signal EN in the low state and the data signal DATA inverted to the high state through the second inverter I62 are input to the NAND gate 62. The NAND gate 62 logically combines a low state signal and a high state signal to output a high state signal. This output signal is inverted to the low state through the fourth inverter I64, and the NMOS transistor N62 is turned off by this signal. Therefore, the output terminal OUT is in a high impedance state.

상술한 바와 같이 본 발명의 제 3 실시 예에 따른 출력 버퍼는 인에이블 신호(EN)가 하이 상태를 유지하고, 데이터 신호(DATA)가 하이 상태를 유지할 때 제 2 노드(Q62)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P62)의 게이트 소오스 전압이 상승하여 과도한 전류가 흐르게 된다. 이를 방지하기 위해 트리플 NMOS 트랜지스터(N61)의 소오스 단자에 접속된 기준 바이어스 회로(63)에서 발생된 바이어스에 의해 제 1 PMOS 트랜지스터(P62)를 제어한다.As described above, in the output buffer according to the third embodiment of the present invention, when the enable signal EN maintains a high state and the data signal DATA maintains a high state, the output buffer according to the potential of the second node Q62 is used. The gate source voltage of the first PMOS transistor P62 that is driven increases to allow excessive current to flow. To prevent this, the first PMOS transistor P62 is controlled by a bias generated in the reference bias circuit 63 connected to the source terminal of the triple NMOS transistor N61.

도 8은 본 발명의 제 4 실시 예에 따른 출력 버퍼 회로도로서, 도 6의 출력 버퍼 회로를 변형한 예이다. 본 발명의 제 4 실시 예에 따른 출력 버퍼 회로는 출력 버퍼(100)와 기준 바이어스 회로(200)으로 구성된다.8 is a diagram illustrating an output buffer circuit according to a fourth exemplary embodiment of the present invention, in which the output buffer circuit of FIG. 6 is modified. The output buffer circuit according to the fourth embodiment of the present invention is composed of an output buffer 100 and a reference bias circuit 200.

그럼 도 8의 출력 버퍼(100)는 도 6에서 기술한 것과 동일하기 때문에 그 설명은 생략하기로 하고, 기준 바이어스 회로(200)에 대해서만 설명한다.Since the output buffer 100 of FIG. 8 is the same as that described in FIG. 6, the description thereof will be omitted and only the reference bias circuit 200 will be described.

기준 바이어스 회로(200)는 인에이블 신호(EN)가 제 5 및 제 6 인버터(I85 및 I86)에 의해 지연된 신호에 의해 구동된다. 전원 단자와 제 3 노드(Q83) 사이에 제 6 인버터(I86)이 출력 신호에 따라 구동되는 제 3 NMOS 트랜지스터(N83)와 제 3 노드(Q83)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P83)이 직렬 접속된다.제 3 노드(Q83)는 트리플 NMOS 트랜지스터(N81)의 소오스 단자와 접속되어 그 전위가 트리플 NMOS 트랜지스터(N81)의 소오스 단자에 바이어스를 공급한다. 제 3 노드 (Q83)와 접지 단자(Vss) 사이에 제 4 노드(Q84)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N84)가 접속된다. 전원 단자와 제 4 노드(Q84) 사이에 제 4 노드(Q84)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P84)가 접속된다. 전원 단자와 제 4 노드(Q84) 사이에 제 6 인버터(I86)의 출력 신호에 따라 구동되는 제 5 PMOS 트랜지스터(P85)가 접속된다. 제 4 노드(Q84)와 접지 단자(Vss) 사이에 제 3 노드(Q83)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N85), 전원 단자가 게이트 단자에 접속되어 항상 턴온 상태를 유지하는 제 6 NMOS 트랜지스터(N86) 및 제 6 인버터(I86)의 출력 신호에 따라 구동되는 제 7 NMOS 트랜지스터(N87)가 직렬 접속된다.The reference bias circuit 200 is driven by a signal whose enable signal EN is delayed by the fifth and sixth inverters I85 and I86. The third NMOS transistor N83 is driven between the power supply terminal and the third node Q83 according to the output signal and the third PMOS transistor P83 is driven according to the potential of the third node Q83. The third node Q83 is connected to a source terminal of the triple NMOS transistor N81, and its potential supplies a bias to the source terminal of the triple NMOS transistor N81. A fourth NMOS transistor N84 driven according to the potential of the fourth node Q84 is connected between the third node Q83 and the ground terminal Vss. A fourth PMOS transistor P84 driven according to the potential of the fourth node Q84 is connected between the power supply terminal and the fourth node Q84. A fifth PMOS transistor P85 driven according to the output signal of the sixth inverter I86 is connected between the power supply terminal and the fourth node Q84. A fifth NMOS transistor N85 driven according to the potential of the third node Q83 between the fourth node Q84 and the ground terminal Vss, and a sixth power source terminal connected to the gate terminal and always turned on; The seventh NMOS transistor N87 driven in accordance with the output signal of the NMOS transistor N86 and the sixth inverter I86 is connected in series.

도 9는 전원 전압의 증가에 따른 기준 바이어스의 발생을 도시한 그래프이다. 도시된 바와 같이 전원 전압이 증가함에 따라 어느 특정 전압 이상에서 기준 바이어스가 같은 비율로 증가함으로써 도 6의 제 2 노드(Q62)와 제 1 PMOS 트랜지스터(P62)의 게이트 소오스 전압이 일정하게 유지된다. 이로 인해 제 1 PMOS 트랜지스터(P62)에는 특정 전원 전압 이상에서 일정한 전류가 흐르기 때문에 노이즈를 감소시킬 수 있고 동작 속도를 향상시킬 수 있다.9 is a graph illustrating generation of a reference bias according to an increase in a power supply voltage. As shown in the drawing, as the power supply voltage increases, the reference bias increases at the same rate above a certain voltage so that the gate source voltages of the second node Q62 and the first PMOS transistor P62 of FIG. 6 are kept constant. As a result, since a constant current flows in the first PMOS transistor P62 above a specific power supply voltage, noise can be reduced and operation speed can be improved.

상술한 바와 같이 본 발명에 의하면 출력 버퍼 출력 단자의 전위를 접지 전위로 조절하는 풀다운 트랜지스터를 구동시키기 위한 수단에 전원 전압 레귤레이션 회로를 접속하여 그 출력 신호로 상기 풀다운 트랜지스터를 구동시켜 급격한 전류 변화를 방지하고, 또한 출력 단자에 전원 전압을 공급하기 위한 풀업 트랜지스터를 구동시키기 위한 수단에 기준 바이어스 회로를 접속시켜 상기 풀업 트랜지스터를 흐르는 전류를 일정하게 유지함으로써 출력 버퍼의 노이즈를 줄이고, 동작 속도를 향상시켜 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, a power supply voltage regulation circuit is connected to a means for driving a pull-down transistor for adjusting the potential of the output buffer output terminal to the ground potential, and the pull-down transistor is driven with the output signal to prevent sudden current change. In addition, by connecting a reference bias circuit to a means for driving a pull-up transistor for supplying a power supply voltage to an output terminal, the current flowing through the pull-up transistor is kept constant, thereby reducing noise in the output buffer and improving operation speed. Can improve the reliability.

Claims

전원 전압의 변화에 무관하게 전압을 생성하는 전원 전압 레귤레이션 회로와,A power supply voltage regulation circuit for generating a voltage regardless of a change in power supply voltage,

인에이블 신호 및 데이터 신호를 논리 조합하기 위한 NAND 게이트와,A NAND gate for logically combining the enable signal and the data signal,

전원 단자와 출력 단자 사이에 접속되어 상기 NAND 게이트의 출력 신호에 따라 상기 출력 단자에 전원 전압을 공급하기 위한 제 1 PMOS 트랜지스터와,A first PMOS transistor connected between a power supply terminal and an output terminal for supplying a power supply voltage to the output terminal according to an output signal of the NAND gate;

상기 데이터 신호 및 반전된 인에이블 신호에 따라 상기 전원 전압 레귤레이션 회로에서 생성된 전압 및 접지 전압을 선택적으로 출력하기 위한 출력 회로부와,An output circuit unit for selectively outputting a voltage and a ground voltage generated by the power supply voltage regulation circuit according to the data signal and the inverted enable signal;

상기 출력 단자와 접지 단자 사이에 접속되어 상기 출력 회로부의 출력 신호에 따라 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 제 1 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 버퍼.And a first NMOS transistor connected between the output terminal and the ground terminal to adjust the potential of the output terminal to the ground potential according to the output signal of the output circuit portion.

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제 1 항에 있어서, 상기 출력 회로부는 상기 데이터 신호에 따라 상기 전원 전압 레귤레이션 회로에서 발생된 전압을 전달하기 위한 제 2 PMOS 트랜지스터와,The display device of claim 1, wherein the output circuit unit comprises: a second PMOS transistor configured to transfer a voltage generated in the power supply voltage regulation circuit according to the data signal;

상기 제 2 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트 단자 사이에 접속되어 상기 인에이블 신호의 반전 신호에 따라 구동되는 제 3 PMOS 트랜지스터와,A third PMOS transistor connected between the second PMOS transistor and a gate terminal of the first NMOS transistor and driven according to an inverted signal of the enable signal;

상기 제 1 NMOS 트랜지스터의 게이트 단자와 상기 접지 단자 사이에 접속되어 상기 인에이블 신호의 반전 신호에 따라 구동되는 제 2 NMOS 트랜지스터와,A second NMOS transistor connected between the gate terminal of the first NMOS transistor and the ground terminal and driven according to an inversion signal of the enable signal;

상기 제 1 NMOS 트랜지스터의 게이트 단자와 상기 접지 단자 사이에 접속되어 상기 데이터 신호에 따라 구동되는 제 3 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 버퍼.And a third NMOS transistor connected between the gate terminal and the ground terminal of the first NMOS transistor and driven according to the data signal.

인에이블 신호의 반전 신호와 데이터 신호의 반전 신호를 논리 조합하기 위한 NOR 게이트와,A NOR gate for logically combining the inversion signal of the enable signal and the inversion signal of the data signal;

상기 NOR 게이트의 반전된 출력 신호에 따라 출력 단자에 전원 전압을 공급하기 위한 PMOS 트랜지스터와,A PMOS transistor for supplying a power voltage to an output terminal according to the inverted output signal of the NOR gate;

상기 인에이블 신호와 반전된 상기 데이터 신호를 논리 조합하기 위한 NAND 게이트와,A NAND gate for logically combining the enable signal and the inverted data signal;

전원 전압의 변화에 무관하게 일정한 전압을 생성하기 위한 전원 전압 레귤레이션 회로와,A power supply voltage regulation circuit for generating a constant voltage regardless of a change in power supply voltage,

상기 NAND 게이트의 출력 신호에 따라 상기 전원 전압 레귤레이션 회로에서 생성된 전압을 공급하거나 접지 전위로 강하시키기 위한 인버터와,An inverter for supplying a voltage generated in the power supply voltage regulation circuit or dropping the voltage to a ground potential according to an output signal of the NAND gate;

상기 인버터의 출력 신호에 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 버퍼.And an NMOS transistor configured to adjust the potential of the output terminal to a ground potential in the output signal of the inverter.

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기준 바이어스 회로와,A reference bias circuit,

상기 NOR 게이트의 출력 신호에 따라 전원 전압을 공급하거나 상기 전원 전압이 소정 이상으로 상승할 경우 상기 기준 바이어스 회로에서의 전압을 출력하기 위한 인버터와,An inverter for supplying a power supply voltage according to the output signal of the NOR gate or outputting a voltage from the reference bias circuit when the power supply voltage rises above a predetermined value;

상기 인버터의 출력 신호에 따라 상기 전원 전압을 출력 단자로 출력하기 위한 제 1 PMOS 트랜지스터와,A first PMOS transistor for outputting the power supply voltage to an output terminal according to an output signal of the inverter;

상기 NAND 게이트의 반전된 출력 신호에 따라 상기 출력 단자의 전위를 접지 전위로 조절하기 위한 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 출력 버퍼.And an NMOS transistor for adjusting the potential of the output terminal to a ground potential according to the inverted output signal of the NAND gate.

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제 13 항에 있어서, 상기 인버터는 전원 단자와 상기 제 1 PMOS 트랜지스터의 입력 단자 사이에 접속된 제 2 PMOS 트랜지스터와,14. The inverter of claim 13, wherein the inverter comprises: a second PMOS transistor connected between a power supply terminal and an input terminal of the first PMOS transistor;

상기 제 1 PMOS 트랜지스터의 입력 단자와 상기 기준 바이어스 회로 사이에 접속된 트리플 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 출력 버퍼.And a triple NMOS transistor connected between the input terminal of the first PMOS transistor and the reference bias circuit.

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