KR100385133B1 - System of Multiplexing and Demultiplexing Cell in the Switching System - Google Patents
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Abstract
본 발명은 교환기의 셀 다중화/역다중화 시스템(Cell Multiplexing and Demultiplexing System)에 관한 것으로, 특히 비동기(Asynchronous) 교환기의 셀 다중화/역다중화 보드(Board)에서 노드(Node) 별 이중화 방식으로 데이터 경로(Data Path)를 관리하도록 한 교환기의 셀 다중화/역다중화 시스템에 관한 것이다.The present invention relates to a cell multiplexing and demultiplexing system of an exchange, and more particularly, to a data path (node) in a node-by-node duplication scheme of a cell multiplexing / demultiplexing board of an asynchronous exchange. The present invention relates to a cell multiplexing / demultiplexing system of an exchange which manages a data path.
본 발명의 시스템은 상위 블록의 데이터를 수신하여 VPI(Virtual Path Identifier) 및 VCI(Virtual Channel Identifier) 값을 확인해 유사 UTOPIA-2 버스를 통해 전송하고 해당 유사 UTOPIA-2 버스를 통해 데이터를 인가받아 상위 블록으로 전송하는 PMA(Port Management Assembly)와; 상기 PMA로부터 인가되는 데이터를 다중화시켜 이중화된 하위 프로세서로 전송하며, 해당 하위 프로세서로부터 인가되는 데이터 중 활성 경로 상의 데이터를 선택하여 역다중화시켜 상기 PMA로 전송하는 다수 개의 이중화된 셀 다중화/역다중화 어셈블리(Assembly)를 포함하여 이루어진 것을 특징으로 한다.The system of the present invention receives the data of the upper block, checks the values of the Virtual Path Identifier (VPI) and the Virtual Channel Identifier (VCI), transmits them through the pseudo UTOPIA-2 bus and receives the data through the pseudo UTOPIA-2 bus. Port Management Assembly (PMA) for transmitting in the block; Multiplexed multiplexing / demultiplexing assembly for multiplexing the data applied from the PMA to a redundant sub-processor, selecting and demultiplexing the data on the active path among the data applied from the sub-processor to the PMA (Assembly), characterized in that made.
Description
본 발명은 교환기의 셀 다중화/역다중화 시스템에 관한 것으로, 특히 비동기식 교환기의 셀 다중화/역다중화 보드에서 노드(Node) 별 이중화 방식으로 데이터 경로(Data Path)를 관리하도록 한 교환기의 셀 다중화/역다중화 시스템에 관한 것이다.The present invention relates to a cell multiplexing / demultiplexing system of an exchange. Particularly, in a cell multiplexing / demultiplexing board of an asynchronous exchange, a cell multiplexing / deactivation of an exchange for managing a data path in a node-by-node duplexing manner. A multiplexing system.
종래의 비동기식 교환기에서 셀 다중화/역다중화 보드의 정합 시스템은 도 1에 도시된 바와 같이, 셀 스위칭 모듈(11)과, 2 개의 셀 다중화/역다중화 어셈블리(12, 13)와, 8 개의 프로세서(14-1 ~ 17-2)를 포함하여 이루어져 있는데,즉 종래의 비동기식 교환기에서는 이중화된 한 쌍의 셀 다중화/역다중화 어셈블리(12, 13)만 존재하고 하위에 4 쌍의 프로세서(14-1 ~ 17-2)들이 정합할 수 있도록 이루어져 있다.In a conventional asynchronous exchange, a matching system of a cell multiplexing / demultiplexing board includes a cell switching module 11, two cell multiplexing / demultiplexing assemblies 12 and 13, and eight processors as shown in FIG. 14-1 to 17-2), i.e., in the conventional asynchronous exchange, there is only a pair of redundant cell multiplexing / demultiplexing assemblies 12 and 13 and four pairs of processors 14-1 to 14 below. 17-2) can be matched.
여기서, 해당 셀 다중화/역다중화 어셈블리(12, 13)와 프로세서(14-1 ~ 17-2)는 ECL(Emitter Coupled Logic) 방식을 이용한 100(Mbps)까지의 전송 속도 능력을 가지는 정합 형태를 따른다. 또한, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 각 프로세서(14-1 ~ 17-2)와 크로스 링크(Cross Link)에 의해 전송로가 이중화되어 있고 상위의 셀 스위칭 모듈(11)과 155(Mbps)로 정합되어 있다.Here, the cell multiplexing / demultiplexing assemblies 12 and 13 and the processors 14-1 to 17-2 have a matching form having a transmission rate capability of up to 100 (Mbps) using an ECL (Emitter Coupled Logic) method. . In addition, the cell multiplexing / demultiplexing assemblies 12 and 13 have redundant transmission paths by the processors 14-1 to 17-2 and the cross link, and the upper cell switching module 11 155 (Mbps) is matched.
그리고, 해당 프로세서(14-1 ~ 17-2)의 수용이 4 쌍으로 한정되므로, 시스템의 용량 확장 시에는 해당 프로세서(14-1 ~ 17-2)의 확장에 따른 새로운 형태의 시스템을 구성해야 한다.In addition, since the acceptance of the processors 14-1 to 17-2 is limited to four pairs, when the capacity of the system is expanded, a new type of system according to the expansion of the processors 14-1 to 17-2 should be configured. do.
한편, 도 2는 도 1의 시스템에 있어서 셀 다중화/역다중화 어셈블리(12, 13)의 내부 구조 및 다른 구성 블록과의 정합 방식에 관하여 설명하기 위한 도면인데, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 핫-링크 정합부(21-1 ~ 21-8)와, 송신 FIFO(22-1 ~ 22-8)와, 수신 FIFO(23-1 ~ 23-8)와, CPU 정합부(24)와, 링크 정합부(25)를 포함하여 이루어져 있다. 여기서, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 활성(Active) 측과 대기(Stand-by) 측으로 이중화되어 있으며, 각 프로세서(14-1 ~ 17-2)와의 정합은 링크의 크로스 이중화를 따르며, 각 링크당 송신 FIFO(22-1 ~ 22-8)와 수신 FIFO(23-1 ~ 23-8)가 한 개씩 연결되어 이루어져 있다. 또한, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 8 개의 프로세서(14-1~ 17-2)와 연결할 수 있고 내부의 CPU 정합부(24)가 존재하며, 해당 각 송수신 FIFO(22-1 ~ 22-8, 23-1 ~ 23-8)와 링크 정합부(25) 사이에는 UTOPIA 버스(Bus)가 존재하고 둘 사이의 셀 데이터의 흐름을 제어해 주며, 또한 이중화된 두 셀 다중화/역다중화 어셈블리(12, 13) 사이에는 별도의 직렬 버스(Serial Bus)가 있어 이중화 제어 신호 및 보드의 상태 관리 신호를 주고받을 수 있다.Meanwhile, FIG. 2 is a view for explaining the internal structure of the cell multiplexing / demultiplexing assembly 12 and 13 and a matching method with other component blocks in the system of FIG. 1, and the cell multiplexing / demultiplexing assembly 12 13 denotes hot-link matching units 21-1 to 21-8, transmitting FIFOs 22-1 to 22-8, receiving FIFOs 23-1 to 23-8, and CPU matching units ( 24) and a link matching portion 25. Here, the corresponding cell multiplexing / demultiplexing assemblies 12 and 13 are duplicated to the active side and the stand-by side, and matching with each processor 14-1 to 17-2 is cross-redundancy of the link. The transmission FIFOs 22-1 to 22-8 and one reception FIFO 23-1 to 23-8 are connected to each link. In addition, the cell multiplexing / demultiplexing assembly 12 and 13 may be connected to eight processors 14-1 to 17-2, and there is an internal CPU matching unit 24, and each corresponding transmission / reception FIFO 22- may be used. 1 ~ 22-8, 23-1 ~ 23-8) and UTOPIA bus (Bus) between the link matching section 25, and controls the flow of cell data between the two, and also duplicated two-cell multiplexing / There is a separate serial bus between the demultiplexing assemblies 12 and 13 to send and receive redundancy control signals and board status management signals.
상기 각 핫-링크 정합부(21-1 ~ 21-8)는 각 프로세서(14-1 ~ 17-2)와 각각 접속되어 셀 데이터를 송수신하는 역할을 수행한다.Each of the hot-link matching units 21-1 to 21-8 is connected to each of the processors 14-1 to 17-2 to transmit and receive cell data.
상기 각 송신 FIFO(22-1 ~ 22-8)는 상기 각 핫-링크 정합부(21-1 ~ 21-8)로부터 인가되는 셀 데이터를 임시로 저장한 후에 상기 링크 정합부(25)로 해당 셀 데이터를 전달하는 역할을 수행한다.Each of the transmission FIFOs 22-1 to 22-8 temporarily stores cell data applied from each of the hot-link matching units 21-1 to 21-8 and then corresponds to the link matching unit 25. It is responsible for delivering cell data.
상기 각 수신 FIFO(23-1 ~ 23-8)는 상기 링크 정합부(25)로 인가되는 셀 데이터를 임시로 저장한 후에 상기 각 핫-링크 정합부(21-1 ~ 21-8)로 해당 셀 데이터를 전달하는 역할을 수행한다.The reception FIFOs 23-1 to 23-8 temporarily store cell data applied to the link matching unit 25 and then correspond to the hot-link matching units 21-1 to 21-8. It is responsible for delivering cell data.
상기 CPU 정합부(24)는 각 정합부와 보드의 상태 관리를 제어하는 역할을 수행한다.The CPU matching unit 24 serves to control state management of each matching unit and the board.
상기 링크 정합부(25)는 셀 스위칭 모듈(11)에 셀 데이터를 송수신할 수 있도록 정합해 주는 역할을 수행한다.The link matching unit 25 serves to match the cell switching module 11 to transmit and receive cell data.
그러면, 상술한 바와 같이 구성된 셀 다중화/역다중화 어셈블리(12, 13)의 동작을 살펴보면 다음과 같다.Then, the operation of the cell multiplexing / demultiplexing assembly 12 and 13 configured as described above will be described.
먼저, 상위 셀 스위칭 모듈(11)과 하위 프로세서(14-1 ~ 17-2) 사이의 데이터 흐름을 제어해 주는데, 상위로부터 수신한 155(Mbps)급의 데이터를 해당 프로세서(14-1 ~ 17-2)에 다중화시켜 전달해 주고 하위의 프로세서(14-1 ~ 17-2)들로부터 수신한 셀 데이터를 우선 순위에 따라 중재하여 상위 역다중화 전송을 수행한다.First, the data flow between the upper cell switching module 11 and the lower processors 14-1 to 17-2 is controlled. The 155 (Mbps) level data received from the upper part is controlled by the corresponding processor (14-1 to 17). -2) multiplexes the data, and arbitrates the cell data received from the lower processors 14-1 to 17-2 according to priority to perform higher demultiplexing transmission.
여기서, 상위로부터 수신한 데이터는 활성 측 및 대기 측에 관계없이 모두 수신하는데, 155(Mbps)급으로 수신한 데이터는 링크 정합부(25)를 통하여 다시 하위 프로세서(14-1 ~ 17-2)로 전송할 수 있도록 수신 FIFO(23-1 ~ 23-8)에 저장하게 된다.Here, the data received from the upper level is received regardless of the active side and the standby side, the data received at the 155 (Mbps) level is received again through the link matching unit 25 the lower processor 14-1 to 17-2. It is stored in the reception FIFOs (23-1 to 23-8) so that it can be transmitted to the network.
이 때, CPU 정합부(24)에서는 상기 링크 정합부(25)로부터 수신한 셀 데이터의 헤더(Header) 부분 중 VPI(Virtual Path Identifier)/VCI(Virtual Channel Identifier)를 비교하여 전송해야 할 프로세서(14-1 ~ 17-2)에 대응하는 수신 FIFO(23-1 ~ 23-8)에 데이터가 저장되게 제어해 준다.At this time, the CPU matching unit 24 compares the virtual path identifier (VPI) / Virtual Channel Identifier (VCI) of the header portion of the cell data received from the link matching unit 25 and transmits the processor ( The data is stored in the reception FIFOs 23-1 to 23-8 corresponding to 14-1 to 17-2.
반면에, 하위 프로세서(14-1 ~ 17-2)에서는 두 개의 링크로 동일한 데이터를 활성 측과 대기 측의 셀 다중화/역다중화 어셈블리(12, 13)에 전송하는데, 해당 프로세서(14-1 ~ 17-2)로부터 데이터를 수신받은 셀 다중화/역다중화 어셈블리(12, 13)는 해당 링크에 대응하는 핫-링크 정합부(21-1 ~ 21-8)를 통해 송신 FIFO(22-1 ~ 22-8)에 저장하고 상위 셀 스위칭 모듈(11)로 전송될 때를 기다린다. 이때, 해당 동작 수행은 활성 측과 대기 측에 관계없이 동일하게 진행하게 된다.On the other hand, the lower processors 14-1 to 17-2 transmit the same data to the cell multiplexing / demultiplexing assemblies 12 and 13 on the active side and the standby side through two links. The cell multiplexing / demultiplexing assembly 12, 13 receiving the data from 17-2) transmits the FIFOs 22-1 through 22 through the hot-link matching units 21-1 through 21-8 corresponding to the corresponding link. -8) and wait for it to be sent to the upper cell switching module (11). In this case, the operation is performed in the same manner regardless of the active side and the standby side.
그러나, 대기 측의 셀 다중화/역다중화 어셈블리(13)는 상기 링크 정합부(25)에서 상기 셀 스위칭 모듈(11)로 전송하지만, 상기 셀 스위칭 모듈(11)에서 활성 측의 셀 다중화/역다중화 어셈블리(13)로부터 인가되는 링크의 데이터만을 선택적으로 수신한다.However, the cell multiplexing / demultiplexing assembly 13 on the standby side transmits from the link matching section 25 to the cell switching module 11, but the cell multiplexing / demultiplexing on the active side of the cell switching module 11. Only data of the link applied from the assembly 13 is selectively received.
더구나, 상기 셀 다중화/역다중화 어셈블리(12, 13)는 활성 측과 대기 측이 존재하지만 이중 활성(Dual Active) 형태로 동작을 수행하게 되는데, 만약 상기 셀 스위칭 모듈(11)이 현재 선택한 링크가 이상이 발생하거나 현재 선택된 링크가 연결된 셀 다중화/역다중화 어셈블리(12, 13)의 내부 경로 중 한 개의 경로가 이상이 발생하였더라도 상기 셀 스위칭 모듈(11)의 정합 링크의 활성 경로가 변경되고 이에 따른 셀 다중화/역다중화 어셈블리(12, 13)의 절체가 발생하여 다량의 데이터 유실이 발생하게 된다.In addition, the cell multiplexing / demultiplexing assembly 12, 13 has an active side and a standby side but performs an operation in the form of dual active, in which case the link currently selected by the cell switching module 11 is Even if a fault occurs or a fault occurs in one of the internal paths of the cell multiplexing / demultiplexing assembly 12 and 13 to which the currently selected link is connected, the active path of the matching link of the cell switching module 11 is changed and accordingly Switching of the cell multiplexing / demultiplexing assembly 12, 13 occurs, resulting in a large amount of data loss.
이와 같이, 종래의 비동기식 교환기에서 셀 다중화/역다중화 보드는 시스템의 확장으로 프로세서가 5 쌍 이상 필요한 경우에 추가 증설이 불가능하며, 또한 이중 활성의 이중화 구조를 가질 경우에 하나의 노드의 이상이 발생할 시에 링크 전체의 절체가 필요하고 이런 경우에 각 경로의 송수신 FIFO에 저장된 셀 데이터의 유실이 발생하게 되는 문제점이 있었다. 그리고, 종래의 이중 활성의 이중화 구조를 가지는 경우에 셀 다중화/역다중화 어셈블리는 활성 경로를 알지 못 하므로 보드의 각 경로 별 상태 관리가 복잡해지는 문제점도 있다.As such, in the conventional asynchronous exchange, the cell multiplexing / demultiplexing board cannot be additionally expanded when five or more processors are required due to the expansion of the system, and an abnormality of one node may occur when the dual active redundancy structure is provided. In this case, the entire link needs to be switched, and in this case, there is a problem in that cell data stored in the transmit / receive FIFO of each path occurs. In addition, in the case of the conventional dual-active redundancy structure, the cell multiplexing / demultiplexing assembly does not know the active path, and thus there is a problem in that state management for each path of the board is complicated.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 비동기식 교환기의 셀 다중화 및 역다중화 어셈블리의 정합 및 이중화 방식에 있어서 데이터의 경로를 노드별로 이중화시켜 제어하도록 함으로써, 노드 및 경로의 이상으로 절체될 경우에 데이터의 유실을 최소화시키고 시스템에서 프로세서의 추가적인 수용이 가능하게 하여 시스템의 신뢰성과 확장성을 증대시키도록 하는데 그 목적이 있다.In order to solve the problems as described above, the present invention is to be transferred to the node and the path by the duplication of the data path by node in the matching and duplication of the cell multiplexing and demultiplexing assembly of the asynchronous exchange. In this case, the purpose is to minimize the loss of data and to further accommodate the processor in the system, thereby increasing the reliability and scalability of the system.
또한, 본 발명은 활성 경로의 결정을 상위로 전송하는 경로에 따라 결정하게 함으로써 보드의 상태 관리 및 제어가 간단하게 이루어질 수 있도록 하는데 그 목적이 있다.In addition, an object of the present invention is to simplify the state management and control of the board by making the determination of the active path according to the path to transmit to the upper.
도 1은 종래의 비동기(Asynchronous)식 교환기에서 셀 다중화/역다중화 보드(Cell Multiplexing/Demultiplexing Board)의 정합 시스템(System)을 나타낸 구성 블록도.1 is a block diagram illustrating a matching system of a cell multiplexing / demultiplexing board in a conventional asynchronous exchange.
도 2는 도 1에 있어 셀 다중화/역다중화 어셈블리(Assembly)를 나타낸 구성 블록도.FIG. 2 is a block diagram illustrating a cell multiplexing / demultiplexing assembly in FIG. 1. FIG.
도 3은 본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템을 나타낸 구성 블록도.3 is a block diagram showing a cell multiplexing / demultiplexing system of an exchange according to an embodiment of the present invention;
도 4는 도 3에 있어 셀 다중화/역다중화 어셈블리를 나타낸 구성 블록도.FIG. 4 is a block diagram illustrating a cell multiplexing / demultiplexing assembly of FIG. 3. FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 셀 스위칭 모듈(Cell Switching Module)30: Cell Switching Module
40 : PMA(Port Management Assembly)40: PMA (Port Management Assembly)
50-1 ~ 50-n : 셀 다중화/역다중화 어셈블리50-1 to 50-n: cell multiplexing / demultiplexing assembly
60-1 ~ 60-nm : 프로세서(Processor)60-1 to 60-nm: Processor
51-1 ~ 51-8 : 핫-링크(HOT-link) 정합부51-1 to 51-8: Hot-link matching part
52-1 ~ 52-8 : 송신 FIFO(First In First Out)52-1 to 52-8: Transmit FIFO (First In First Out)
53-1 ~ 53-8 : 수신 FIFO53-1 to 53-8: Receive FIFO
54 : 다중화/역다중화부54: multiplexing / demultiplexing unit
55 : UTOPIA(Universal Test and Operation Physical Interface for ATM)/유사 UTOPIA-2 정합부55: UTOPIA (Universal Test and Operation Physical Interface for ATM) / UTOPIA-2 matching unit
56 : CPU(Central Processing Unit) 정합부56: CPU (Central Processing Unit) matching unit
상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템은 상위 블록의 데이터를 수신하여 VPI 및 VCI 값을 확인해 유사 UTOPIA-2 버스를 통해 전송하고 해당 유사 UTOPIA-2 버스를 통해 데이터를 인가받아 상위 블록으로 전송하는 PMA와; 상기 PMA로부터 인가되는 데이터를 다중화시켜 이중화된 하위 프로세서로 전송하며, 해당 하위 프로세서로부터 인가되는 데이터 중 활성 경로 상의 데이터를 선택하여 역다중화시켜 상기 PMA로 전송하는 다수 개의 이중화된 셀 다중화/역다중화 어셈블리를 포함하여 이루어진 것을 특징으로 한다.According to an embodiment of the present invention, a cell multiplexing / demultiplexing system of an exchange according to an embodiment of the present invention receives data of an upper block, checks the VPI and VCI values, transmits them through a similar UTOPIA-2 bus, and transmits the similar UTOPIA. A PMA receiving data through a -2 bus and transmitting the data to an upper block; Multiplexed multiplexing / demultiplexing assembly for multiplexing the data applied from the PMA to a redundant sub-processor, selecting and demultiplexing the data on the active path among the data applied from the sub-processor to the PMA Characterized in that comprises a.
여기서, 상기 셀 다중화/역다중화 어셈블리는 송신 FIFO를 통해 하위 프로세서의 데이터를 인가받아 역다중화하며, 상위 블록의 데이터의 VPI 및 VCI 값들을 확인하여 해당 데이터를 다중화시켜 전송할 하위 프로세서를 결정하여 해당 다중화된 데이터를 수신 FIFO를 통해 전송하는 다중화/역다중화부와; 상기 다중화/역다중화부로부터 인가되는 8 비트의 데이터를 36 비트의 데이터로 변환시켜 상기 PMA로전송하며, 상기 PMA로부터 전송되는 36 비트의 데이터를 8 비트의 데이터로 변환시켜 상기 다중화/역다중화부로 인가하는 UTOPIA/유사 UTOPIA-2 정합부를 포함하여 이루어진 것을 특징으로 한다.Here, the cell multiplexing / demultiplexing assembly receives and demultiplexes data of a lower processor through a transmission FIFO, determines the lower processor to be transmitted by multiplexing the corresponding data by checking the VPI and VCI values of the data of the upper block. A multiplexer / demultiplexer for transmitting the received data through a reception FIFO; The 8-bit data applied from the multiplexer / demultiplexer is converted into 36-bit data and transmitted to the PMA, and the 36-bit data transmitted from the PMA is converted into 8-bit data to the multiplexer / demultiplexer. Characterized in that it comprises a UTOPIA / like UTOPIA-2 matching unit to apply.
그리고, 상기 셀 다중화/역다중화 어셈블리는 각 링크당 하나의 프로세서와 연결시켜 각 프로세서로부터 수신한 데이터의 이상 유무나 해당 링크의 상태를 확인하여 활성 노드를 결정하며, 하나의 노드에 이상이 발생한 경우에 나머지의 활성 노드를 정상 동작을 계속 수행하도록 제어하고 해당 이상이 발생한 노드만 대기 측으로 절체시켜 새로운 활성 노드를 통하여 데이터 전송이 이루어지도록 제어하는 것을 특징으로 한다.The cell multiplexing / demultiplexing assembly is connected to one processor for each link to determine whether there is an error in data received from each processor or the status of a corresponding link to determine an active node, and when an error occurs in one node. In this case, the remaining active nodes are controlled to continue normal operation, and only the node having the abnormality is transferred to the standby side to control data transmission through the new active node.
본 발명은 셀 데이터를 다중화/역다중화하여 상위나 하위 블록과 정합함에 있어서 상위 블록과 UTOPIA 버스로 정합할 때에 활성 측과 대기 측 모두가 상위 블록과 동시에 인터페이스(Interface)하여 하나의 노드에 이상이 발생할 시에 해당 노드만 절체하게 함으로써 어셈블리 절체 시에 데이터의 유실을 최소화하고 시스템 구조 변경으로 필요한 하위 프로세서 개수가 증가할 경우에 원활한 수용이 가능하여 시스템의 신뢰성과 개방성을 증대시키도록 해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.The present invention multiplexes / demultiplexes cell data to match upper or lower blocks, and when an upper block and a UTOPIA bus are matched with each other, both the active side and the standby side interface with the upper block at the same time, thereby causing an error in one node. By switching only those nodes when they occur, it minimizes data loss during assembly replacement and enables smooth acceptance when the number of subprocessors required increases due to system structure change, thereby increasing the reliability and openness of the system. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템은 도 3에 도시한 바와 같이, 셀 스위칭 모듈(30)과, PMA(40)과, 다수 개의 이중화된 셀다중화/역다중화 어셈블리(50-1 ~ 50-n)와, 다수 개의 이중화된 프로세서(60-1 ~ 60-nm)를 구비하여 이루어진다. 여기서, 도면에 표시된 'A'는 활성 측을 나타내고 'S'는 대기 측을 나타내며, 도면에서 각 버스 및 링크에 표시되어 있는 622(Mbps)는 해당 셀 스위칭 모듈(30)과 PMA(40)간의 최대 정합 속도를 의미하며, 155(Mbps)는 해당 유사 UTOPIA-2 버스와 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 최대 정합 속도를 의미하며, 100(Mbps)은 해당 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 각 프로세서(60-1 ~ 60-nm)간의 최대 정합 속도를 의미한다. 또한, 해당 셀 스위칭 모듈(30)과 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 유사 UTOPIA-2 버스라는 36 비트 병렬 버스로 정합하여 이루어지는데, 이때 해당 유사 UTOPIA-2 버스는 UTOPIA 버스와 유사한 형태의 버스로, 하나의 백플레인(Back Plane)을 통하여 해당 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 정합 및 해당 PMA(40)와 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 정합을 수행한다.In the cell multiplexing / demultiplexing system of the exchange according to the embodiment of the present invention, as shown in FIG. 3, the cell switching module 30, the PMA 40, and the plurality of redundant cell multiplexing / demultiplexing assemblies 50 are shown. -1 to 50-n and a plurality of redundant processors (60-1 to 60-nm). Here, 'A' shown in the figure represents the active side, and 'S' represents the standby side, and 622 (Mbps) indicated in each bus and link in the figure indicates that the cell switching module 30 and the PMA 40 correspond to each other. The maximum match rate, 155 (Mbps) means the maximum match rate between the corresponding pseudo UTOPIA-2 bus and each cell multiplexing / demultiplexing assembly (50-1 to 50-n), with 100 (Mbps) Maximum matching speed between cell multiplexing / demultiplexing assemblies 50-1 to 50-n and each processor 60-1 to 60-nm. In addition, between the cell switching module 30 and each cell multiplexing / demultiplexing assembly 50-1 to 50-n, a matching 36-bit parallel bus called a pseudo UTOPIA-2 bus is used. The bus is a bus similar to the UTOPIA bus. It is a match between the corresponding redundant cell multiplexing / demultiplexing assemblies 50-1 to 50-n and a corresponding PMA 40 and each cell multiplexing through one backplane. Perform matching between demultiplexing assemblies 50-1 to 50-n.
상기 셀 스위칭 모듈(30)과 다수 개의 이중화된 프로세서(60-1 ~ 60-nm)는 종래의 구성과 동일하므로 그 설명을 생략한다.Since the cell switching module 30 and the plurality of redundant processors 60-1 to 60-nm are the same as in the conventional configuration, description thereof will be omitted.
상기 PMA(40)는 상기 셀 스위칭 모듈(30)로부터 수신되는 셀 데이터의 헤더 부분 중 VPI 및 VCI 값을 비교하여 전송해야 할 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 확인한 후에 해당 수신된 셀 데이터를 유사 UTOPIA-2 버스를 통해 해당 확인한 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송하며, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로부터 수신되는 데이터를 해당 유사UTOPIA-2 버스를 통해 인가받아 상기 셀 스위칭 모듈(30)로 전송해 준다.The PMA 40 checks the cell multiplexing / demultiplexing assembly 50-1 to 50-n to be transmitted by comparing the VPI and VCI values of the header portion of the cell data received from the cell switching module 30. The received cell data is transmitted to the identified cell multiplexing / demultiplexing assemblies 50-1 to 50-n through the pseudo UTOPIA-2 bus, and each cell multiplexing / demultiplexing assembly 50-1 to 50-n is transmitted. ) Is received from the corresponding UTPIA-2 bus and transmitted to the cell switching module 30.
상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 데이터를 처리하는 프로세서(60-1 ~ 60-nm)를 4 쌍까지 정합이 가능하고 4 쌍 이상의 프로세서(60-1 ~ 60-nm)가 정합되는 경우에 새로운 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 추가로 실장하고 해당 증설된 프로세서(60-1 ~ 60-nm)와 정합시켜 이루어진다.Each cell multiplexing / demultiplexing assembly (50-1 to 50-n) is capable of matching up to four pairs of processors (60-1 to 60-nm) for processing data and four or more processors (60-1 to 60). -nm) is matched by additionally mounting a new cell multiplexing / demultiplexing assembly (50-1 to 50-n) and matching with the corresponding expanded processor (60-1 to 60-nm).
즉, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)의 구조는 보드당 8 개의 프로세서 정합 부분인 핫-링크 정합부(51-1 ~ 51-8)를 구비하고 상기 각 프로세서(60-1 ~ 60-nm)들이 한 개의 링크를 통해 연결되어 총 8 개의 링크로 이루어지며, 상기 프로세서(60-1 ~ 60-nm)의 개수는 활성 측과 대기 측을 포함하여 8 개까지 확장이 가능하다. 그러므로, 한 쌍의 이중화된 프로세서(60-1 ~ 60-nm)에 상기 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 연결된 링크의 개수는 4 개가 할당되고 크로스 이중화가 가능하다. 그러나, 본 발명에서는 해당 개수에 한정되어 있지 않고 그 이상으로도 구성할 수 있음을 잘 알아야 한다.That is, the structure of each cell multiplexing / demultiplexing assembly 50-1 to 50-n includes hot-link matching units 51-1 to 51-8 that are eight processor matching portions per board, and each processor (60-1 to 60-nm) are connected through one link, making a total of eight links, and the number of processors (60-1 to 60-nm) is up to eight including the active side and the standby side. Extension is possible. Therefore, the number of links connected to the redundant cell multiplexing / demultiplexing assembly 50-1 to 50-n to a pair of redundant processors 60-1 to 60-nm is assigned 4 and cross duplication is possible. Do. However, it is to be understood that the present invention is not limited to the number and can be configured even more.
이 때, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 각 프로세서(60-1 ~ 60-nm)는 크로스 링크로 이중화되어 있고 ECL 방식으로 데이터를 송수신하는데, 하나의 프로세서(60-1 ~ 60-nm)와 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 연결된 두 개의 정합 링크의 송신 경로는 동일한 셀 데이터가 전송되며, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 두 경로 중 해당 노드의 활성 경로를 통해서 인가되는 프로세서(60-1 ~ 60-nm)의 데이터를 상기 PMA(40)를 통해 상위 블록으로 전송해 준다.In this case, each of the cell multiplexing / demultiplexing assemblies 50-1 to 50-n and each processor 60-1 to 60-nm are redundantly crosslinked and transmit and receive data in an ECL manner. The transmission paths of two matching links connected between (60-1 to 60-nm) and the redundant cell multiplexing / demultiplexing assembly (50-1 to 50-n) are transmitted with the same cell data, and the cell multiplexing / reversing The multiplexing assembly 50-1 to 50-n transmits data of the processor 60-1 to 60-nm applied through the active path of the corresponding node of the two paths to the upper block through the PMA 40. .
한편, 도 4는 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)의 내부 구성도인데, 핫-링크 정합부(51-1 ~ 51-8)와, 송신 FIFO(52-1 ~ 52-8)와, 수신 FIFO(53-1 ~ 53-8)와, 다중화/역다중화부(54)와, UTOPIA/유사 UTOPIA-2 정합부(55)와, CPU 정합부(56)를 포함하여 이루어진다. 여기서, 상기 각 프로세서(60-1 ~ 60-nm)와의 정합 부분에서 송수신 FIFO(52-1 ~ 52-8, 53-1 ~ 53-8)의 동작과 형태는 일치하며, 해당 CPU 정합부(56)는 두 개의 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 구비되어 있는 이중화 제어용 직렬 버스를 통해서 노드의 이중화 제어 등 보드의 상태 정보를 송수신할 수 있다.4 is an internal configuration diagram of each of the cell multiplexing / demultiplexing assemblies 50-1 to 50-n, wherein the hot-link matching unit 51-1 to 51-8 and the transmission FIFO 52-1 are shown. 52-8), receiving FIFOs 53-1 to 53-8, multiplexing / demultiplexing section 54, UTOPIA / like UTOPIA-2 matching section 55, and CPU matching section 56. It is made to include. Here, the operation and shape of the transmission and reception FIFOs 52-1 to 52-8 and 53-1 to 53-8 in the matching portion with each of the processors 60-1 to 60-nm are identical, and the corresponding CPU matching unit ( 56 may transmit / receive status information of a board, such as redundancy control of a node, through a redundancy control serial bus provided between two redundant cell multiplexing / demultiplexing assemblies 50-1 to 50-n.
상기 핫-링크 정합부(51-1 ~ 51-8)와, 송신 FIFO(52-1 ~ 52-8)와, 수신 FIFO(53-1 ~ 53-8)와, CPU 정합부(56)는 종래의 구성과 동일하므로 그 설명을 생략한다.The hot-link matching units 51-1 to 51-8, the transmitting FIFOs 52-1 to 52-8, the receiving FIFOs 53-1 to 53-8, and the CPU matching unit 56 Since it is the same as a conventional structure, description is abbreviate | omitted.
상기 다중화/역다중화부(54)는 상기 각 송신 FIFO(52-1 ~ 52-8)를 통해 인가되는 하위 프로세서(60-1 ~ 60-nm)의 데이터를 역다중화시켜 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해서 상위로 전송해 주며, 상위로부터 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터를 다중화시켜 상기 수신 FIFO(53-1 ~ 53-8)를 통해 하위 프로세서(60-1 ~ 60-nm)로 전송해 준다.The multiplexer / demultiplexer 54 demultiplexes the data of the lower processors 60-1 to 60-nm applied through the respective transmission FIFOs 52-1 to 52-8 to demultiplex the UTOPIA / like UTOPIA-. 2 is transmitted to the upper part through the matching unit 55, and the received FIFOs 53-1 to 53-8 are multiplexed by multiplexing the cell data applied through the UTOPIA / like UTOPIA-2 matching unit 55 from the upper part. To the lower processor (60-1 to 60-nm).
상기 UTOPIA/유사 UTOPIA-2 정합부(55)는 상기 다중화/역다중화부(54)로부터 인가되는 8 비트의 데이터를 36 비트의 병렬 데이터로 변환시켜 유사 UTOPIA-2 버스를 통해 PMA(40)로 전송해 주며, PMA(40)로부터 유사 UTOPIA-2 버스를 통해 인가되는 36 비트의 병렬 데이터를 8 비트 데이터로 변환시켜 상기다중화/역다중화부(54)로 인가해 준다.The UTOPIA / like UTOPIA-2 matching unit 55 converts 8 bits of data applied from the multiplexing / demultiplexing unit 54 into 36 bits of parallel data to the PMA 40 through a pseudo UTOPIA-2 bus. The PMA 40 converts the 36-bit parallel data applied through the pseudo UTOPIA-2 bus into 8-bit data and applies the same to the multiplexer / demultiplexer 54.
본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템의 동작을 설명하면 다음과 같다.Referring to the operation of the cell multiplexing / demultiplexing system of the exchange according to an embodiment of the present invention.
먼저, PMA(40)에서는 상위 블록인 셀 스위칭 모듈(30)로부터 셀 데이터를 수신하며, 해당 수신된 셀 데이터의 헤더 부분 중 VPI 및 VCI 값을 비교하여 전송해야 할 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 확인하며, 해당 수신된 셀 데이터를 유사 UTOPIA-2 버스를 통해 해당 확인한 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송해 준다.First, the PMA 40 receives cell data from the cell switching module 30, which is an upper block, and compares the VPI and VCI values of the header portion of the received cell data to be transmitted, and then duplicates the cell multiplexing / demultiplexing assembly. (50-1 to 50-n), and transmits the received cell data to the identified cell multiplexing / demultiplexing assembly (50-1 to 50-n) through the pseudo UTOPIA-2 bus.
이에, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 상기 유사 UTOPIA-2 버스를 통하여 활성 측 보드 또는 대기 측 보드에 관계없이 동시에 동일한 데이터를 수신하게 된다. 이때, 각 보드, 즉 활성 측과 대기 측 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 각각 수신한 36 비트의 병렬 데이터를 내부의 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 8 비트의 데이터로 변환시켜 내부의 다중화/역다중화부(54)에 인가하게 된다.Accordingly, the cell multiplexing / demultiplexing assemblies 50-1 to 50-n simultaneously receive the same data through the pseudo UTOPIA-2 bus regardless of an active side board or a standby side board. At this time, each board, i.e., the active and standby cell multiplexing / demultiplexing assemblies 50-1 to 50-n, respectively, receives the 36-bit parallel data received from the UTOPIA / like UTOPIA-2 matching unit 55. The data is converted into 8 bits of data and applied to the internal multiplexer / demultiplexer 54.
그리고, 상기 다중화/역다중화부(54)는 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터를 다중화시켜 수신 FIFO(53-1 ~ 53-8) 및 핫-링크 정합부(51-1 ~ 51-8)를 통해 하위 블록인 프로세서(60-1 ~ 60-nm)로 전송해 준다. 이때, 비동기식 교환기에서 모든 데이터의 경로는 VPI 및 VCI의 값에 의하여 결정되는데, 상기 다중화/역다중화부(54)는 해당 각 프로세서(60-1 ~ 60-nm)로부터의 데이터 수신 동작으로 인해 해당 프로세서(60-1 ~ 60-nm)의 VPI 및 VCI 값들을 이미 알고 있으므로 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터의 VPI 및 VCI 값과 기설정된 VPI 및 VCI 값을 비교하여 어느 프로세서(60-1 ~ 60-nm)로 송출할지를 알려주게 된다.The multiplexer / demultiplexer 54 multiplexes cell data applied through the UTOPIA / like UTOPIA-2 matcher 55 to receive FIFOs 53-1 to 53-8 and a hot-link matcher. Through (51-1 ~ 51-8) to the lower block processor (60-1 ~ 60-nm). At this time, the path of all data in the asynchronous exchange is determined by the value of VPI and VCI, the multiplexing / demultiplexing unit 54 is due to the data reception operation from each processor (60-1 ~ 60-nm) Since the VPI and VCI values of the processors 60-1 to 60-nm are already known, the VPI and VCI values of the cell data applied through the UTOPIA / like UTOPIA-2 matching unit 55 and the preset VPI and VCI values are determined. By comparison, it tells which processor (60-1 to 60-nm) to send.
그러면, 상기 프로세서(60-1 ~ 60-nm)는 상기 핫-링크 정합부(51-1 ~ 51-8)를 통해 인가되는 동일한 데이터를 다른 두 개의 링크, 즉 활성 측 링크와 대기 측 링크를 통하여 수신하는데, 이때 선택된 링크, 즉 활성 측 링크를 통해 수신받은 데이터만을 처리하게 된다.Then, the processor 60-1 to 60-nm transmits the same data applied through the hot-link matching unit 51-1 to 51-8 to the other two links, that is, the active side link and the standby side link. In this case, only the data received through the selected link, that is, the active side link, is processed.
반면에, 하위 블록인 각 프로세서(60-1 ~ 60-nm)에서 상위 블록으로 송출되는 데이터는 상기 각 프로세서(60-1 ~ 60-nm)의 VPI 및 VCI 값을 가지는 ATM 셀 형태로 변환되어 전송되어지는데, 이때 상기 각 이중화된 프로세서(60-1 ~ 60-nm) 중 활성 측 보드에서 해당 ATM 셀 형태로 변환시킨 데이터를 해당 링크를 통해 상기 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송하게 된다.On the other hand, data transmitted to the upper block from each processor (60-1 to 60-nm), which is a lower block, is converted into an ATM cell form having VPI and VCI values of each processor (60-1 to 60-nm). In this case, the duplicated cell multiplexing / demultiplexing assembly 50-1 converts the data converted from the active side board into the corresponding ATM cell form among the redundant processors 60-1 to 60-nm through the corresponding link. ~ 50-n).
그리고, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)에서는 활성 측 및 대기 측에 관계없이 상기 핫-링크 정합부(51-1 ~ 51-8)를 통해 수신하여 상기 송신 FIFO(52-1 ~ 52-8)에 저장해 준다.The cell multiplexing / demultiplexing assemblies 50-1 to 50-n receive the transmission FIFOs through the hot-link matching units 51-1 to 51-8 regardless of the active side and the standby side. 52-1 ~ 52-8).
그런 후, 각 보드의 다중화/역다중화부(54)에서는 4 개의 프로세서(60-1 ~ 60-nm)의 정합 부분에 해당하는 송신 FIFO(52-1 ~ 52-8)로부터 중재 회로의 제어를 수신받아 셀 단위로 데이터를 추출하며, 해당 추출한 데이터를 상기 UTOPIA/유사 UTOPIA-2 정합부(55)로 인가해 준다.Then, the multiplexing / demultiplexing section 54 of each board controls control of the arbitration circuit from the transmission FIFOs 52-1 to 52-8 corresponding to the matching portions of the four processors 60-1 to 60-nm. The data is received and extracted in units of cells, and the extracted data is applied to the UTOPIA / like UTOPIA-2 matching unit 55.
이에, 상기 UTOPIA/유사 UTOPIA-2 정합부(55)는 상기 다중화/역다중화부(54)로부터 인가되는 8 비트의 데이터를 36 비트의 병렬 데이터로 변환시켜 유사 UTOPIA-2 버스를 통해 상기 PMA(40)로 전송해 주며, 상기 PMA(40)에 의해 상위 블록인 셀 스위칭 모듈(30)로 전송해 주게 된다.Accordingly, the UTOPIA / like UTOPIA-2 matching unit 55 converts 8 bits of data applied from the multiplexing / demultiplexing unit 54 into 36 bits of parallel data to convert the PMA (s) through a similar UTOPIA-2 bus. 40), and is transmitted to the cell switching module 30, which is an upper block, by the PMA 40.
상술한 동작을 간략하게 말하자면, 상위 블록인 PMA(40)에서 하위 블록인 프로세서(60-1 ~ 60-nm)로 전달되는 셀 데이터는 활성 측과 대기 측의 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 모두로 전달되고 해당 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)에서 전송될 프로세서(60-1 ~ 60-nm)를 확인하여 전달되어지며, 반대로 해당 프로세서(60-1 ~ 60-nm)에서 해당 PMA(40)로 전달되는 데이터는 해당 각 프로세서(60-1 ~ 60-nm)의 활성 측 노드를 통해 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 인가되어 해당 보드의 노드 중 활성 노드에 대응하는 송신 FIFO(52-1 ~ 52-8)에서 활성화된 데이터가 선택되고 다중화/역다중화부(54) 및 UTOPIA/유사 UTOPIA-2 정합부(55)를 통하여 상위 블록으로 전달된다.Briefly speaking, the cell data transferred from the upper block PMA 40 to the lower blocks processor 60-1 to 60-nm is the cell multiplexing / demultiplexing assembly 50- on the active side and the standby side. 1 to 50-n) and the processor (60-1 to 60-nm) to be transmitted from the cell multiplexing / demultiplexing assembly (50-1 to 50-n). Data passed from 60-1 to 60-nm to the corresponding PMA 40 is passed through the cell multiplexing / demultiplexing assembly (50-1 to 50-) through the active side node of each corresponding processor (60-1 to 60-nm). n) data that is applied to the active FIFOs 52-1 to 52-8 corresponding to the active node among the nodes of the corresponding board is selected, and the multiplexing / demultiplexing unit 54 and the UTOPIA / like UTOPIA-2 matching unit are selected. It is passed to the upper block through 55.
이 때, 상기 각 노드의 활성 측과 대기 측의 구분은 상기 프로세서(60-1 ~ 60-nm)로부터 수신한 데이터의 이상 유무나 해당 링크의 상태에 따라 결정되는데, 하나의 링크 케이블에는 송수신 경로가 있다. 그래서, 활성 노드의 결정은 송신 경로 상태에 따라 결정되며, 하나의 노드에 이상이 발생하면 나머지의 세 개 활성 노드는 계속 정상적인 동작을 수행하고 이상이 발생한 노드만 대기 측의 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 절체되어 새로운 경로를 통하여 데이터 전송을 수행하게 된다. 그러나, 본 발명에서는 활성 송신 경로와 활성 수신 경로가 반드시 일치하는 것은 아님을 잘 알아야 한다.At this time, the distinction between the active side and the standby side of each node is determined according to whether there is an abnormality of data received from the processor (60-1 to 60-nm) or the state of the corresponding link. There is. Therefore, the decision of the active node is determined according to the transmission path state, and when one node fails, the remaining three active nodes continue to operate normally, and only the failed node multiplexing / demultiplexing assembly on the standby side. It is transferred to (50-1 ~ 50-n) to perform data transmission through a new path. However, it should be understood that the present invention does not necessarily coincide with an active transmission path.
이상과 같이, 본 발명에 의해 하나의 프로세서 블록에 4 개의 링크로 이중화하고 해당 각 링크에 수신 데이터를 임시로 저장할 수 있는 FIFO를 구비하여 노드별 이중화 방식으로 데이터 경로를 관리함으로써 노드가 절체될 경우에 해당 노드에 대응하는 FIFO의 데이터들만이 유실되도록 하는데, 즉 종래에는 이중화 방식이 보드별 데이터 경로를 관리하므로 하나의 노드에 이상이 발생하여도 보드가 절체되어 데이터 유실이 4 배로 많았으나 본 발명에 의해 데이터 유실량을 종래의 방식보다 최소 1/4로 감소시킬 수 있다. 또한, 본 발명에 의해 활성 경로의 결정을 상위로 전송하는 경로에 따라 결정하게 함으로써 보드의 상태 관리 및 제어가 간단하게 이루어질 수 있다.As described above, when a node is transferred by managing the data path in a node-by-node duplication method by providing a FIFO that can be duplicated into four links in one processor block and temporarily store received data on each link according to the present invention. Only the data of the FIFO corresponding to the corresponding node is lost. That is, in the related art, since the duplexing system manages data paths for each board, even if an error occurs in one node, the board is switched and four times more data is lost. This can reduce the amount of data loss by at least 1/4 of the conventional method. In addition, according to the present invention, it is possible to simplify the state management and control of the board by allowing the determination of the active path according to the path to be transmitted upward.
이에 따라, 본 발명에 의해 보드의 교체나 수리를 위하여 절체할 때에 데이터의 유실을 감소시킬 수 있고 시스템의 안정성과 신뢰성을 높일 수 있으며, 하나의 PMA에 4 개의 셀 다중화/역다중화 어셈블리가 존재하므로 시스템의 형상 변경으로 프로세서의 확장 시에 최대 16 개의 프로세서를 수용할 수 있는 개방적인 구조를 가지는 효과가 있다.Accordingly, the present invention can reduce the loss of data when switching to replace or repair the board, improve the stability and reliability of the system, and since there are four cell multiplexing / demultiplexing assemblies in one PMA The shape change of the system has the effect of having an open structure that can accommodate up to 16 processors when the processor is expanded.
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