KR100383116B1 - Charge pump circuit for compensating current mismatch and phase locked loop circuit using the same - Google Patents
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- 238000005086 pumping Methods 0.000 claims abstract description 51
- 230000003247 decreasing effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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Abstract
전류의 부정합을 보상하는 전하 펌프 회로를 이용한 위상 동기 루프 회로가 게시된다. 본 발명의 위상 동기 루프 회로는 외부 클럭신호의 주파수와 내부 클럭신호의 주파수를 비교하여, 주파수의 차이에 의한 업 신호와 다운 신호중 어느 하나를 발생하는 위상 주파수 검출기; 업 신호에 응답하여 전압 레벨을 상승시키고 다운 신호에 응답하여 전압 레벨을 하강시키는 펌핑 출력 신호를 발생하는 전하 펌프 회로;및 펌핑 출력 신호의 전압 레벨에 의하여, 주파수가 제어되는 내부 클럭신호를 발생하는 전압 제어 발진기를 구비한다. 전하 펌프 회로는 펌핑 출력 신호의 전압 레벨을 상승시키는 풀업 트랜지스터와 펌핑 출력 신호의 전압 레벨을 하강시키는 풀다운 트랜지스터를 구비하며, 풀업 트랜지스터을 통하여 흐르는 전류와 풀다운 트랜지스터을 통하여 흐르는 전류의 차이는 펌핑 출력 신호의 전압 레벨 변화에 대하여 감소하도록 제어된다. 이와 같은 본 발명의 전하 펌프 회로을 이용한 위상 동기 루프 회로에 따르면, 펌핑 출력 신호의 전압 레벨 변화에 따라 변하는 풀업 트랜지스터를 통하여 흐르는 전류와 풀다운 트랜지스터를 통하여 흐르는 전류의 차이가 감소되므로, 전압 제어 발진기의 출력 위상 잡음을 제거할 수 있다.A phase locked loop circuit is disclosed using a charge pump circuit that compensates for mismatches in current. The phase locked loop circuit of the present invention includes: a phase frequency detector configured to compare a frequency of an external clock signal and a frequency of an internal clock signal to generate one of an up signal and a down signal due to a frequency difference; A charge pump circuit for generating a pumping output signal for raising the voltage level in response to the up signal and for decreasing the voltage level in response to the down signal; and generating an internal clock signal whose frequency is controlled by the voltage level of the pumping output signal. A voltage controlled oscillator is provided. The charge pump circuit has a pull-up transistor for raising the voltage level of the pumping output signal and a pull-down transistor for lowering the voltage level of the pumping output signal, and the difference between the current flowing through the pull-up transistor and the current flowing through the pull-down transistor is the voltage of the pumping output signal. Controlled to decrease with level changes. According to the phase-locked loop circuit using the charge pump circuit of the present invention, the difference between the current flowing through the pull-up transistor and the current flowing through the pull-down transistor is reduced according to the voltage level change of the pumping output signal, the output of the voltage controlled oscillator Phase noise can be eliminated.
Description
본 발명은 전자 회로에 관한 것으로서, 특히, 전류의 부정합을 보상하는 전하 펌프 회로와 상기 전하 펌프 회로가 적용된 위상 동기 루프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electronic circuits and, more particularly, to a charge pump circuit that compensates for mismatches of current and a phase locked loop circuit to which the charge pump circuit is applied.
일반적으로, 출력 주파수를 입력 주파수에 동기시키기 위한 위상 동기 루프회로(PLL:phase locked loop)는 위상 주파수 검출기(PFD:phase frequency detector), 전하 펌프 회로, 전압 제어 발진기(VCO:voltage controlled oscillator)를 구비한다. 여기서, 전하 펌프 회로는 위상 주파수 검출기의 업(UP)신호에 의하여 펌핑 출력 신호의 전압 레벨을 상승시키고, 위상 주파수 검출기의 다운(DOWN)신호에 의하여 펌핑 출력 신호의 전압 레벨을 하강시킨다. 이때 펌핑 출력 신호의 전압 레벨은 전압 제어 발진기에 입력되어, 전압 제어 발진기의 출력 신호의 주파수를 제어한다.In general, a phase locked loop (PLL) for synchronizing an output frequency with an input frequency is provided by a phase frequency detector (PFD), a charge pump circuit, and a voltage controlled oscillator (VCO). Equipped. Here, the charge pump circuit raises the voltage level of the pumping output signal by the UP signal of the phase frequency detector and decreases the voltage level of the pumping output signal by the DOWN signal of the phase frequency detector. At this time, the voltage level of the pumped output signal is input to the voltage controlled oscillator to control the frequency of the output signal of the voltage controlled oscillator.
도 1은 종래의 전하 펌프 회로를 나타내는 도면이다. 종래의 전하 펌프 회로는 입력 업 신호(IUP)가 인가되는 차동 구조를 가진 제1 입력부(11)와, 입력 다운 신호(IDN)가 인가되는 차동 구조를 가진 제2 입력부(13)와, 상기 입력 업신호(IUP)에 응답하여 펌핑 출력 신호(OUT1)의 전압 레벨이 상승되는 제1 출력부(15)와, 상기 입력 다운 신호(IDN)에 응답하여 펌핑 출력 신호(OUT1)의 전압 레벨이 하강되는 제2 출력부(17)를 구비한다.1 is a view showing a conventional charge pump circuit. The conventional charge pump circuit includes a first input unit 11 having a differential structure to which an input up signal IUP is applied, a second input unit 13 having a differential structure to which an input down signal IDN is applied, and the input unit. The first output unit 15 for raising the voltage level of the pumping output signal OUT1 in response to the up signal IUP, and the voltage level of the pumping output signal OUT1 in response to the input down signal IDN. It has a second output unit 17 to be.
이와 같은 전하 펌프 회로에서는 풀업 트랜지스터(MP1)를 통하여 흐르는 제1 전류량(Ia1)은 풀업 트랜지스터(MP1)의 게이트 전압 레벨에 의해 조절되며, 풀다운 트랜지스터를 통하여 흐르는 제2 전류량(Ia2)은 풀다운 트랜지스터(MN1)의 게이트 전압 레벨에 의해 조절된다. 이에 따라, 도 2를 참조하면, 상기 제1 전류량(Ia1)과 제2 전류량(Ia2)은 소정의 펌핑 출력 신호의 전압 레벨(즉, VDD/2 = 3.3/2)에서 교차하여, 실질적으로 "X"형의 변화추이를 나타낸다. 다시 말해 상기 1 전류량(Ia1)은 펌핑 출력 신호(OUT1)의 전압 레벨의 상승에 따라 하강하고, 상기 제2 전류량(Ia2)은 펌핑 출력 신호(OUT1)의 전압 레벨의 상승에 따라 상승한다.In such a charge pump circuit, the first current amount Ia1 flowing through the pull-up transistor MP1 is controlled by the gate voltage level of the pull-up transistor MP1, and the second current amount Ia2 flowing through the pull-down transistor MP1 is a pull-down transistor ( Regulated by the gate voltage level of MN1). Accordingly, referring to FIG. 2, the first current amount Ia1 and the second current amount Ia2 intersect at a voltage level (ie, VDD / 2 = 3.3 / 2) of a predetermined pumping output signal, substantially “ The change trend of X "type is shown. In other words, the first current amount Ia1 decreases as the voltage level of the pumping output signal OUT1 increases, and the second current amount Ia2 increases as the voltage level of the pumping output signal OUT1 increases.
그런데, 종래의 전하 펌프 회로에서는 다음과 같은 문제점을 가지고 있다. 즉, 상기 제1 전류량(Ia1)과 제2 전류량(Ia2)의 차이는 펌핑 출력 신호(OUT1)의 전압 레벨의 변동에 따라 크게 변화하게 된다. 그러므로, 전하 펌프 회로에서는 상당한 크기의 전류 부정합(current mismatch)이 발생하게 된다. 이로 인해, 전하 펌프 회로의 출력 전류가 설정된 값과 달라지므로, 펌핑 출력 신호(OUT1)의 전압 레벨이 설계된 범위를 벗어나게 된다. 이는 위상 동기 루프 회로내의 전압 제어 발진기(VCO)의 출력에서 위상 잡음(phase noise)을 발생시키는 요인이 된다.By the way, the conventional charge pump circuit has the following problems. That is, the difference between the first current amount Ia1 and the second current amount Ia2 is greatly changed according to the variation of the voltage level of the pumping output signal OUT1. Therefore, a significant magnitude of current mismatch occurs in the charge pump circuit. As a result, the output current of the charge pump circuit is different from the set value, so that the voltage level of the pumping output signal OUT1 is out of the designed range. This is a factor in generating phase noise at the output of the voltage controlled oscillator (VCO) in the phase locked loop circuit.
따라서, 본 발명의 목적은 상기와 같은 종래의 전하 펌프 회로의 문제점을 해결하기 위한 것으로, 전류의 부정합을 보상하는 전하 펌프 회로 및 이를 이용한 위상 동기 루프 회로를 제공하는 것이다.Accordingly, an object of the present invention is to solve the problems of the conventional charge pump circuit as described above, and to provide a charge pump circuit for compensating for mismatch of current and a phase locked loop circuit using the same.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 종래의 전하 펌프 회로의 회로도이다.1 is a circuit diagram of a conventional charge pump circuit.
도 2는 도 1에 도시된 전하 펌프 회로에서, 펌핑 출력 신호의 전압 변화에 따라 풀업 트랜지스터와 풀다운 트랜지스터를 통하여 흐르는 전류량을 나타내는 도면이다.FIG. 2 is a diagram showing the amount of current flowing through the pull-up transistor and the pull-down transistor in accordance with the voltage change of the pumping output signal in the charge pump circuit shown in FIG. 1.
도 3은 본 발명의 일실시예에 따른 전하 펌프 회로를 개략적으로 나타내는 블럭도이다.3 is a block diagram schematically illustrating a charge pump circuit according to an embodiment of the present invention.
도 4는 본 발명의 일실시예에 따른 전하 펌프 회로를 구체적으로 나타내는 회로도이다.4 is a circuit diagram specifically showing a charge pump circuit according to an embodiment of the present invention.
도 5는 도 4에 도시된 전하 펌프 회로에서, 펌핑 출력 신호의 전압 변화에 따라 본 발명의 풀업 트랜지스터와 풀다운 트랜지스터를 통하여 흐르는 전류량를 설명하기 위한 도면이다.5 is a view for explaining the amount of current flowing through the pull-up transistor and the pull-down transistor of the present invention in accordance with the voltage change of the pumping output signal in the charge pump circuit shown in FIG.
도 6은 본 발명의 일실시예에 따른 전하 펌프 회로가 적용되는 위상 동기 루프 회로의 블럭도이다.6 is a block diagram of a phase locked loop circuit to which a charge pump circuit according to an embodiment of the present invention is applied.
상기의 목적을 달성하기 위하여 본 발명의 일면은 제1 신호와 제2 신호에 응답하여 펌핑 출력 신호를 발생하는 전하 펌프 회로를 제공한다. 본 발명의 전하 펌프 회로는 상기 제1 신호에 응답하여 펌핑 출력 신호의 전압 레벨을 상승시키는 풀업 트랜지스터; 상기 제2 신호에 응답하여 상기 펌핑 출력 신호의 전압 레벨을 하강시키는 풀다운 트랜지스터; 상기 펌핑 출력 신호의 전압 레벨이 하강하면, 상기 풀업 트랜지스터를 통하여 흐르는 제1 전류량을 감소시키도록 제어하는 제1 제어신호를 발생하는 제1 보조 트랜지스터; 및 상기 펌핑 출력 신호의 전압 레벨 변화에 응답하여, 상기 풀다운 트랜지스터을 통하여 흐르는 제2 전류량과 상기 제1 전류량의 차이를 감소시키도록 제어하는 제2 제어신호를 발생하는 제2 보조 트랜지스터를 구비한다.In order to achieve the above object, an aspect of the present invention provides a charge pump circuit for generating a pumping output signal in response to a first signal and a second signal. The charge pump circuit of the present invention includes a pull-up transistor for raising a voltage level of a pumping output signal in response to the first signal; A pull-down transistor that lowers the voltage level of the pumped output signal in response to the second signal; A first auxiliary transistor for generating a first control signal for controlling to reduce a first amount of current flowing through the pull-up transistor when the voltage level of the pumping output signal falls; And a second auxiliary transistor configured to generate a second control signal to control a difference between the second current amount flowing through the pull-down transistor and the first current amount in response to a change in the voltage level of the pumped output signal.
상기의 목적을 달성하기 위하여 본 발명의 다른 일면은 출력 주파수를 입력 주파수에 동기시키기 위한 위상 동기 루프 회로를 제공한다. 본 발명의 위상 동기 루프 회로는 외부 클럭신호의 주파수과 내부 클럭신호의 주파수을 비교하여, 주파수의 차이에 의한 제1 신호와 제2 신호중 어느 하나를 발생하는 위상 주파수 검출기; 상기 제1 신호에 응답하여 전압 레벨을 상승시키고, 상기 제2 신호에 응답하여상기 전압 레벨을 하강시키는 펌핑 출력 신호를 발생하는 전하 펌프 회로; 및 상기 펌핑 출력 신호의 전압 레벨에 의하여, 주파수가 제어되는 상기 내부 클럭신호를 발생하는 전압 제어 발진기를 구비하며, 상기 전하 펌프 회로는 상기 제1 신호에 응답하여, 상기 펌핑 출력 신호의 전압 레벨을 상승시키는 풀업 트랜지스터; 상기 제2 신호에 응답하여, 상기 펌핑 출력 신호의 전압 레벨을 하강시키는 풀다운 트랜지스터;상기 펌핑 출력 신호의 전압 레벨이 하강하면, 상기 풀업 트랜지스터을 통하여 흐르는 상기 제1 전류량을 감소시키도록 제어하는 제1 제어신호를 발생하는 제1 보조 트랜지스터; 및 상기 펌핑 출력 신호의 전압 레벨 변화에 응답하여, 상기 풀다운 트랜지스터을 통하여 흐르는 상기 제2 전류량과 상기 제1 전류량의 차이를 감소시키도록 제어하는 제2 보조 트랜지스터를 구비한다.In order to achieve the above object, another aspect of the present invention provides a phase locked loop circuit for synchronizing an output frequency to an input frequency. The phase locked loop circuit of the present invention includes: a phase frequency detector configured to compare a frequency of an external clock signal and a frequency of an internal clock signal to generate one of a first signal and a second signal due to a frequency difference; A charge pump circuit for raising a voltage level in response to the first signal and generating a pumping output signal for decreasing the voltage level in response to the second signal; And a voltage controlled oscillator for generating the internal clock signal whose frequency is controlled by the voltage level of the pumping output signal, wherein the charge pump circuit is configured to adjust the voltage level of the pumping output signal in response to the first signal. A pull up transistor; A pull-down transistor that lowers the voltage level of the pumping output signal in response to the second signal; first control to control to decrease the amount of the first current flowing through the pull-up transistor when the voltage level of the pumping output signal falls A first auxiliary transistor for generating a signal; And a second auxiliary transistor configured to reduce a difference between the second current amount and the first current amount flowing through the pull-down transistor in response to a change in the voltage level of the pumped output signal.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조 부호는 동일한 구성요소임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 3은 본 발명의 일실시예에 따른 전하 펌프 회로를 개략적으로 나타내는 블럭도이며, 도 4는 본 발명의 일실시예에 따른 전하 펌프 회로를 구체적으로 나타내는 회로도이다. 도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 전하 펌프회로는 제1 입력부(21a), 제2 입력부(21b), 풀업 트랜지스터(23), 풀다운 트랜지스터(25), 제1 보조 트랜지스터(27) 및 제2 보조 트랜지스터(29)를 구비한다.3 is a block diagram schematically illustrating a charge pump circuit according to an embodiment of the present invention, and FIG. 4 is a circuit diagram specifically showing a charge pump circuit according to an embodiment of the present invention. 3 and 4, a charge pump circuit according to an embodiment of the present invention includes a first input unit 21a, a second input unit 21b, a pull-up transistor 23, a pull-down transistor 25, and a first auxiliary unit. A transistor 27 and a second auxiliary transistor 29 are provided.
상기 제1 입력부(21a)는 입력 업 신호(IUP)를 수신하여, 업 신호(UP)를 출력한다. 상기 업 신호(UP)는 상기 풀업 트랜지스터(23)의 입력이 된다. 상기 제2 입력부(21b)는 입력 다운 신호(IDN)를 수신하여, 다운 신호(DN)를 출력한다. 상기 다운 신호(DN)는 상기 풀다운 트랜지스터(25)의 입력이 된다. 상기 풀업 트랜지스터(23)는 상기 업 신호(UP)에 응답하여 펌핑 출력 신호(OUT2)의 전압 레벨을 상승시킨다. 상기 풀다운 트랜지스터(25)는 상기 다운 신호(DN)에 응답하여 펌핑 출력 신호(OUT2)의 전압 레벨을 하강시킨다. 상기 제1 보조 트랜지스터(27)는 상기 펌핑 출력 신호(OUT2)의 전압 레벨이 하강하면, 상기 풀업 트랜지스터(23)를 통하여 흐르는 제1 전류량을 감소시키도록 제어하는 제1 제어신호를 발생한다. 상기 제2 보조 트랜지스터(29)는 상기 펌핑 출력 신호(OUT2)의 전압 레벨 변화에 응답하여, 상기 풀다운 트랜지스터(25)를 통하여 흐르는 제2 전류량과 상기 제1전류량의 차이를 감소시키도록 제어하는 제2 제어신호를 발생한다.The first input unit 21a receives an input up signal IUP and outputs an up signal UP. The up signal UP becomes an input of the pull-up transistor 23. The second input unit 21b receives an input down signal IDN and outputs a down signal DN. The down signal DN becomes an input of the pull-down transistor 25. The pull-up transistor 23 raises the voltage level of the pumping output signal OUT2 in response to the up signal UP. The pull-down transistor 25 lowers the voltage level of the pumping output signal OUT2 in response to the down signal DN. When the voltage level of the pumping output signal OUT2 falls, the first auxiliary transistor 27 generates a first control signal for controlling to reduce the amount of the first current flowing through the pull-up transistor 23. The second auxiliary transistor 29 controls to reduce the difference between the second current amount flowing through the pull-down transistor 25 and the first current amount in response to a change in the voltage level of the pumping output signal OUT2. 2 Generates a control signal.
상기 제1 입력부(21a)는 구체적으로 제1 PMOS 트랜지스터(P1), 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2) 및 제1 전류원(I1)을 구비한다. 그리고, 상보 입력 업 신호(IUPB)는 입력 업 신호(IUP)와 반대의 논리 상태로 동작하는 신호이다.Specifically, the first input unit 21a includes a first PMOS transistor P1, a first NMOS transistor N1, a second NMOS transistor N2, and a first current source I1. The complementary input up signal IUPB is a signal that operates in a logic state opposite to that of the input up signal IUP.
제1 입력부(21a)의 작용 효과는 다음과 같이 기술된다. 상기 입력 업 신호(IUP)가 "하이(high)"쪽으로 상승할 때, 상기 제1 NMOS 트랜지스터(N1)는 턴오프되고, 상기 제2 NMOS 트랜지스터(N2)는 턴온된다. 그리고,상기 제1 PMOS 트랜지스터(P1)의 게이트인 상기 업 신호(UP)의 전압이 하강한다. 상기 입력 업 신호(IUP)가 "로우(low)"쪽으로 하강할 때, 상기 제1 NMOS 트랜지스터(N1)는 턴온되고, 상기 제2 NMOS 트랜지스터(N2)는 턴오프된다. 그러면, 상기 업 신호(UP)의 전압은 상승된다.The operational effect of the first input unit 21a is described as follows. When the input up signal IUP rises to the “high” side, the first NMOS transistor N1 is turned off and the second NMOS transistor N2 is turned on. The voltage of the up signal UP, which is a gate of the first PMOS transistor P1, drops. When the input up signal IUP falls to the "low" side, the first NMOS transistor N1 is turned on and the second NMOS transistor N2 is turned off. Then, the voltage of the up signal UP is raised.
상기 제2 입력부(21b)는 구체적으로 제2 PMOS 트랜지스터(P2), 제3 PMOS트랜지스터(P3),제4 NMOS 트랜지스터(N4), 제5 NMOS 트랜지스터(N5), 제7 NMOS 트랜지스터(N7) 및 제2 전류원(I2)을 구비한다. 상보 입력 다운 신호(IDNB)는 입력 다운 신호(IDN)와 반대의 논리 상태로 동작한다.In detail, the second input unit 21b includes a second PMOS transistor P2, a third PMOS transistor P3, a fourth NMOS transistor N4, a fifth NMOS transistor N5, a seventh NMOS transistor N7, and A second current source I2 is provided. The complementary input down signal IDNB operates in a logic state opposite to the input down signal IDN.
제2 입력부(21b)의 작용 효과는 다음과 같이 기술된다. 상기 입력 다운 신호(IDN)가 "하이(high)"쪽으로 상승할 때, 상기 제4 NMOS 트랜지스터(N4)는 턴오프되고, 상기 제5 NMOS 트랜지스터(N5)는 턴온되며, 이어서 상기 제4 PMOS 트랜지스터(P4)는 턴온된다. 그리고, 상기 제7 NMOS 트랜지스터(N7)의 게이트인 상기 다운 신호(DN)의 전압이 상승한다. 상기 입력 다운 신호(IDN)가 "로우(low)"쪽으로 하강할 때, 상기 제4 NMOS 트랜지스터(N4)는 턴온되고 상기 제5 NMOS 트랜지스터(N5)는 턴오프된다. 그러면, 상기 다운 신호(DN)의 전압이 하강한다.The operational effects of the second input portion 21b are described as follows. When the input down signal IDN rises to the "high" side, the fourth NMOS transistor N4 is turned off, the fifth NMOS transistor N5 is turned on, and then the fourth PMOS transistor is turned on. P4 is turned on. The voltage of the down signal DN, which is a gate of the seventh NMOS transistor N7, increases. When the input down signal IDN falls to the "low" side, the fourth NMOS transistor N4 is turned on and the fifth NMOS transistor N5 is turned off. Then, the voltage of the down signal DN drops.
상기 풀업 트랜지스터(23)는 구체적으로 제4 PMOS 트랜지스터(P4)를 구비한다. 상기 제4 PMOS 트랜지스터(P4)는 상기 제1 전원(VDD)에 연결되는 소스와, 상기 제1 PMOS 트랜지스터(P1)의 게이트와 연결되는 게이트, 펌핑 출력 신호(OUT2)에 연결되는 드레인를 가진다. 상기 제4 PMOS 트랜지스터(P4)는 상기 제1 입력부(21a)의 입력 업 신호(IUP)가 "하이(high)"쪽으로 상승할 때, 상기 제4 PMOS트랜지스터(P4)의 게이트 전압인 업 신호(UP)의 전압이 하강하여, 제1 전류량(Ib1)이 증가하고 상기 펌핑 출력 신호(OUT2)의 전압 레벨은 상승된다.Specifically, the pull-up transistor 23 includes a fourth PMOS transistor P4. The fourth PMOS transistor P4 has a source connected to the first power source VDD, a gate connected to the gate of the first PMOS transistor P1, and a drain connected to the pumping output signal OUT2. The fourth PMOS transistor P4 may have an up signal that is a gate voltage of the fourth PMOS transistor P4 when the input up signal IUP of the first input unit 21a rises toward the “high” side. As the voltage of UP decreases, the first current amount Ib1 increases and the voltage level of the pumping output signal OUT2 increases.
상기 풀다운 트랜지스터(25)는 구체적으로 제8 NMOS 트랜지스터(N8)를 구비한다. 상기 제8 NMOS 트랜지스터(N8)는 상기 제2 전원(VSS)에 연결되는 소스와, 상기 제7 NMOS 트랜지스터(N7)의 게이트와 연결되는 게이트, 상기 제4 PMOS 트랜지스터(P4)의 드레인과 상기 펌핑 출력 신호(OUT2)에 공통적으로 연결되는 드레인를 가진다. 상기 제6 NMOS 트랜지스터(N6)는 상기 제2 입력부(21b)의 입력 다운 신호(IDN)가 "하이(high)"쪽으로 상승할 때, 상기 제7 NMOS 트랜지스터(N7)의 게이트 전압인 다운 신호(DN)의 전압이 상승하여, 제2 전류량(Ib2)이 증가하고 펌핑 출력 신호(OUT2)의 전압 레벨은 하강된다.Specifically, the pull-down transistor 25 includes an eighth NMOS transistor N8. The eighth NMOS transistor N8 includes a source connected to the second power supply VSS, a gate connected to a gate of the seventh NMOS transistor N7, a drain of the fourth PMOS transistor P4, and the pumping. It has a drain commonly connected to the output signal OUT2. The sixth NMOS transistor N6 has a down signal that is a gate voltage of the seventh NMOS transistor N7 when the input down signal IDN of the second input unit 21b rises toward the “high” side. As the voltage of DN rises, the second current amount Ib2 increases and the voltage level of the pumping output signal OUT2 falls.
상기 제1 보조 트랜지스터(27)는 구체적으로 제5 PMOS 트랜지스터(P5)를 구비한다. 상기 제5 PMOS 트랜지스터(P5)는 상기 제1 전원(VDD)에 연결되는 소스와, 상기 펌핑 출력 신호(OUT2)에 연결되는 게이트, 상기 제4 PMOS 트랜지스터(P4)의 게이트에 연결되는 드레인을 가진다.Specifically, the first auxiliary transistor 27 includes a fifth PMOS transistor P5. The fifth PMOS transistor P5 has a source connected to the first power supply VDD, a gate connected to the pumping output signal OUT2, and a drain connected to the gate of the fourth PMOS transistor P4. .
상기 제2 보조 트랜지스터(29)는 구체적으로 제9 NMOS 트랜지스터(N9)를 구비한다. 상기 제9 NMOS 트랜지스터(N9)는 상기 제2 전원(VSS)에 연결되는 소스와, 상기 펌핑 출력 신호(OUT2)에 연결되는 게이트, 상기 제8 NMOS 트랜지스터(N8)의 게이트에 연결되는 드레인을 가진다.Specifically, the second auxiliary transistor 29 includes a ninth NMOS transistor N9. The ninth NMOS transistor N9 has a source connected to the second power supply VSS, a gate connected to the pumping output signal OUT2, and a drain connected to the gate of the eighth NMOS transistor N8. .
제1 보조 트랜지스터(27)와 제2 보조 트랜지스터(29)의 작용 효과는 다음과 같이 기술된다. 먼저, 펌핑 출력 신호(OUT2)의 전압레벨이 미리 설정된 전압(예를들면, 제1 전원(VDD)의 1/2)을 초과하여 상승하는 경우를 가정하자. 만약 종래 기술에서와 같이 제1 및 제2 보조 트랜지스터(27, 29)가 없다면, 제4 PMOS 트랜지스터(P4)를 통하여 흐르는 제1 전류량(Ib1)이 제8 NMOS 트랜지스터(N8)를 통하여 흐르는 제2 전류량(Ib2)보다 작을 것이다. 그러나, 본 발명의 전하 펌프 회로에서는 제1 보조 트랜지스터(27) 및 제2 보조 트랜지스터(29)가 구비됨으로 인하여, 제1 전류량(Ib1)과 제2 전류량(Ib2)의 차이가 감소될 수 있다. 즉, 펌핑 출력 신호(OUT2)의 전압 레벨의 증가로 인하여, 풀업 트랜지스터(23)의 게이트 전압인 제1 보조 트랜지스터(27)의 드레인 전압이 하강한다. 그러므로, 제1 전류량은 증가한다.The operational effects of the first auxiliary transistor 27 and the second auxiliary transistor 29 are described as follows. First, assume that the voltage level of the pumping output signal OUT2 rises above a preset voltage (for example, 1/2 of the first power supply VDD). If there is no first and second auxiliary transistors 27 and 29 as in the prior art, the first current amount Ib1 flowing through the fourth PMOS transistor P4 flows through the eighth NMOS transistor N8. It will be less than the current amount Ib2. However, in the charge pump circuit of the present invention, since the first auxiliary transistor 27 and the second auxiliary transistor 29 are provided, the difference between the first current amount Ib1 and the second current amount Ib2 can be reduced. That is, due to the increase in the voltage level of the pumping output signal OUT2, the drain voltage of the first auxiliary transistor 27, which is the gate voltage of the pull-up transistor 23, drops. Therefore, the first amount of current increases.
또한, 펌핑 출력 신호(OUT2)의 전압 레벨의 증가로 인하여, 풀다운 트랜지스터(25)의 게이트 전압인 제2 보조 트랜지스터(25)의 드레인 전압은 상승한다. 그리고, 제2 전류량(Ib2)은 감소한다. 따라서, 제1 전류량(Ib1)과 제2 전류량(Ib2)의 차이는 감소된다.In addition, due to the increase in the voltage level of the pumping output signal OUT2, the drain voltage of the second auxiliary transistor 25, which is the gate voltage of the pull-down transistor 25, increases. Then, the second current amount Ib2 decreases. Therefore, the difference between the first current amount Ib1 and the second current amount Ib2 is reduced.
펌핑 출력 신호(OUT2)의 전압 레벨이 설정된 전압 이하로 하강하는 경우에도, 상기와 같은 방법으로 인하여, 제1 전류량(Ib1)과 제2 전류량(Ib2)의 차이가 감소될 수 있음은 당업자에게는 자명한 사실이다. 결과적으로, 본 발명의 전하 펌프 회로에 의하면, 펌핑 출력 신호(OUT2)의 전압 레벨의 변동으로 인한 풀업 트랜지스터와 풀다운 트랜지스터의 전류량의 부정합은 최소화될 수 있다.It will be apparent to those skilled in the art that even when the voltage level of the pumping output signal OUT2 falls below the set voltage, the difference between the first current amount Ib1 and the second current amount Ib2 can be reduced by the above method. One is true. As a result, according to the charge pump circuit of the present invention, mismatching of the current amounts of the pull-up transistor and the pull-down transistor due to the change in the voltage level of the pumping output signal OUT2 can be minimized.
도 5는 도 4에서, 펌핑 출력 신호의 전압 변화에 따라 본 발명의 풀업 트랜지스터(P4)와 풀다운 트랜지스터(N8)를 통하여 흐르는 전류를 나타내는 도면이다.도 5를 참조하면, 본 발명의 전하 펌프 회로의 동작시, 제1 전류량(Ib1)은 상기 제5 PMOS 트랜지스터(P5)를 통하여 흐르는 전류량에 따라 상기 제4 PMOS 트랜지스터(P4)의 게이트 전압이 변하여 제2 전류량(Ib2)과 차이가 감소된다. 제2 전류량(Ib2)은 상기 제9 NMOS 트랜지스터(N9)를 통하여 흐르는 전류량에 따라 상기 제8 NMOS 트랜지스터(N8)의 게이트 전압이 변하여 제2 전류량(Ib2)과 차이가 감소된다. 즉, 도 2와 비교할 때 전류의 부정합의 폭이 현저히 감소됨을 알 수 있다.FIG. 5 is a diagram illustrating a current flowing through the pull-up transistor P4 and the pull-down transistor N8 according to the voltage change of the pumping output signal in FIG. 4. Referring to FIG. 5, the charge pump circuit according to the present invention. In operation of the first current amount Ib1, the gate voltage of the fourth PMOS transistor P4 is changed according to the amount of current flowing through the fifth PMOS transistor P5, thereby reducing the difference from the second current amount Ib2. The gate current of the eighth NMOS transistor N8 is changed according to the amount of current flowing through the ninth NMOS transistor N9 so that the second current amount Ib2 is reduced from the second current amount Ib2. That is, it can be seen that the width of the mismatch of the current is significantly reduced as compared with FIG.
도 6은 본 발명의 일실시예에 따른 전하 펌프 회로가 적용되는 위상 동기 루프 회로의 블럭도이다. 도 6를 참조하면, 본 발명의 일실시예에 따른 위상 동기 루프 회로는 위상 주파수 검출기(40), 본 발명의 일실시예인 전하 펌프 회로(30), 전압 제어 발진기(50)를 구비한다. 상기 위상 주파수 검출기(40)는 외부 클럭(ECLK)의 주파수와 내부 클럭(ICLK)의 주파수를 비교하여, 주파수의 차이에 따라 입력 업 신호(IUP)와 입력 다운 신호(IDN)중 어느 하나를 상기 본 발명의 실시예인 전하 펌프 회로(30)에 공급한다. 상기 본 발명의 실시예인 전하 펌프 회로(30)는 상기 입력 업 신호(IUP)와 상기 입력 다운 신호(IDN)에 응답하여 전류의 부정합이 보상된 펌핑 출력 신호(OUT2)의 전압 레벨을 전압 제어 발진기(50)에 공급한다. 상기 전압 제어 발진기(50)는 상기 펌핑 출력 신호(OUT2)의 전압 레벨에 응답하여 내부 클럭(ICLK)을 발생한다.6 is a block diagram of a phase locked loop circuit to which a charge pump circuit according to an embodiment of the present invention is applied. Referring to FIG. 6, a phase locked loop circuit according to an embodiment of the present invention includes a phase frequency detector 40, a charge pump circuit 30 according to an embodiment of the present invention, and a voltage controlled oscillator 50. The phase frequency detector 40 compares the frequency of the external clock ECLK with the frequency of the internal clock ICLK, and compares any one of the input up signal IUP and the input down signal IDN according to the frequency difference. The charge pump circuit 30 is an embodiment of the present invention. The charge pump circuit 30, which is an embodiment of the present invention, controls the voltage level of the pumping output signal OUT2 in which a mismatch of current is compensated for in response to the input up signal IUP and the input down signal IDN. It supplies to 50. The voltage controlled oscillator 50 generates an internal clock ICLK in response to the voltage level of the pumping output signal OUT2.
위상 동기 루프 회로에서, 외부 클럭(ECLK)의 주파수가 설정된 값을 벗어나는 경우를 가정하자. 그러면, 상기 내부 클럭(ICLK)의 주파수를 상기 외부 클럭(ECLK)의 주파수와 일치시키기 위하여, 펌핑 출력 신호(OUT2)의 전압 레벨은변화된다. 만약, 위상 동기 루프 회로가 종래의 전하 펌프회로를 적용한다면, 전하 펌프 회로의 상기 제1 전류량(Ib1)과 제2 전류량(Ib2)의 부정합으로 인하여, 잡음등의 불이익이 발생될 수 있다. 그러나, 본 발명의 전하 펌프 회로(30)를 적용한 위상 동기 루프 회로에서는 제1 전류량(Ib1)과 제2 전류량(Ib2)의 부정합이 감소됨으로 인하여, 잡음등이 현저히 개선될 수 있다.In the phase locked loop circuit, assume that the frequency of the external clock ECLK is out of a set value. Then, in order to match the frequency of the internal clock ICLK with the frequency of the external clock ECLK, the voltage level of the pumping output signal OUT2 is changed. If the phase locked loop circuit applies a conventional charge pump circuit, a disadvantage such as noise may be generated due to a mismatch between the first current amount Ib1 and the second current amount Ib2 of the charge pump circuit. However, in the phase locked loop circuit to which the charge pump circuit 30 of the present invention is applied, noise and the like can be remarkably improved because mismatch between the first current amount Ib1 and the second current amount Ib2 is reduced.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 상기 제1 보조 트랜지스터(27)와 상기 제2 보조 트랜지스터(29)가 함께 기재되었지만, 이에 국한되는 것은 아니고, 상기 제1 보조 트랜지스터(27) 또는 상기 제2 보조 트랜지스터(29)중 어느 하나가 선택적으로 채용될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely illustrative, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. For example, although the first auxiliary transistor 27 and the second auxiliary transistor 29 are described together in this specification, the present invention is not limited thereto, and the first auxiliary transistor 27 or the second auxiliary transistor ( 29) may optionally be employed. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상기와 같은 본 발명의 전하 펌프 회로에 의하면, 펌핑 출력 신호의 전압 레벨 변화에 따라 변할 수 있는 풀업 트랜지스터를 통하여 흐르는 제1 전류량과 풀다운 트랜지스터를 통하여 흐르는 제2 전류량의 차이가 현저히 감소될 수 있다. 그리고, 본 발명의 전하 펌프 회로가 적용된 위상 동기 루프 회로에서는 전압 제어 발진기의 출력 위상 잡음을 제거할 수 있다.According to the charge pump circuit of the present invention as described above, the difference between the first amount of current flowing through the pull-up transistor and the second amount of current flowing through the pull-down transistor can be significantly reduced according to the voltage level change of the pumping output signal. In the phase locked loop circuit to which the charge pump circuit of the present invention is applied, the output phase noise of the voltage controlled oscillator can be removed.
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| KR10-2000-0069399A KR100383116B1 (en) | 2000-11-22 | 2000-11-22 | Charge pump circuit for compensating current mismatch and phase locked loop circuit using the same |
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| KR20020039531A KR20020039531A (en) | 2002-05-27 |
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| KR10-2000-0069399A KR100383116B1 (en) | 2000-11-22 | 2000-11-22 | Charge pump circuit for compensating current mismatch and phase locked loop circuit using the same |
Country Status (1)
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| KR (1) | KR100383116B1 (en) |
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