KR100382535B1 - Method for manufacturing semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자에 관한 것으로 특히 스토리지 노드 측면으로 측벽을 형성하여 커패시터의 신뢰도를 향상시킨 반도체 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device having sidewalls formed on a side of a storage node to improve reliability of a capacitor.
반도체 소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.BACKGROUND With the development of semiconductor devices, the work of integrating many devices on one semiconductor chip has been actively performed.
특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.In particular, in memory cells of DRAM (Dynamic Random Access Memory), various various cell structures have been proposed to minimize the device size.
일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다.Generally, a DRAM memory cell is composed of one transistor and one capacitor.
이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호 전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node에 저장된다.As described above, in a memory cell including one transistor and one capacitor, signal charges are stored in a storage node of a capacitor connected to a transistor (switching transistor).
따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다.Therefore, when the size of the memory cell is reduced due to the high integration of the semiconductor memory device, the size of the capacitor is also reduced, thereby reducing the number of charges that can be stored in the storage node.
그러므로 원하는 신호를 오동작 하는 일없이 전달하기 위해서는 신호전달에필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.Therefore, in order to deliver the desired signal without malfunctioning, the capacitor storage node of the memory cell must have a surface area above a certain value in order to secure the capacitor capacity required for signal transmission.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판상의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다.Therefore, in order to reduce the size of the memory cell, the storage node of the capacitor must have a relatively large surface area within a limited area on the semiconductor substrate.
그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라(Pillar) 구조 등을 이용하게 되었다.Therefore, the form of the capacitor is to use the fin (PIN) or pillar (Pillar) structure in the parallel plate structure.
이하에서 종래의 반도체 메모리 소자 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional semiconductor memory device manufacturing method will be described.
도 1a 내지 (g)는 종래의 반도체 메모리 소자중 필라구조의 커패시터 제조공정 단면도이다.1A to 1G are cross-sectional views of a capacitor manufacturing process of a pillar structure in a conventional semiconductor memory device.
먼저, 도 1a에 나타낸 바와 같이 반도체 기판(1)상에 제 1 산화막(2)과 식각저지층으로써 질화막(3)을 차례로 형성한 다음 질화막(3)과 제 1 산화막(2)을 선택적으로 제거하여 노드 콘택홀(4)을 형성한다.First, as shown in FIG. 1A, the nitride film 3 is sequentially formed as the first oxide film 2 and the etch stop layer on the semiconductor substrate 1, and then the nitride film 3 and the first oxide film 2 are selectively removed. The node contact hole 4 is formed.
도 1b에 나타낸 바와 같이, 상기 노드 콘텍홀(4)을 포함한 전면에 측벽형성용 산화막(5)을 증착한다.As illustrated in FIG. 1B, an oxide film 5 for forming sidewalls is deposited on the entire surface including the node contact hole 4.
도 1c에 나타낸 바와 같이 상기 측벽 형성용 산화막(5)을 질화막(3)이 노출될 때까지 에치백(Etch Back)한다.As shown in FIG. 1C, the sidewall forming oxide film 5 is etched back until the nitride film 3 is exposed.
그러면 측벽형성용 산화막(5)이 노드 콘택홀(4)내에 측벽 스페이서(5a) 형태로 형성된다.The sidewall forming oxide film 5 is then formed in the node contact hole 4 in the form of sidewall spacers 5a.
이때, 에치백 공정으로 인해 노드 콘택홀(4)과 접한 질화막(3)이 도 1 "A"와 같이 일부 식각된다.At this time, due to the etch back process, the nitride film 3 in contact with the node contact hole 4 is partially etched as shown in FIG.
도 1d에 나타낸 바와 같이, 상기 전면에 스토리지 노드용 제 1 폴리실리콘(6)과 제 2 산화막(7)을 차례로 형성한다.As shown in Fig. 1D, the first polysilicon 6 for the storage node and the second oxide film 7 are sequentially formed on the front surface.
도 1e에 나타낸 바와 같이 상기 제 2 산화막(7)상에 감광막(PR)을 증착하고 노광 및 현상공정으로 스토리지 노드 형성영역을 정의하여 감광막(PR)을 패터닝한 다음 패터닝된 감광막(PR)을 마스크로 하여 상기 제 2 산화막(7) 및 제 1 폴리실리콘(6)을 차례로 식각하여 하층 스토리지 노드로 사용할 부분만 남긴다.As shown in FIG. 1E, the photoresist film PR is deposited on the second oxide layer 7, and the photoresist film PR is patterned by defining a storage node formation region by an exposure and development process, and then masking the patterned photoresist film PR. As a result, the second oxide film 7 and the first polysilicon 6 are sequentially etched to leave only portions to be used as lower storage nodes.
도 1f에 나타낸 바와 같이 상기 감광막(PR)을 제거한다.As shown in FIG. 1F, the photosensitive film PR is removed.
그다음 제 2 산화막(7)을 포함한 질화막(3) 전면에 스토리지 노드용 제 2 폴리실리콘(8)을 증착한다.Then, the second polysilicon 8 for the storage node is deposited on the entire surface of the nitride film 3 including the second oxide film 7.
도 1g에 나타낸 바와 같이 상기 제 2 폴리실리콘(8)을 에치백하여 필라(Pillar) 형태의 상층 스토리지 노드로 형성하여 제 1 폴리실리콘(6) 및 제 2 폴리실리콘(8)으로 이루어진 스토리지 노드(Storage Node)(9)를 형성한다. 그리고 제 2 절연막(7)을 제거한다.As illustrated in FIG. 1G, the second polysilicon 8 is etched back to form a pillar-type upper storage node to form a storage node including a first polysilicon 6 and a second polysilicon 8. Storage Node) 9 is formed. Then, the second insulating film 7 is removed.
도 1 (h)에 나타낸 바와 같이 상기 스토리지 노드(9) 표면에 유전체막(10)을 형성하고 상기 유전체막(10) 전면에 플레이트 폴리실리콘을 증착한후 선택적으로 식각하여 플레이트 전극(10)을 형성함으로 필라구조의 반도체 메모리 소자를 완성한다.As shown in FIG. 1 (h), a dielectric film 10 is formed on the surface of the storage node 9, plate polysilicon is deposited on the dielectric film 10, and then selectively etched to form a plate electrode 10. The semiconductor memory device of the pillar structure is completed by forming.
이와 같은 종래의 필라구조의 커패시터에 있어서는 커패시터의 스토리지 노드를 늘려 소자의 집적화에 효과가 있었다.In such a capacitor having a conventional pillar structure, the storage node of the capacitor is increased, thereby integrating the device.
그러나 반도체 소자가 점점 고집적화 함에 따라 노드 콘택홀(4)과 패터닝된제 1 폴리실리콘(6)과의 오버레이 마진이 0.025μm 정도를 요구하게 되었고 이를 도 2a(b)(c)에 나타내었다.However, as semiconductor devices are increasingly integrated, the overlay margin between the node contact hole 4 and the patterned first polysilicon 6 requires about 0.025 μm, which is shown in FIG. 2A (b) (c).
도 2a는 노드 콘택홀(4)과 패터닝될 제 1 폴리실리콘(6)의 평면상에서의 설계도이고, 도 2b는 제 1 폴리실리콘(6) 패터닝(Patterning)후의 웨이퍼상에서의 평면도이다.FIG. 2A is a schematic plan view of the node contact hole 4 and the first polysilicon 6 to be patterned, and FIG. 2B is a plan view on the wafer after patterning the first polysilicon 6.
즉, 도 1c의 공정에서 나타낸 바와 같이, 질화막(3)이 부분적으로 식각되어 노드 콘택홀(4)의 상층부가 원하던 패턴보다 넓게 형성된 것을 나타내었다.That is, as shown in the process of FIG. 1C, the nitride film 3 was partially etched to show that the upper layer portion of the node contact hole 4 was formed wider than the desired pattern.
그러므로, 도 2c에 나타낸 바와 같이 노드 콘택홀(4)과 스토리지 노드로 사용할 제 1 폴리실리콘(6)과의 오버레이 마진(Overlay Margin)이 줄어 노드 콘택홀(4) 상층부의 깍인 부분"A"에 제 1 폴리실리콘(6)이 형성됨을 나타내었다.Therefore, as shown in FIG. 2C, the overlay margin between the node contact hole 4 and the first polysilicon 6 to be used as the storage node is reduced, so that the cutout portion “A” of the upper layer of the node contact hole 4 is reduced. It is shown that the first polysilicon 6 is formed.
도 3는 도 2c의 단면구조도이다.3 is a cross-sectional view of FIG. 2C.
종래의 반도체 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.The conventional semiconductor memory device has the following problems.
첫째, 반도체 소자가 고집적화 함에 따라 스토리지 노드와 노드 콘텍홀과의 오버레이 마진이 축소되어 노드 콘택홀내로 하층 스토리지 노드가 형성될수 있어 후속공정 진행 상의 신뢰도를 떨어뜨릴수 있었다.First, as semiconductor devices are highly integrated, overlay margins between storage nodes and node contact holes can be reduced, leading to the formation of lower-level storage nodes into node contact holes, thereby reducing the reliability of subsequent processes.
둘째, 필라구조의 상층 스토리지 노드와 하층 스토리지 노드간의 접착성이 약하여 필라구조의 상층 스토리지 노드가 떨어져 나갈수 있어 반도체 메모리 소자의 집적도 및 신뢰도를 저하시켰다.Second, since the adhesion between the upper storage node and the lower storage node of the pillar structure is weak, the upper storage node of the pillar structure may fall off, thereby degrading the density and reliability of the semiconductor memory device.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 노드콘택홀 상층부를 수직형상이 정확하도록 패터닝하여 여유있는 오버레이 마진을 갖는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor memory device having a margin of overlay margin by patterning the upper portion of the node contact hole so that the vertical shape is accurate.
본 발명은 또한 측벽 스페이서를 이용하여 하층 스토리지 노드와 필라구조의 상층 스토리지 노드의 접착성 및 신뢰도를 향상한 반도체 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device using the sidewall spacers to improve adhesion and reliability of the lower storage node and the upper storage node of the pillar structure.
도 1a 내지 도 1h는 종래의 반도체 메모리 소자 제조공정 단면도1A to 1H are cross-sectional views of a conventional semiconductor memory device manufacturing process
도 2a는 종래 반도체 메모리 소자의 노드 콘택홀과 스토리지 노드의 평면상의 설계도2A is a plan view of a node contact hole and a storage node of a conventional semiconductor memory device.
도 2b는 종래 반도체 메모리 소자의 스토리지 노드 패터닝후의 웨이퍼상에서의 평면도2B is a plan view on a wafer after storage node patterning of a conventional semiconductor memory device
도 2c는 종래 반도체 메모리 소자의 오버레이 마진 부족으로 인해 잘못 패터닝된 스토리지 노도의 웨이퍼상에서의 평면도FIG. 2C is a plan view on a wafer of incorrectly patterned storage rigor due to lack of overlay margin of a conventional semiconductor memory device. FIG.
도 3는 도 2c의 단면구조도Figure 3 is a cross-sectional structure of Figure 2c
도 4a 내지 도 4i는 본 발명에 따른 반도체 메모리 소자 제조공정 단면도4A to 4I are cross-sectional views of a semiconductor memory device manufacturing process according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
20 : 반도체 기판 21 : 제 1 절연막20 semiconductor substrate 21 first insulating film
22 : 제 2 절연막 23 : 노드 콘택홀22: second insulating film 23: node contact hole
24 : 제 3 절연막 24a : 측벽 스페이서24: third insulating film 24a: sidewall spacer
25 : 감광막 홀 26 : 도 1전층25: photosensitive film hole 26: Figure 1 full layer
27 : 제 4 절연막 28 : 도 2전층27: fourth insulating film 28: FIG. 2 entire layer
29 : 스토리지 노드 30 : 유전체막29: storage node 30: dielectric film
31 : 플레이트 전극31: plate electrode
본 발명에 따른 반도체 메모리 소자 제조방법은 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계; 상기 제 2 절연막 및 제 1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 제 3 절연막 및 감광막을 차례로 형성하는 단계; 상기 감광막을 선택적으로 패터닝하여 콘텍홀 형성 위치에 동일 크기의 감광막홀을 형성하는 단계; 상기 감광막을 마스크로 제 3 절연막을 선택적으로 식각하여 콘택홀내에 측벽 스페이서로 형성하는 단계; 상기 감광막을 제거하고 상기 측벽 스페이서를 포함한 전면에 도 1전층 및 제 4 절연막을 차례로 형성하는 단계; 상기 제 4 절연막, 도 1전층 및 제 3 절연막을 선택적으로 식각하여 하층 스토리지 노드를 형성하는 단계; 상기 제 4 절연막, 도 1전층 및 제 3 절연막 측면으로 필라형태의 상층 스토리지 노드를 형성하는 단계; 상기 상하층 스토리지 노드 표면에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.A semiconductor memory device manufacturing method according to the present invention comprises the steps of sequentially forming a first insulating film and a second insulating film on a semiconductor substrate; Selectively etching the second insulating film and the first insulating film to form a contact hole; Sequentially forming a third insulating film and a photoresist film on the entire surface including the contact hole; Selectively patterning the photoresist to form photoresist holes of the same size at a contact hole formation position; Selectively etching a third insulating layer using the photosensitive layer as a mask to form sidewall spacers in a contact hole; Removing the photoresist layer and sequentially forming a first insulating layer and a fourth insulating layer on the entire surface including the sidewall spacers; Selectively etching the fourth insulating film, the entirety of FIG. 1 and the third insulating film to form a lower storage node; Forming a pillar-shaped upper storage node on side surfaces of the fourth insulating layer, the entire insulating layer and the third insulating layer; Forming a dielectric film and a plate electrode on a surface of the upper and lower storage nodes.
이와 같은 본 발명에 따른 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.When described in more detail with reference to the accompanying drawings an embodiment according to the present invention as follows.
도 4a 내지 (i)는 본 발명에 따른 반도체 메모리 소자의 제조공정 단면도이다.4A to 4I are cross-sectional views of a manufacturing process of a semiconductor memory device according to the present invention.
먼저, 도 4c에 나타낸 바와 같이 반도체 기판(20)상에 제 1 절연막(21)과 제 2 절연막(22)을 차례로 증착한다.First, as shown in FIG. 4C, the first insulating film 21 and the second insulating film 22 are sequentially deposited on the semiconductor substrate 20.
그다음, 상기 제 2 절연막(22) 및 제 1 절연막(21)을 선택적으로 패터닝(포토리소그래피 공정 + 식각공정)하여 노드 콘택홀(23)을 형성한다.Next, the second insulating film 22 and the first insulating film 21 are selectively patterned (photolithography process + etching process) to form a node contact hole 23.
이때, 제 1 절연막(21)은 산화물로 형성하고 제 2 절연막(22)은 질화물로 형성한다. 도 4b에 나타낸 바와 같이 상기 노드 콘택홀(23)을 포함한 전면에 측벽 형성용 제 3 절연막(24)을 형성한다.At this time, the first insulating film 21 is formed of an oxide and the second insulating film 22 is formed of a nitride. As shown in FIG. 4B, a third insulating layer 24 for forming sidewalls is formed on the entire surface including the node contact hole 23.
이때, 측벽 형성용 제 3 절연막(24)은 산화물로 형성한다.At this time, the third insulating film 24 for forming sidewalls is formed of an oxide.
도 4c에 나타낸 바와 같이 상기 제 1 절연막(24) 전면에 감광막(PR)을 증착하고 노광 및 현상하여 노드 콘택홀(23) 위치에 노드 콘택홀(23)과 동일 크기의 감광막(RR) 홀(25)을 형성한다.As shown in FIG. 4C, the photoresist film PR is deposited on the entire surface of the first insulating film 24, and the photoresist film RR hole having the same size as the node contact hole 23 is positioned at the node contact hole 23. 25).
도 4d에 나타낸 바와 같이 상기 감광막(PR)을 마스크로 이용하여 노출된 제 3 절연막(24)을 RIE(Reaction Ion Etch)법으로 에치백(Etch Back)하여 측벽 스페이서(24a)로 형성한다.As shown in FIG. 4D, the exposed third insulating film 24 is etched back using the reaction ion etching (RIE) method to form the sidewall spacers 24a using the photoresist film PR as a mask.
이때, 제 2 절연막(22)이 노출되지 않도록 한다.At this time, the second insulating film 22 is not exposed.
그리고, 상기 제 2 절연막(22) 상의 감광막(PR) 하부와 접한 제 3 절연막(24)은 식각되지않고 남아있다.The third insulating film 24 in contact with the lower portion of the photoresist film PR on the second insulating film 22 remains unetched.
그다음, 감광막(PR)을 제거한다.Then, the photoresist film PR is removed.
도 4e에 나타낸 바와 같이 상기 제 3 절연막(24) 및 측벽 스페이서(24a)를 포함한 전명에 도 1전층(26) 및 제 4 절연막(27)을 차례로 형성한다.As shown in FIG. 4E, the first insulating layer 26 and the fourth insulating layer 27 are sequentially formed on the light including the third insulating film 24 and the sidewall spacers 24a.
이때, 도 1전층(26)은 폴리실리콘으로 형성하고 제 4 질화막(27)은 산화물로 형성한다.In this case, the entirety of FIG. 1 is formed of polysilicon and the fourth nitride layer 27 is formed of oxide.
도 4f에 나타낸 바와 같이 상기 제 4 절연막(27)상에 감광막(PR)을 증착하고 노광 및 현상공정으로 상기 감광막(PR)을 커패시터 활성영역만큼 패터닝한후 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 제 4 절연막(27), 도 1전충(26) 및 제 3 절연막(24)을 선택적으로 제거한다.As shown in FIG. 4F, the photoresist film PR is deposited on the fourth insulating layer 27, and the photoresist film PR is patterned by the capacitor active region by an exposure and development process, and then the patterned photoresist film PR is used as a mask. In the etching process, the fourth insulating layer 27, the first charging layer 26, and the third insulating layer 24 are selectively removed.
이때, 제 2 절연막(22)상에 형성된 제 3 절연막(24)은 측벽 스페이서 형태로 형성된다.At this time, the third insulating film 24 formed on the second insulating film 22 is formed in the form of sidewall spacers.
그리고, 도 1전층(26)은 하층 스토리지 노드(Storage Node)로 형성된다.In addition, the front layer 26 of FIG. 1 is formed of a lower storage node.
도 4g에 나타낸 바와 같이 상기 감광막(PR)을 제거한다.As shown in FIG. 4G, the photosensitive film PR is removed.
그리고, 상기 제 2 절연막(22)을 포함한 전면에 도 2전층(28)을 형성한다.Then, the conductive layer 28 is formed on the entire surface including the second insulating film 22.
이때, 도 2전층(28)은 폴리실리콘을 사용하여 형성한다.At this time, the entire electrical layer 28 is formed using polysilicon.
도 4h에 나타낸 바와 같이 도 2전층(28)을 에치백하여 필라(Pillar) 형태의 상층 스토리지 노드로 형성하여 도 1전층(26) 및 도 2전층(28)으로 이루어진 스토리지 노드(29)를 형성한다.As illustrated in FIG. 4H, the front layer 28 is etched back to form a pillar-type upper storage node to form a storage node 29 including the front layer 26 and the front layer 28 of FIG. 2. do.
그다음, 제 4 절연막(27)을 제거한다.Then, the fourth insulating film 27 is removed.
도 4i에 나타낸 바와 같이 상기 스토리지 노드(29) 표면에 유전체막(30)을 형성하고 상기 유전체막(30) 전면에 플레이트용 폴리실리콘을 증착한후 선택적으로식각하여 플레이트 전극(31)을 형성하여 필라구조의 반도체 메모리 소자를 완성한다.As shown in FIG. 4I, a dielectric film 30 is formed on the surface of the storage node 29, a plate polysilicon is deposited on the entire surface of the dielectric film 30, and then selectively etched to form a plate electrode 31. A semiconductor memory device having a pillar structure is completed.
본 발명에 따른 반도체 메모리 소자에 있어서는 다음과 같은 효과가 있다.The semiconductor memory device according to the present invention has the following effects.
첫째, 노드 콘택홀에 측벽 스페이서를 형성하는 공정에서 질화막 상측에 절연막이 형성되어 있어 질화막이 손상을 입지 않아 수직으로 정확한 노드 콘택홀을 형성할 수 있어 하층 스토리지 노드 형성시 오버레이 마진을 벗어나지 않고 정확한 스토리지 노드패턴을 형성할 수 있다.First, in the process of forming the sidewall spacers in the node contact hole, an insulating film is formed on the upper side of the nitride film so that the nitride film is not damaged and thus an accurate node contact hole can be formed vertically. The node pattern can be formed.
둘째, 필라구조의 상층 스토리지 노드 측면으로 측벽 스페이서 형태의 절연막이 형성되어 있어 지지대의 역할을 하여 상층 스토리지 노드와 하층 스토리지 노드의 접착성을 증가시켜 필라구조의 상층 스토리지 노드가 떨어지는 것을 방지하므로 반도체 메모리 소자의 신뢰도를 향상하였다.Second, an insulating film in the form of sidewall spacers is formed on the side of the upper storage node of the pillar structure to act as a support to increase adhesion between the upper storage node and the lower storage node, thereby preventing the upper storage node of the pillar structure from falling off. The reliability of the device was improved.
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| JPH05267610A (en) * | 1992-03-24 | 1993-10-15 | Miyagi Oki Denki Kk | Manufacture of semiconductor memory |
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| Publication number | Publication date |
|---|---|
| KR980012483A (en) | 1998-04-30 |
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