KR100380981B1 - Method for forming salicide gate electrode - Google Patents
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Abstract
본 발명은 샐리사이드 게이트전극의 형성방법에 관한 것으로, 특히 반도체 기판의 상부에 게이트 산화막, 폴리실리콘막, 희생막의 적층구조로 된 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계, 상기 게이트 전극의 폴리실리콘막이 노출되어 게이트 전극의 상부에 함몰부가 형성되도록 상기 희생막을 제거하는 단계, 상기 반도체 기판 전면에 균일한 두께의 제1 금속막을 증착하는 단계, 상기 제1 금속막이 상기 게이트 전극의 상기 함몰부의 폴리실리콘막 위의 영역에만 스페이서의 형태로 잔류하도록 나머지 영역의 상기 제1 금속막을 제거하는 단계, 상기 반도체 기판 전면에 균일한 두께의 제2 금속막을 증착하는 단계, 상기 반도체 기판과 게이트 전극상부에 샐리사이드가 형성되도록 열처리하는 단계, 및 열처리 단계에서 샐리사이드가 형성되지 않은 영역의 상기 제2 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기의 구성에 의하여 소스/드레인 영역 샐리사이드막에서의 누설전류의 증가없이, 게이트 전극의 샐리사이드의 게이트저항을 감소시켜 게이트 지연시간을 감소시킬 수 있는 효과가 있다.The present invention relates to a method of forming a salicide gate electrode, and in particular, forming a gate electrode having a stacked structure of a gate oxide film, a polysilicon film, and a sacrificial film on an upper surface of a semiconductor substrate, and forming an insulating film spacer on a sidewall of the gate electrode. Removing the sacrificial layer such that the polysilicon layer of the gate electrode is exposed to form a depression on the gate electrode; depositing a first metal layer having a uniform thickness on the entire surface of the semiconductor substrate; Removing the first metal film in the remaining area so as to remain in the form of a spacer only in the area on the polysilicon film of the recessed portion of the gate electrode, depositing a second metal film having a uniform thickness on the entire surface of the semiconductor substrate, the Heat treatment to form a salicide on the semiconductor substrate and the gate electrode; Characterized by including the step of removing the second metal film is not provided with the salicide step in the heat treatment area. According to the above configuration, the gate resistance of the salicide of the gate electrode can be reduced and the gate delay time can be reduced without increasing the leakage current in the source / drain region salicide film.
Description
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 보다 상세하게는 서로 다른 두께의 소스/드레인 영역 샐리사이드와 게이트 샐리사이드를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a transistor of a semiconductor device, and more particularly, to a method of forming source / drain region salicide and gate salicide of different thicknesses.
반도체 소자가 고집적화 되어감에 따라 게이트의 길이는 0.15㎛이하로 줄어들게 되고, 이에 따라 소자의 채널저항이 줄어들어 상대적으로 기생저항 성분의 기여도가 커지게 되므로, 전체 저항 중에서 기생저항의 중요도가 커지게 된다. 따라서, 고속도를 요하는 로직 소자에서 게이트의 게이트와 소스/드레인 영역의 저항과 접촉저항을 낮추기 위한 샐리사이드(self aligned silicide) 기술이 필수적이다.As semiconductor devices are highly integrated, the gate length is reduced to 0.15 μm or less. Accordingly, the channel resistance of the device is reduced, so that the contribution of parasitic resistance components is relatively increased. . Therefore, a self-aligned silicide technique is required to lower the resistance and contact resistance of the gate and source / drain regions of the gate in logic devices requiring high speed.
종래의 샐리사이드막 형성방법은, 금속막을 증착하고 1차 열처리를 행한 후, 선택적인 습식각을 행하고, 2차 열처리를 행하는 것이다. 상기와 같은 종래의 방법은 소스/드레인 영역의 샐리사이드막과 게이트의 샐리사이드막이 같은 두께로 형성되게 되는데, 고속도의 소자제조에 있어서는 다음과 같은 문제가 있다. 고속도의 소자제조에 있어서는 소스/드레인 영역이 얕아지게 되는데, 이에 따라 누설 전류를 감소시키기 위하여 소스/드레인 영역의 샐리사이드막의 두께가 감소하여야 한다. 하지만 상기와 같은 종래의 샐리사이드막 형성방법에 따르면, 소스/드레인 영역의 샐리사이드막과 게이트의 샐리사이드막이 같은 두께를 가지므로, 게이트의 샐리사이드막도 같이 두께가 감소하게 된다. 게이트의 샐리사이드막의 두께가 감소할수록 샐리사이드 게이트 전극의 저항증가가 두드러지는 중대한 문제가 발생한다.The conventional method of forming a salicide film is to deposit a metal film, perform a primary heat treatment, and then perform selective wet etching, followed by a secondary heat treatment. In the conventional method as described above, the salicide film in the source / drain region and the salicide film in the gate are formed to have the same thickness. However, the high-speed device fabrication has the following problems. In high-speed device fabrication, the source / drain regions become shallower, so that the thickness of the salicide film of the source / drain regions must be reduced in order to reduce leakage current. However, according to the conventional method of forming a salicide film as described above, since the salicide film of the source / drain region and the salicide film of the gate have the same thickness, the thickness of the salicide film of the gate is also reduced. As the thickness of the salicide film of the gate decreases, a serious problem occurs in that the resistance of the salicide gate electrode increases.
특히 0.15㎛이하에서 샐리사이드의 입계크기보다 게이트 전극의 길이가 더 작게 되므로, 샐리사이드의 열 안정성의 특성상 후속의 열처리 공정에 의한 입계 성장시 샐리사이드의 응집이나 단선에 의하여 게이트 전극의 저항이 증가하는 정도가 샐리사이드의 두께가 감소함에 따라 더 큰 문제가 된다. 따라서 고집적 고속도 소자에서 요구하는 낮은 두께의 소스/드레인 영역 샐리사이드막과 높은 두께의 게이트 샐리사이드막의 이중적인 구조의 샐리사이드막 형성이 불가능하다는 문제가있다.In particular, since the gate electrode length is smaller than the grain size of the salicide below 0.15 μm, the resistance of the gate electrode increases due to the aggregation or disconnection of the salicide during grain boundary growth by the subsequent heat treatment process due to the thermal stability of the salicide. Is a greater problem as the thickness of salicide decreases. Therefore, there is a problem in that the formation of a salicide film having a dual structure of a low thickness source / drain region salicide film and a high thickness gate salicide film, which is required for a high-density high-speed device, is impossible.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 서로 두께가 다르게 낮은 소스/드레인 영역 샐리사이드막과 높은 게이트 샐리사이드막을 형성하는 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a source / drain region salicide film having a low thickness and a high gate salicide film having different thicknesses.
도 1a 내지 도 1g는 본 발명의 실시례에 따른 샐리사이드 게이트 전극을 형성하는 공정을 도시하는 단면도.1A to 1G are cross-sectional views illustrating a process of forming a salicide gate electrode according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
12 : 게이트 산화막 14 : 폴리실리콘막12 gate oxide film 14 polysilicon film
16 : 희생막 18 : 스페이서 절연막16: sacrificial film 18: spacer insulating film
22 : 제1 금속막 24 : 금속 스페이서22: first metal film 24: metal spacer
26 : 제2 금속막 28 : 게이트 샐리사이드막26 second metal film 28 gate salicide film
29 : 소스/드레인 영역 샐리사이드막29 source / drain region salicide film
상기한 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극 샐리사이드 형성 방법은 반도체 기판의 상부에 게이트 산화막, 폴리실리콘막, 희생막의 적층구조로 된 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계, 상기 게이트 전극의 폴리실리콘막이 노출되어 게이트 전극의 상부에 함몰부가 형성되도록 상기 희생막을 제거하는 단계, 상기 반도체 기판 전면에 균일한 두께의 제1 금속막을 증착하는 단계, 상기 제1 금속막이 상기 게이트 전극의 상기 함몰부의 폴리실리콘막 위의 영역에만 스페이서의 형태로 잔류하도록 나머지 영역의 상기 제1 금속막을 제거하는 단계, 상기 반도체 기판 전면에 균일한 두께의 제2 금속막을 증착하는 단계, 상기 반도체 기판과 게이트 전극상부에 샐리사이드가 형성되도록 열처리하는 단계, 및 열처리 단계에서 샐리사이드가 형성되지 않은 영역의 상기 제2 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the method for forming a gate electrode salicide according to the present invention comprises the steps of forming a gate electrode having a laminated structure of a gate oxide film, a polysilicon film, a sacrificial film on the semiconductor substrate, the sidewalls of the gate electrode Forming an insulating film spacer, removing the sacrificial layer so that the polysilicon layer of the gate electrode is exposed to form a depression on the gate electrode, depositing a first metal film having a uniform thickness on the entire surface of the semiconductor substrate, and Removing the first metal film in the remaining area so that the first metal film remains only in a region on the polysilicon film of the recessed portion of the gate electrode in the form of a spacer, depositing a second metal film having a uniform thickness on the entire surface of the semiconductor substrate And forming a salicide on the semiconductor substrate and the gate electrode. Characterized by including the step of removing the second metal film with a treatment stage, and not provided with salicide region in the heat treatment step of.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명에 따른 실시례에 의한 샐리사이드 게이트 전극 형성 공정을 도시하는 단면도이다.1A to 1G are cross-sectional views showing a salicide gate electrode forming process according to an embodiment of the present invention.
먼저, 도 1a에 도시된 바와 같이, 종래의 게이트 전극 형성공정과 같은 방법으로 반도체 기판의 상부에 게이트 산화막(12), 폴리실리콘막(14), 희생막(16)의 적층구조로된 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 절연막 스페이서(18)를 형성하는 단계를 거친다. 바람직하게는, 희생막(16)은 산화막을 이용하고 절연막 스페이서(18)는 질화막을 이용할 수 있다. 더욱 바람직하게는 희생막(16)의 두께는 200Å 내지 500Å으로 할 수 있다.First, as shown in FIG. 1A, a gate electrode having a stacked structure of a gate oxide film 12, a polysilicon film 14, and a sacrificial film 16 on a semiconductor substrate in the same manner as a conventional gate electrode forming process. And forming an insulating film spacer 18 on the sidewall of the gate electrode. Preferably, the sacrificial film 16 may use an oxide film and the insulating film spacer 18 may use a nitride film. More preferably, the sacrificial film 16 may have a thickness of 200 kPa to 500 kPa.
다음으로, 도 1b에 도시된 바와 같이, 게이트 전극의 폴리실리콘막(14)이 노출되어 게이트 전극의 상부에 함몰부가 형성되도록 게이트 전극의 희생막(16)을 제거하는 단계를 거친다. 바람직하게는, 희생막(16)의 제거를 위해 희석 HF 또는 BOE(buffered oxide etchant)를 사용한 건식각으로 할 수 있다.Next, as shown in FIG. 1B, the sacrificial layer 16 of the gate electrode is removed to expose the polysilicon layer 14 of the gate electrode so that a depression is formed on the gate electrode. Preferably, dry etching may be performed using dilute HF or BOE (buffered oxide etchant) to remove the sacrificial layer 16.
다음으로, 도 1c에 도시된 바와 같이, 게이트 전극을 포함한 반도체 기판의 전면에 금속막(제1 금속막:22)을 증착하는 단계를 거친다. 바람직하게는, 제1 금속막(22)은 티타늄, 코발트, 니켈 중 어느 하나를 사용할 수 있다. 더욱 바람직하게는, 제1 금속막(22)의 두께는 100Å 내지 300Å으로 할 수 있다.Next, as shown in FIG. 1C, a metal film (first metal film 22) is deposited on the entire surface of the semiconductor substrate including the gate electrode. Preferably, the first metal film 22 may use any one of titanium, cobalt, and nickel. More preferably, the thickness of the first metal film 22 can be 100 kPa to 300 kPa.
다음으로, 도 1d에 도시된 바와 같이, 1차 금속막이 상기 게이트 전극의 폴리실리콘막(14) 위의 영역에만 스페이서(24)의 형태로 잔류하도록 나머지 영역의 제1 금속막(22)을 제거하는 단계를 거친다. 바람직하게는, 제1 금속막(22)은 건식각을 이용한 방향성 식각으로 제거될 수 있다.(의Next, as shown in FIG. 1D, the first metal film 22 in the remaining areas is removed such that the primary metal film remains in the form of the spacer 24 only in the region on the polysilicon film 14 of the gate electrode. Go through the steps. Preferably, the first metal film 22 may be removed by directional etching using dry etching.
다음으로, 도 1e에 도시된 바와 같이, 게이트 전극을 포함한 반도체 기판의 전면에 다시 금속막(제2 금속막:26)을 증착하는 단계를 거친다. 바람직하게는, 제2 금속막(26)은 티타늄, 코발트, 니켈 중 어느 하나를 사용할 수 있다. 더욱 바람직하게는, 제2 금속막(26)의 두께는 50Å 내지 200Å으로 할 수 있다.Next, as shown in FIG. 1E, a metal film (second metal film) 26 is again deposited on the entire surface of the semiconductor substrate including the gate electrode. Preferably, the second metal film 26 may use any one of titanium, cobalt, and nickel. More preferably, the thickness of the second metal film 26 can be 50 kPa to 200 kPa.
다음으로, 도 1f에 도시된 바와 같이, 게이트전극의 상부의 함몰부의 폴리실리콘과 노출된 반도체 기판의 소스/드레인 영역의 폴리실리콘과 증착된 금속막이 반응하여 샐리사이드를 형성하도록 열처리를 하는 과정을 거친다.Next, as shown in FIG. 1F, a process of performing heat treatment to react the polysilicon of the recessed portion of the gate electrode with the polysilicon of the source / drain region of the exposed semiconductor substrate and the deposited metal film to form salicide is performed. Rough
다음으로, 도 1g에 도시된 바와 같이, 열처리 단계에서 샐리사이드를 형성하지 않은 제2 금속막(26)을 제거하여, 게이트 샐리사이드막(28)은 제1 금속막(22)과 제2 금속막(26)과 폴리실리콘이 반응한 결과 높은 두께로 형성되고, 소스/드레인 영역 샐리사이드막(29)은 제2 금속막(26)과 폴리실리콘만이 반응한 결과 낮은 두께로 형성되도록 하는 과정을 거친다. 바람직하게는, 제2 금속막(26)은 습식각으로 제거될 수 있다. 더욱 바람직하게는, 상기의 제2 금속막(26)을 제거하는 공정단계를 거친 후 2차 열처리하는 단계를 더 포함할 수 있다.Next, as shown in FIG. 1G, the second metal film 26 having no salicide formed in the heat treatment step is removed, so that the gate salicide film 28 is formed of the first metal film 22 and the second metal. The film 26 and polysilicon react to form a high thickness, and the source / drain region salicide layer 29 is formed to have a low thickness as a result of the reaction of only the second metal layer 26 and polysilicon. Go through Preferably, the second metal layer 26 may be removed by wet etching. More preferably, after the process step of removing the second metal film 26 may further include a second heat treatment.
이상에서 설명한 바와 같이 본 발명에 따른 샐리사이드 게이트 전극 형성방법에 의하여, 고 집적소자에서도 낮은 두께의 소스/드레인 영역 샐리사이드막에 의하여 낮은 누설 전류특성을 가지면서도, 높은 두께의 게이트 샐리사이드막에 의하여 게이트 저항을 감소시켜 게이트 지연시간이 감소되어 우수한 샐리사이드의 형성이 가능하여 소자의 집적도와 안정성을 높일 수 있을 뿐 아니라, 고가의 리소그래피를 이용한 패터닝 공정을 사용하지 않고도 경제적으로 누설 전류 및 게이트저항을 감소시키는 샐리사이드 형성이 가능하다.As described above, according to the method of forming a salicide gate electrode according to the present invention, a low thickness current / drain region salicide film is used to form a gate salicide film having a low leakage current characteristic even in a high integrated device. By reducing the gate resistance, the gate delay time is reduced to form an excellent salicide, thereby increasing the integration and stability of the device, and economically leakage current and gate resistance without using a patterning process using expensive lithography. Salicide formation is possible which reduces the
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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| KR10-2001-0038039A KR100380981B1 (en) | 2001-06-29 | 2001-06-29 | Method for forming salicide gate electrode |
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