KR100378203B1 - Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably - Google Patents
Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably Download PDFInfo
- Publication number
- KR100378203B1 KR100378203B1 KR10-2001-0044591A KR20010044591A KR100378203B1 KR 100378203 B1 KR100378203 B1 KR 100378203B1 KR 20010044591 A KR20010044591 A KR 20010044591A KR 100378203 B1 KR100378203 B1 KR 100378203B1
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- signal
- switch
- group
- response
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 47
- 238000001514 detection method Methods 0.000 claims description 18
- 230000007423 decrease Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 13
- 230000001360 synchronised effect Effects 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 17
- GZPBVLUEICLBOA-UHFFFAOYSA-N 4-(dimethylamino)-3,5-dimethylphenol Chemical compound CN(C)C1=C(C)C=C(O)C=C1C GZPBVLUEICLBOA-UHFFFAOYSA-N 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
고주파수 동작시 가변지연단의 부하를 감소시키며 외부클락을 안정적으로 동기시키는 지연동기회로가 개시된다. 본 발명의 지연동기회로는 외부 클락과 내부 클락의 위상차를 검출하는 위상검출기와, 위상검출기의 출력에 응답하여 제어신호를 발생하는 지연단 제어부와, 제어신호에 응답하여 외부 클락을 지연시켜 외부클락에 동기하는 내부 클락을 발생하는 가변지연단을 구비한다. 가변지연단은 소정의 주파수이상에서 사용되는 제1군의 지연소자들과, 소정의 주파수이하에서 상기 제1군의 지연소자들과 함께 사용되는 제2군의 지연소자들과, 제어신호에 응답하여, 제1군의 지연소자들과 제2군의 지연소자들을 가변지연단의 제1출력라인 및 가변지연단의 제2출력라인에 각각 연결/분리하는 스위치 트랜지스터들과, 제1군의 지연소자들 중 하나의 사용을 나타내는 지연사용신호에 응답하여, 제1출력라인 및 제2출력라인을 연결/분리하는 스위치를 포함한다.A delay synchronization circuit for reducing the load of the variable delay stage during high frequency operation and stably synchronizing an external clock is disclosed. The delay synchronization circuit of the present invention includes a phase detector for detecting a phase difference between an external clock and an internal clock, a delay stage controller for generating a control signal in response to the output of the phase detector, and an external clock by delaying the external clock in response to the control signal. A variable delay stage for generating an internal clock synchronous with The variable delay stage responds to a control signal of a first group of delay elements used above a predetermined frequency, a second group of delay elements used together with the first group of delay elements below a predetermined frequency, and a control signal. Switch transistors respectively connecting / disconnecting the first group of delay elements and the second group of delay elements to the first output line of the variable delay stage and the second output line of the variable delay stage, and the delay of the first group. And a switch connecting / disconnecting the first output line and the second output line in response to a delayed use signal indicative of the use of one of the devices.
본 발명의 지연동기회로는 고주파수 동작의 경우 스위치를 오프하여 출력라인의 부하를 감소시켜서, 고주파수 동작을 안정적으로 수행한다. 또한, 본 발명의 지연동기회로는 스위치의 연결/분리를 안정적으로 제어하여 스위치의 불연속성을 감소시킨다. 그래서, 고주파수 동작과 저주파수 동작간의 동작변경이 안정적으로 수행될 수 있다.The delay synchronization circuit of the present invention reduces the load on the output line by switching off in the case of high frequency operation, thereby stably performing high frequency operation. In addition, the delay synchronization circuit of the present invention reliably controls the connection / disconnection of the switch to reduce the discontinuity of the switch. Thus, the operation change between the high frequency operation and the low frequency operation can be performed stably.
Description
본 발명은 반도체 집적회로에 관한 것으로서, 특히 지연동기회로의 고수파수 동작시 가변지연단의 부하를 감소시키며 외부클락을 안정적으로 동기시키는 지연동기회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a delay synchronization circuit that reduces the load of the variable delay stage and stably synchronizes an external clock during high frequency operation of a delay synchronization circuit.
동기식 디램(synchronous DRAM)은 클락에 동기되어 데이터를 메모리 셀에 입력하거나 메모리 셀 데이터를 유효 데이터 구간 (valid data window)동안 출력한다. 클락은 하나의 핀으로 입력되어 동기식 디램에 분배되는 데, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클락은 입력 핀에 인접한 부분의 클락과 비교하면 상당히 지연될 수 있다. 이러한 지연은 동기식 디램 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.A synchronous DRAM synchronizes with a clock to input data into a memory cell or to output memory cell data during a valid data window. The clock is input to one pin and distributed to the synchronous DRAM, with the clock reaching a portion relatively far from the input pin can be significantly delayed compared to the clock of the portion adjacent to the input pin. This delay makes it difficult to maintain synchronization between the parts of the synchronous DRAM.
이러한 동기를 유지하기 위해 지연동기회로가 사용되는 데, 지연동기회로는 외부클락의 위상에 동기되는 내부클락을 발생한다. 지연동기회로는 동기식 디램의 동작속도와 거의 동일한 속도로 동작한다. 지연동기회로는 소정의 주파수 이상에서 동작하는 경우(이하, 고주파수 동작이라 한다.) 및 상기 주파수이하에서 동작하는 경우(이하, 저주파수 동작이라 한다)를 만족해야 한다.A delay synchronization circuit is used to maintain this synchronization, which generates an internal clock that is synchronized with the phase of the external clock. The delay synchronization circuit operates at almost the same speed as the operation speed of the synchronous DRAM. The delay synchronization circuit must satisfy the case of operating above a predetermined frequency (hereinafter referred to as high frequency operation) and the case of operating below the frequency (hereinafter referred to as low frequency operation).
도 1은 일반적인 지연동기회로(100)를 나타내는 도면이다. 지연동기회로(100)는 위상검출기(110), 지연단 제어부(120) 및 가변지연단(variable delay unit, 130)을 포함한다. 위상검출기(110)는 외부클락(ECLK)과 내부클락(ICLK)의 위상차를 검출한다. 지연단 제어부(120)는 위상검출기(110)의 출력에 응답하여, 가변지연단(130)으로 입력되는 외부클락(ECLK)의 지연시간을 결정하는 제어신호(CNT)를 발생한다. 가변지연단(130)은제어신호(CNT)에 응답하여, 외부클락(ECLK)에 동기된 내부클락(ICLK)을 발생한다.1 is a diagram illustrating a general delay synchronization circuit 100. The delay synchronization circuit 100 includes a phase detector 110, a delay stage controller 120, and a variable delay unit 130. The phase detector 110 detects a phase difference between the external clock ECLK and the internal clock ICLK. The delay stage controller 120 generates a control signal CNT for determining a delay time of the external clock ECLK input to the variable delay stage 130 in response to the output of the phase detector 110. The variable delay stage 130 generates an internal clock ICLK synchronized with the external clock ECLK in response to the control signal CNT.
도 2는 도 1의 가변지연단(130)을 나타내는 도면이다. 가변지연단(130)은 지연소자들(201 ~ 208) 및 스위치 트랜지스터들(211 ~ 218)을 포함한다. 각각의 지연소자들(201 ~ 208)은 스위치 트랜지스터들(211 ~ 218)에 연결되고, 스위치 트랜지스터들(211 ~ 218)은 가변지연단(130)의 출력라인(OL1)에 연결된다. 지연소자들(201 ~ 208)은 외부클락(ECLK)을 지연시킨다.2 is a diagram illustrating the variable delay end 130 of FIG. 1. The variable delay stage 130 includes delay elements 201 to 208 and switch transistors 211 to 218. Each of the delay elements 201 to 208 is connected to the switch transistors 211 to 218, and the switch transistors 211 to 218 are connected to the output line OL1 of the variable delay stage 130. The delay elements 201 to 208 delay the external clock ECLK.
한편, 지연소자들(201 ~ 208)의 개수는 도 1의 지연동기회로(100)의 동작 주파수에 관련된다. 고주파수 동작에서 지연소자들의 개수는 저주파수 동작에 비하여 적도록 설정된다. 저주파수 동작의 경우, 모든 스위치 트랜지스터들(211 ~ 218)이 제어신호(CNT)에 응답하여 턴온되어 모든 지연소자들(201 ~ 208)이 출력라인(OL1)에 연결되므로, 출력라인(OL1)은 큰 부하를 가진다. 반면에, 고주파수 동작의 경우, 지연소자들(201 ~ 208)의 일부(205 ~ 208)는 제어신호(CNT)에 응답하여 턴오프되어 가변지연단(130)의 출력단에 연결되지 않으므로, 출력라인(OL1)은 상대적으로 작은 부하를 가진다.On the other hand, the number of delay elements 201 to 208 is related to the operating frequency of the delay synchronization circuit 100 of FIG. The number of delay elements in the high frequency operation is set to be smaller than in the low frequency operation. In the case of low frequency operation, since all the switch transistors 211 to 218 are turned on in response to the control signal CNT, all the delay elements 201 to 208 are connected to the output line OL1, so that the output line OL1 is Have a large load. On the other hand, in the case of the high frequency operation, the parts 205 to 208 of the delay elements 201 to 208 are turned off in response to the control signal CNT and thus are not connected to the output terminal of the variable delay stage 130. OL1 has a relatively small load.
그런데, 도 2의 가변지연단(130)은 고주파수 동작을 위해 지연소자들(205 ~ 208)이 출력라인(OL1)에 연결되지 않더라도, 출력라인(OL1)의 물리적 길이가 갖는 라인 부하와 턴오프되는 스위치 트랜지스터들(215 ~ 218)이 가지는 정션(junction)부하를 그대로 가진다. 그래서, 가변지연단(130)은 고주파수 동작에 부적당하다. 이에 따라 지연동기회로(도 1, 100)에서 최종적으로 발생하는 내부클락(ICLK)에 지터(jitter)가 발생하고 듀티(duty) 특성이 나빠진다. 그래서, 이를 기준으로 동작하는 동기식 디램 전체가 오동작되는 문제점이 있다.However, in the variable delay stage 130 of FIG. 2, even if the delay elements 205 to 208 are not connected to the output line OL1 for high frequency operation, the variable delay stage 130 is turned off with the line load of the physical length of the output line OL1. The junction load of the switch transistors 215 to 218 may be maintained. Thus, the variable delay stage 130 is not suitable for high frequency operation. Accordingly, jitter is generated in the internal clock ICLK finally generated in the delay synchronization circuits (FIGS. 1 and 100) and the duty characteristic is deteriorated. Thus, there is a problem that the entire synchronous DRAM operating based on this is malfunctioning.
본 발명의 목적은 고주파수 동작시 가변지연단의 출력라인 부하를 감소시킬 수 있는 지연동기회로를 제공하는 것이다.An object of the present invention is to provide a delay synchronization circuit that can reduce the output line load of the variable delay stage during high frequency operation.
본 발명의 다른 목적은 가변지연단에 포함된 스위치의 연결/분리를 안정적으로 수행하는 지연동기회로를 제공하는 것이다.Another object of the present invention is to provide a delay synchronization circuit for stably performing connection / disconnection of a switch included in the variable delay stage.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 일반적인 지연동기회로를 나타내는 도면이다.1 is a diagram illustrating a general delay synchronization circuit.
도 2는 도 1의 가변지연단을 나타내는 도면이다.FIG. 2 is a diagram illustrating the variable delay end of FIG. 1.
도 3은 본 발명의 일실시예에 따른 가변지연단을 나타내는 도면이다.3 is a view showing a variable delay stage according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 가변지연단을 나타내는 도면이다.4 is a diagram illustrating a variable delay stage according to another embodiment of the present invention.
도 5는 도 4의 제어회로의 구성을 나타내는 도면이다.FIG. 5 is a diagram illustrating a configuration of the control circuit of FIG. 4.
도 6은 도 4의 제어회로의 동작을 나타내는 타이밍도이다.6 is a timing diagram illustrating an operation of the control circuit of FIG. 4.
도 7은 도 4의 리셋회로의 구성을 나타내는 도면이다.FIG. 7 is a diagram illustrating a configuration of the reset circuit of FIG. 4.
도 8은 본 발명의 또 다른 실시예에 따른 가변지연단을 나타내는 도면이다.8 is a diagram illustrating a variable delay stage according to another embodiment of the present invention.
도 9는 도 8의 제어회로의 구성을 나타내는 도면이다.9 is a diagram illustrating a configuration of the control circuit of FIG. 8.
상기 목적을 달성하기 위하여 본 발명의 지연동기회로는 외부 클락과 내부 클락의 위상차를 검출하는 위상검출기와, 상기 위상검출기의 출력에 응답하여 제어신호를 발생하는 지연단 제어부와, 상기 제어신호에 응답하여 상기 외부 클락을 지연시켜 상기 외부클락에 동기하는 상기 내부 클락을 발생하는 가변지연단을 구비한다. 상기 가변지연단은 소정의 주파수이상에서 사용되는 제1군의 지연소자들과, 소정의 주파수이하에서 상기 제1군의 지연소자들과 함께 사용되는 제2군의 지연소자들과, 상기 제어신호에 응답하여, 상기 제1군의 지연소자들과 상기 제2군의 지연소자들을 상기 가변지연단의 제1출력라인 및 상기 가변지연단의 제2출력라인에 각각 연결/분리하는 스위치 트랜지스터들과, 상기 제1군의 지연소자들 중 하나의 사용을 나타내는 지연사용신호에 응답하여, 상기 제1출력라인 및 상기 제2출력라인을 연결/분리하는 스위치를 포함한다.In order to achieve the above object, the delay synchronization circuit of the present invention includes a phase detector for detecting a phase difference between an external clock and an internal clock, a delay stage controller for generating a control signal in response to an output of the phase detector, and a response to the control signal. And a variable delay stage for delaying the external clock to generate the internal clock synchronized with the external clock. The variable delay stage includes a first group of delay elements used above a predetermined frequency, a second group of delay elements used together with the first group of delay elements below a predetermined frequency, and the control signal. In response, switch transistors for coupling / disconnecting the delay elements of the first group and the delay elements of the second group to the first output line of the variable delay stage and the second output line of the variable delay stage, respectively; And a switch for connecting / disconnecting the first output line and the second output line in response to a delay use signal indicating use of one of the first group of delay elements.
상기의 다른 목적을 달성하기 위하여 본 발명의 지연동기회로는 외부 클락과 내부 클락의 위상차를 검출하는 위상검출기와, 상기 위상검출기의 출력에 응답하여제어신호를 발생하는 지연단 제어부와, 상기 제어신호에 응답하여 상기 외부 클락을 지연시켜 상기 외부클락에 동기하는 상기 내부 클락을 발생하는 가변지연단을 구비한다. 상기 가변지연단은 소정의 주파수이상에서 사용되는 제1군의 지연소자들과, 상기 주파수이하에서 상기 제1군의 지연소자들과 함께 사용되는 제2군의 지연소자들과, 상기 제어신호에 응답하여, 상기 제1군의 지연소자들과 상기 제2군의 지연소자들을 상기 가변지연단의 제1출력라인 및 상기 가변지연단의 제2출력라인에 각각 연결/분리하는 스위치 트랜지스터들과, 상기 제1출력라인 및 상기 제2출력라인을 연결/분리하는 스위치와, 상기 제1군의 지연소자들 중 하나의 사용을 나타내는 지연사용신호 및 리셋신호에 응답하여, 상기 스위치의 연결/분리를 제어하는 제어회로를 포함한다.In order to achieve the above object, the delay synchronization circuit of the present invention includes a phase detector for detecting a phase difference between an external clock and an internal clock, a delay stage controller for generating a control signal in response to an output of the phase detector, and the control signal. And responsive to the external clock in response to the variable delay stage generating the internal clock in synchronization with the external clock. The variable delay stage includes a first group of delay elements used above a predetermined frequency, a second group of delay elements used together with the first group of delay elements below the frequency, and the control signal. In response, switch transistors respectively connecting / disconnecting the delay group of the first group and the delay element of the second group to the first output line of the variable delay stage and the second output line of the variable delay stage; Connection / disconnection of the switch in response to a switch for connecting / disconnecting the first output line and the second output line, and a delay use signal and a reset signal indicating use of one of the first group of delay elements. It includes a control circuit for controlling.
상기의 다른 목적을 달성하기 위하여 본 발명의 지연동기회로는 외부 클락과 내부 클락의 위상차를 검출하는 위상검출기와, 상기 위상검출기의 출력에 응답하여 제어신호를 발생하는 지연단 제어부와, 상기 제어신호에 응답하여 상기 외부 클락을 지연시켜 상기 외부클락에 동기하는 상기 내부 클락을 발생하는 가변지연단를 구비한다. 상기 가변지연단은 소정의 주파수이상에서 사용되는 제1군의 지연소자들과, 상기 주파수이하에서 상기 제1군의 지연소자들과 함께 사용되는 제2군의 지연소자들과, 상기 제어신호에 응답하여, 상기 제1군의 지연소자들과 상기 제2군의 지연소자들을 상기 가변지연단의 제1출력라인 및 상기 가변지연단의 제2출력라인에 각각 연결/분리하는 스위치 트랜지스터들과, 상기 제1출력라인 및 상기 제2출력라인을 연결/분리하는 스위치와, 사용중인 상기 지연소자들의 개수변화를 나타내는지연변화신호들에 응답하여, 상기 스위치의 연결/분리를 제어하는 제어회로를 포함한다.In order to achieve the above object, the delay synchronization circuit of the present invention includes a phase detector for detecting a phase difference between an external clock and an internal clock, a delay stage controller for generating a control signal in response to an output of the phase detector, and the control signal. And responsive to the external clock in response to the variable delay stage for generating the internal clock in synchronization with the external clock. The variable delay stage includes a first group of delay elements used above a predetermined frequency, a second group of delay elements used together with the first group of delay elements below the frequency, and the control signal. In response, switch transistors respectively connecting / disconnecting the delay group of the first group and the delay element of the second group to the first output line of the variable delay stage and the second output line of the variable delay stage; A switch for connecting / disconnecting the first output line and the second output line, and a control circuit for controlling connection / disconnection of the switch in response to delay change signals indicating a change in the number of delay elements in use. do.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 3은 본 발명의 일실시예에 따른 가변지연단(300)을 나타내는 도면이다. 가변지연단(300)은 도 1의 지연동기회로(100)의 가변지연단(130) 대신에 사용되고, 위상검출기(110) 및 지연단 제어부(120)는 본 발명의 지연동기회로의 구성요소들이 된다. 가변지연단(300)은 제1군의 지연소자들(301 ~ 304), 제2군의 지연소자들(305 ~ 308), 스위치 트랜지스터들(311 ~ 318) 및 스위치(320)를 구비한다. 가변지연단(300)은 도 1의 가변지연단(130)과 비교하면, 스위치(320)를 더 구비한다.3 is a view showing a variable delay stage 300 according to an embodiment of the present invention. The variable delay stage 300 is used in place of the variable delay stage 130 of the delay synchronization circuit 100 of FIG. 1, and the phase detector 110 and the delay stage controller 120 may be configured by the components of the delay synchronization circuit of the present invention. do. The variable delay stage 300 includes a first group of delay elements 301 to 304, a second group of delay elements 305 to 308, switch transistors 311 to 318, and a switch 320. Compared with the variable delay stage 130 of FIG. 1, the variable delay stage 300 further includes a switch 320.
고주파수 동작의 경우 제1출력라인(OL2)이 사용되고, 저주파수 동작의 경우 제1출력라인(OL2) 및 제2출력라인(OL3)이 사용된다.The first output line OL2 is used for the high frequency operation, and the first output line OL2 and the second output line OL3 are used for the low frequency operation.
제1군의 지연소자들(301 ~ 304)은 고주파수 동작에서 사용되고, 제2군의 지연소자들(305 ~ 308)은 제1군의 지연소자들(301,302,303,304)과 함께 저주파수 동작에서 사용된다. 스위치 트랜지스터들(311 ~ 318)은 도 1의 지연단 제어부(120)에서 발생되는 제어신호(CNT)에 각각 응답하여, 지연된 외부클락(ECLK)을 제1출력라인(OL2) 및 제2출력라인(OL3)으로 전달한다.The first group of delay elements 301-304 are used in high frequency operation, and the second group of delay elements 305-308 are used in low frequency operation together with the first group of delay elements 301, 302, 303, 304. The switch transistors 311 to 318 respectively transmit the delayed external clock ECLK to the first output line OL2 and the second output line in response to the control signal CNT generated by the delay stage controller 120 of FIG. 1. To OL3.
스위치(320)는 제1출력라인(OL2) 및 제2출력라인(OL3)사이에 배치된다. 스위치(320)는 스위치(320)가 위치하는 곳의 바로 앞에 배치되는 지연소자, 예로서 지연소자(304)에 의하여 제어된다. 지연소자(304)는 고주파수 동작시 사용되는 제1군의 지연소자들 중 마지막 지연소자에 해당한다. 지연소자(304)의 사용을 나타내는 지연사용신호(DMAX)는 저주파수 동작을 암시한다. 스위치(320)가 온 되어 저주파수 동작이 수행하면, 출력라인들(OL2, OL3)의 부하가 커진다.The switch 320 is disposed between the first output line OL2 and the second output line OL3. The switch 320 is controlled by a delay element, for example a delay element 304, disposed just in front of where the switch 320 is located. The delay element 304 corresponds to the last delay element of the first group of delay elements used in the high frequency operation. The delay usage signal DMAX indicative of the use of delay element 304 implies low frequency operation. When the switch 320 is turned on to perform the low frequency operation, the load of the output lines OL2 and OL3 is increased.
한편, 스위치(320)는 스위치(320)가 위치하는 곳에서 적어도 하나 앞에 배치되는 지연소자의 사용을 나타내는 지연사용신호(DMAX)에 의해서도 제어될 수 있다. 본 발명의 실시예에서는 스위치(320)가 지연소자(302)의 사용을 나타내는 지연사용신호(DMAX)에 의해 제어되는 것을 보여준다. 고주파수 동작이 수행될 때, 반도체 메모리 장치의 동작에 따라 전원전압의 변화와 온도변화가 발생할 수 있다. 그래서, 가변지연단(300)의 제1출력라인(OL2)에 지연소자를 더 연결해야 할 필요가 있는 데, 지연소자(302)이후에 있는 지연소자들(303,304)을 여유로 두어 마진을 갖도록 한다.On the other hand, the switch 320 may also be controlled by a delay use signal (DMAX) indicating the use of a delay element disposed in front of at least one where the switch 320 is located. In the embodiment of the present invention, it is shown that the switch 320 is controlled by the delay use signal DMAX indicating the use of the delay element 302. When the high frequency operation is performed, a change in the power supply voltage and a temperature change may occur according to the operation of the semiconductor memory device. Therefore, it is necessary to further connect a delay element to the first output line OL2 of the variable delay stage 300, but to have a margin by leaving the delay elements 303 and 304 after the delay element 302. do.
따라서, 가변지연단(300)을 포함하는 본 발명의 지연동기회로가 고주파수 동작을 수행할 때, 스위치 트랜지스터들(315 ~ 318)이 연결된 제2출력라인(OL3)이 분리되어 제1출력라인(OL2)의 부하가 감소한다. 그래서, 본 발명의 지연동기회로는 고주파수 동작이 안정적으로 수행될 수 있다.Therefore, when the delay synchronization circuit of the present invention including the variable delay stage 300 performs a high frequency operation, the second output line OL3 to which the switch transistors 315 to 318 are connected is separated and the first output line ( The load on OL2) is reduced. Thus, in the delay synchronization circuit of the present invention, high frequency operation can be performed stably.
한편, 본 발명의 일실시예에 따른 지연동기회로가 제1군의 지연소자들(301 ~ 304) 및 제2군의 지연소자들(305 ~ 308) 중 하나를 사용하여 저주파수 동작을 수행할 때, 잡음(noise)으로 인한 전압변화 및 온도 변화는 지연소자의 지연시간을 증가시킬 수 있다. 그러면, 제1군의 지연소자들(301 ~ 304) 중 마지막 지연소자(304)가 온/오프를 반복하므로, 스위치(320)가 온/오프를 반복하여 스위치의 불연속성(discontinuity)이 증가한다. 그 결과, 가변지연단(300)의 출력라인(OL2)에서 지터(jitter)가 발생하고 잡음여유도(noise immunity)가 저하된다.On the other hand, when the delay synchronization circuit according to an embodiment of the present invention performs a low frequency operation using one of the first group of delay elements (301 to 304) and the second group of delay elements (305 to 308) Voltage changes and temperature changes due to noise can increase the delay time of the delay device. Then, since the last delay element 304 of the first group of delay elements 301 to 304 repeats on / off, the switch 320 repeatedly turns on / off to increase the discontinuity of the switch. As a result, jitter is generated at the output line OL2 of the variable delay stage 300 and noise noise is reduced.
스위치(320)의 불연속성을 방지하기 위한 본 발명의 다른 실시예에 따른 지연동기회로가 이하 설명된다. 본 발명의 다른 실시예에 따른 지연동기회로는 스위치가 온 상태로 되면 계속하여 온 상태를 유지하고, 리셋신호에 의해서만 상기 스위치를 오프한다.A delay synchronization circuit according to another embodiment of the present invention for preventing the discontinuity of the switch 320 is described below. The delay synchronization circuit according to another embodiment of the present invention keeps the on state when the switch is turned on, and turns off the switch only by the reset signal.
도 4는 본 발명의 다른 실시예에 따른 가변지연단을 나타내는 도면이다. 가변지연단(400)은 도 1의 지연동기회로(100)의 가변지연단(130) 대신에 사용되고, 도 1의 위상검출기(110) 및 지연단 제어부(120)는 본 발명의 지연동기회로의 구성요소들이 된다.4 is a diagram illustrating a variable delay stage according to another embodiment of the present invention. The variable delay stage 400 is used in place of the variable delay stage 130 of the delay synchronization circuit 100 of FIG. 1, and the phase detector 110 and the delay stage controller 120 of FIG. Components.
도 4를 참조하면, 가변지연단(400)은 제1군의 지연소자들(401 ~ 404), 제2군의 지연소자들(405 ~ 408), 스위치 트랜지스터들(411 ~ 418), 스위치(420), 프리차징 회로(430), 제어회로(440) 및 리셋회로(470)를 포함한다. 가변지연단(400)은 도 3의 가변지연단(300)과 비교하면, 프리차징 회로(430), 제어회로(440) 및 리셋회로(470)를 더 구비한다. 지연소자들(401 ~ 408) 및 스위치 트랜지스터들(411-418)에 대한 설명은 도 3의 그것에 대한 상세한 설명과 동일하므로 생략된다.Referring to FIG. 4, the variable delay stage 400 may include a first group of delay elements 401 to 404, a second group of delay elements 405 to 408, switch transistors 411 to 418, and a switch ( 420, a precharging circuit 430, a control circuit 440, and a reset circuit 470. Compared with the variable delay stage 300 of FIG. 3, the variable delay stage 400 further includes a precharging circuit 430, a control circuit 440, and a reset circuit 470. The descriptions of the delay elements 401 to 408 and the switch transistors 411 to 418 are omitted because they are the same as those of FIG. 3.
고주파수 동작의 경우 제1출력라인(OL4)이 사용되고, 저주파수 동작의 경우제1출력라인(OL4) 및 제2출력라인(OL5)이 사용된다.In the case of high frequency operation, the first output line OL4 is used, and in the case of low frequency operation, the first output line OL4 and the second output line OL5 are used.
스위치(420)는 스위치 제어신호(SW1)에 응답하여, 가변지연단(400)의 제1출력라인(OL4) 및 가변지연단(400)의 제2출력라인(OL5)을 연결/분리한다. 스위치(420)는 피모스 트랜지스터를 구비한다.The switch 420 connects / disconnects the first output line OL4 of the variable delay stage 400 and the second output line OL5 of the variable delay stage 400 in response to the switch control signal SW1. The switch 420 has a PMOS transistor.
프리차징회로(430)는 프리차징 신호(PC1)에 응답하여, 제2출력라인(OL5)의 전위을 전원전압(VCC)으로서 프라차징(precharging)한다. 프리차징회로(430)는 소스(source)에 전원전압(VCC)이 연결된 피모스 트랜지스터를 구비한다.The precharging circuit 430 precharges the potential of the second output line OL5 as the power supply voltage VCC in response to the precharging signal PC1. The precharging circuit 430 includes a PMOS transistor connected to a source voltage VCC.
제어회로(440)는 지연사용신호(DMAX) 및 리셋신호(RS)에 응답하여, 스위치 제어신호(SW1) 및 프리차징 신호(PC1)를 출력한다. 지연사용신호(DMAX)는 지연소자(404)가 미리 지정한 지연시간을 사용함을 나타내는 신호이고, 리셋신호(RS)는 스위치(420)의 분리를 제어하는 신호이다. 본 발명의 실시예에서는 지연소자(402)가 지연사용신호(DMAX)을 발생시킬 수도 있다.The control circuit 440 outputs the switch control signal SW1 and the precharge signal PC1 in response to the delay use signal DMAX and the reset signal RS. The delay use signal DMAX is a signal indicating that the delay element 404 uses a predetermined delay time, and the reset signal RS is a signal for controlling the separation of the switch 420. In an embodiment of the present invention, the delay element 402 may generate the delay use signal DMAX.
리셋회로(470)는 외부 리셋명령(RS_CMD), 업신호(UP) 및 다운 신호(DOWN)에 응답하여, 리셋신호(RS)를 출력한다. 외부 리셋명령(RS_CMD)은 외부에서 스위치(420)의 분리를 제어하는 신호이다. 그리고, 업신호(UP)은 사용중인 지연소자들의 개수증가를 나타내는 신호이고, 다운 신호(DOWN)는 동작중인 지연소자들의 개수감소를 나타내는 신호이다. 업신호(UP) 및 다운 신호(DOWN)는 별도의 제어회로(미도시)로부터 발생될 수 있다.The reset circuit 470 outputs the reset signal RS in response to the external reset command RS_CMD, the up signal UP, and the down signal DOWN. The external reset command RS_CMD is a signal for controlling the separation of the switch 420 from the outside. The up signal UP is a signal indicating an increase in the number of delay elements in use, and a down signal DOWN is a signal indicating a decrease in the number of delay elements in operation. The up signal UP and the down signal DOWN may be generated from separate control circuits (not shown).
도 5는 도 4의 제어회로의 구성을 나타내는 도면이다. 도 5를 참조하면, 제어회로(440)는 래치부(441) 및 인버터들(443,445)을 구비한다. 래치부(441)는 두개의 NOR 게이트를 포함한다.FIG. 5 is a diagram illustrating a configuration of the control circuit of FIG. 4. Referring to FIG. 5, the control circuit 440 includes a latch portion 441 and inverters 443 and 445. The latch portion 441 includes two NOR gates.
래치부(441)는 지연사용신호(DMAX)에 응답하여 래치부(441)의 출력단(NO)을 셋(set)하고, 리셋신호(RS)에 응답하여 출력단(NO)을 리셋(reset)한다. 인버터(443)은 출력단(NO)의 신호를 반전시켜 프리차징 신호(PC1)를 발생하고, 인버터(445)는 프리차징 신호(PC1)를 반전시켜 스위치 제어신호(SW1)를 발생한다.The latch unit 441 sets the output terminal NO of the latch unit 441 in response to the delay use signal DMAX, and resets the output terminal NO in response to the reset signal RS. . The inverter 443 inverts the signal of the output terminal NO to generate the precharge signal PC1, and the inverter 445 inverts the precharge signal PC1 to generate the switch control signal SW1.
도 6은 도 4의 제어회로의 동작을 나타내는 타이밍도이다. 도 6을 참조하면, 고주파수 동작구간과 저주파수 동작구간이 나누어 도시된다. 리셋신호(RS)가 활성화되면, 지연사용신호(DMAX)가 비활성화된다. 그러면, 프리차징신호(PC1)가 활성화되어 프리차징이 수행되고, 스위치 제어신호(SW1)가 비활성화되어 스위치(420)가 턴 오프되며 고주파수 동작이 수행된다. 즉, 본 발명의 지연동기회로가 고주파수인 외부클락에 동기하는 내부클락을 발생한다.6 is a timing diagram illustrating an operation of the control circuit of FIG. 4. Referring to FIG. 6, the high frequency operation period and the low frequency operation period are divided and illustrated. When the reset signal RS is activated, the delay use signal DMAX is deactivated. Then, the precharging signal PC1 is activated to perform precharging, the switch control signal SW1 is deactivated so that the switch 420 is turned off, and the high frequency operation is performed. That is, the delay synchronization circuit of the present invention generates an internal clock that is synchronized with an external clock of high frequency.
그 후, 외부클락(ECLK)의 주파수가 감소함에 따라 도 4의 지연소자(404)가 동작하여 지연사용신호(DMAX)가 활성화된다. 그러면, 프리차징신호(PC1)가 비활성화되어 프리차징이 해제되고, 스위치 제어신호(SW1)가 활성화되어 스위치(420)가 온 되며 저주파수 동작이 수행된다.Thereafter, as the frequency of the external clock ECLK decreases, the delay element 404 of FIG. 4 operates to activate the delay use signal DMAX. Then, the precharging signal PC1 is deactivated to release the precharging, the switch control signal SW1 is activated, the switch 420 is turned on, and the low frequency operation is performed.
따라서, 가변지연단(400)을 포함하는 본 발명의 지연동기회로는 리셋신호(RS)에 의해 스위치의 연결/분리를 안정적으로 제어하여, 저주파수 동작 및 고주파수 동작간의 동작변경이 안정적으로 반복될 수 있다.Accordingly, the delay synchronization circuit of the present invention including the variable delay stage 400 stably controls the connection / disconnection of the switch by the reset signal RS so that the operation change between the low frequency operation and the high frequency operation can be stably repeated. have.
도 7은 도 4의 리셋회로의 구성을 나타내는 도면이다. 도 7을 참조하면, 리셋회로(470)는 업신호 검출회로(471), 다운신호 검출회로(473) 및 논리합회로(475)를 포함한다. 업신호 검출회로(471) 및 다운신호 검출회로(473)는 카운터를 구비한다.FIG. 7 is a diagram illustrating a configuration of the reset circuit of FIG. 4. Referring to FIG. 7, the reset circuit 470 includes an up signal detection circuit 471, a down signal detection circuit 473, and a logic sum circuit 475. The up signal detection circuit 471 and the down signal detection circuit 473 include a counter.
업신호 검출회로(471)는 지연소자의 증가개수를 나타내는 연속적인 업신호(UP)의 개수를 카운팅하여 소정의 업신호(UP)의 개수를 초과하면 "하이(high)"상태로 활성화한다.The up signal detection circuit 471 counts the number of successive up signals UP, which indicates the number of delay elements, and activates a "high" state when the number of up signals UP is exceeded.
다운신호 검출회로(473)는 지연소자의 감소개수를 나타내는 연속적인 다운신호(DOWN)의 개수를 카운팅하여 소정의 다운신호(DOWN)의 개수를 초과하면 "하이"상태로 활성화한다.The down signal detection circuit 473 counts the number of consecutive down signals DOWN representing the number of decreases of the delay elements, and activates the "high" state when the number of predetermined down signals DOWN is exceeded.
논리합회로(475)는 외부 리셋 명령(RS_CMD), 업신호 검출회로(471)의 출력 및 다운신호 검출회로(473)의 출력이 "하이"상태로 활성화되면, 리셋신호(RS)를 발생한다.The logic sum circuit 475 generates a reset signal RS when the external reset command RS_CMD, the output of the up signal detection circuit 471 and the output of the down signal detection circuit 473 are activated to the "high" state.
도 8은 본 발명의 또 다른 실시예에 따른 가변지연단을 나타내는 도면이다. 본 발명의 가변지연단(800)은 제1군의 지연소자들(801 ~ 804), 제2군의 지연소자들(805 ~ 808), 스위치 트랜지스터들(811 ~ 818), 스위치(820), 프리차징회로(830) 및 제어회로(840)를 포함한다.8 is a diagram illustrating a variable delay stage according to another embodiment of the present invention. The variable delay stage 800 of the present invention includes a first group of delay elements 801 to 804, a second group of delay elements 805 to 808, switch transistors 811 to 818, a switch 820, The precharging circuit 830 and the control circuit 840 are included.
고주파수 동작의 경우 제1출력라인(OL6)이 사용되고, 저주파수 동작의 경우 제1출력라인(OL6) 및 제2출력라인(OL7)이 사용된다.In the case of high frequency operation, the first output line OL6 is used, and in the case of low frequency operation, the first output line OL6 and the second output line OL7 are used.
스위치(820) 및 프리차징회로(830)는 도 4의 스위치(420) 및 프리차징회로(430)의 구성과 거의 동일하므로, 이것에 대한 설명은 생략된다. 제2출력라인(OL7)의 전위는 프리차징회로(830)에 의해 전원전압(VCC)으로서 프리차징된다.Since the switch 820 and the precharging circuit 830 are almost the same as those of the switch 420 and the precharging circuit 430 of FIG. 4, description thereof will be omitted. The potential of the second output line OL7 is precharged as the power supply voltage VCC by the precharging circuit 830.
제어회로(840)는 업신호(UP) 및 다운신호(DOWN)에 응답하여, 스위치(820)의 연결/분리를 제어하는 스위치 제어신호(SW2) 및 제2출력라인(OL7)을 프리차징하는 프리차징신호(PC2)를 출력한다. 업신호(UP)는 지연소자의 개수증가를 나타내는 신호이고, 다운신호(DOWN)는 지연소자의 개수감소를 나타내는 신호이다. 즉, 제어회로(840)는 외부클락(ECLK)의 주파수변화를 감지하여, 스위치(820) 및 프리차징회로(830)를 제어한다.The control circuit 840 precharges the switch control signal SW2 and the second output line OL7 for controlling the connection / disconnection of the switch 820 in response to the up signal UP and the down signal DOWN. The precharging signal PC2 is output. The up signal UP is a signal indicating an increase in the number of delay elements, and the down signal DOWN is a signal indicating a decrease in the number of delay elements. That is, the control circuit 840 detects the frequency change of the external clock ECLK and controls the switch 820 and the precharging circuit 830.
도 9는 도 8의 제어회로의 구성을 나타내는 도면이다. 도 9에서는 지연 검출 회로(841)의 입력단/출력단 및 쉬미트 트리거 버퍼(Schmitt trigger buffer, 843)의 출력단에서 나타나는 신호 파형의 예가 도시된다. 도 9를 참조하면, 제어회로(840)는 지연검출회로(841), 쉬미트 트리거 버퍼(843) 및 인버터(845)를 구비한다.9 is a diagram illustrating a configuration of the control circuit of FIG. 8. 9 shows examples of signal waveforms appearing at the input / output stage of the delay detection circuit 841 and at the output stage of the Schmitt trigger buffer 843. Referring to FIG. 9, the control circuit 840 includes a delay detection circuit 841, a Schmitt trigger buffer 843, and an inverter 845.
지연검출회로(841)는 업신호(UP)의 개수에 비례하며 다운신호(DOWN)의 개수에 반비례하여 출력되는 가변전압을 출력한다. 지연검출회로(841)는 차지 펌프(charge pump)를 구비한다.The delay detection circuit 841 outputs a variable voltage that is proportional to the number of the up signals UP and inversely proportional to the number of the down signals DOWN. The delay detection circuit 841 includes a charge pump.
쉬미트 트리거 버퍼(843)는 상기 가변전압의 제1전압(Vm+)이상은 제1전압(Vm+)으로서 출력하며, 상기 가변전압의 제2전압이하(Vm-)는 접지전압으로서 출력한다. 제1전압과 제2전압간의 가변전압(Vm- ~ Vm+)은 히스테리시스 전압(hysterisis voltage)이며, 히스테리시스 전압에 해당하는 지연변화는 무시된다. 제1전압(Vm+)은 고주파수 동작으로부터 저주파수 동작으로 변경됨을 나타내는임계전압으로 설정되고, 제2전압(Vm-)은 저주파수 동작으로부터 고주파수 동작으로 변경됨을 나타내는 임계전압으로 설정된다.The Schmitt trigger buffer 843 outputs more than the first voltage Vm + of the variable voltage as the first voltage Vm +, and outputs less than the second voltage Vm- of the variable voltage as the ground voltage. The variable voltages Vm− to Vm + between the first and second voltages are hysteresis voltages, and the delay change corresponding to the hysteresis voltages is ignored. The first voltage Vm + is set to a threshold voltage indicating a change from high frequency operation to a low frequency operation, and the second voltage Vm− is set to a threshold voltage indicating a change from low frequency operation to a high frequency operation.
쉬미트 트리거 버퍼(843)의 출력은 프리차징신호(PC2)로 되고, 쉬미트 트리거 버퍼(843)의 출력은 인버터(845)에 의해 반전되어 스위칭신호(SW2)로 된다.The output of the Schmitt trigger buffer 843 becomes the precharge signal PC2, and the output of the Schmitt trigger buffer 843 is inverted by the inverter 845 to become the switching signal SW2.
쉬미트 트리거 버퍼(843)의 입력단/출력단에서 나타나는 신호도를 참조하면, 쉬미트 트리거 버퍼(843)의 출력은 시간(T0)까지는 "로우(low)"상태로 되어 스위치(820)가 오프되고, 제2출력라인(OL7)이 프리차징된다. 이 때에는 고주파수 동작이 수행된다. 쉬미트 트리거 버퍼(843)의 출력은 시간(T0)에서부터 시간(T1)까지는 "하이(high)" 상태로 되어 스위치(820)가 온 되며, 제2출력라인(OL7)의 프리차징이 해제된다. 이 때에는 저주파수 동작이 수행된다. 쉬미트 트리거 버퍼(843)의 출력은 시간(T1)에서 "로우"상태로 하강하기 시작하여 고주파수 동작이 수행된다.Referring to the signal diagram appearing at the input / output terminal of the Schmitt trigger buffer 843, the output of the Schmitt trigger buffer 843 is "low" until the time T0 so that the switch 820 is turned off. The second output line OL7 is precharged. At this time, a high frequency operation is performed. The output of the Schmitt trigger buffer 843 becomes a "high" state from the time T0 to the time T1 so that the switch 820 is turned on and the precharging of the second output line OL7 is released. . In this case, low frequency operation is performed. The output of the Schmitt trigger buffer 843 begins to descend to the "low" state at time T1, and high frequency operation is performed.
따라서, 가변지연단(800)을 포함하는 본 발명의 지연동기회로는 히스테리시스 전압에 해당하는 지연변화를 무시함으로써 스위치의 연결/분리를 안정적으로 수행할 수 있다. 따라서, 외부클락의 주파수가 고주파수 및 저주파수 상호간에 변경되더라도, 본 발명의 지연동기회로는 각 동작주파수에서 안정적인 동작을 수행할 수 있다.Therefore, the delay synchronization circuit of the present invention including the variable delay stage 800 can stably perform the connection / disconnection of the switch by ignoring the delay change corresponding to the hysteresis voltage. Therefore, even if the frequency of the external clock is changed between the high frequency and the low frequency, the delay synchronization circuit of the present invention can perform a stable operation at each operating frequency.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
본 발명의 지연동기회로는 고주파수 동작의 경우 스위치를 오프하여 출력라인의 부하를 감소시켜서, 고주파수 동작을 안정적으로 수행한다.The delay synchronization circuit of the present invention reduces the load on the output line by switching off in the case of high frequency operation, thereby stably performing high frequency operation.
또한, 본 발명의 지연동기회로는 스위치의 연결/분리를 안정적으로 제어하여 스위치의 불연속성을 감소시킴으로써, 고주파수 동작과 저주파수 동작간의 동작변경이 안정적으로 수행될 수 있다.In addition, the delay synchronization circuit of the present invention can stably control the connection / disconnection of the switch to reduce the discontinuity of the switch, the operation change between high frequency operation and low frequency operation can be performed stably.
Claims (17)
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW090120524A TW548659B (en) | 2000-09-05 | 2001-08-21 | Delay locked loop circuit for reducing load of variable delay unit at high-frequency operation and locking external clock signal stably |
DE10143051A DE10143051B4 (en) | 2000-09-05 | 2001-09-03 | Delay control loop for reducing the load of a variable delay unit during high-frequency operation and for stably locking an external clock signal |
JP2001266418A JP4246419B2 (en) | 2000-09-05 | 2001-09-03 | Delay synchronization circuit |
US09/945,599 US6950488B2 (en) | 2000-09-05 | 2001-09-04 | Delay locked-loop circuit for reducing load of variable delay unit at high-frequency operation and locking external clock signal stably |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000052376 | 2000-09-05 | ||
KR20000052376 | 2000-09-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020019380A KR20020019380A (en) | 2002-03-12 |
KR100378203B1 true KR100378203B1 (en) | 2003-03-29 |
Family
ID=19687419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0044591A KR100378203B1 (en) | 2000-09-05 | 2001-07-24 | Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100378203B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100974212B1 (en) * | 2008-02-14 | 2010-08-06 | 주식회사 하이닉스반도체 | Delay Line Using Different Delay Path According to Frequency And Delay Locked Loop Circuit Using thereof |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100532946B1 (en) * | 2001-12-24 | 2005-12-02 | 주식회사 하이닉스반도체 | Circuit for delaying an input signal differently with respect to a clock signal |
KR100689837B1 (en) * | 2005-08-02 | 2007-03-08 | 삼성전자주식회사 | Delay locked loop |
KR101152404B1 (en) | 2010-07-06 | 2012-06-05 | 에스케이하이닉스 주식회사 | Operating control circuit of delay locked loop circuit and semiconductor device comprising the same |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970051253A (en) * | 1995-12-27 | 1997-07-29 | 김광호 | Digital Delay Synchronous Loop Circuit Using Synchronous Delay Line |
JPH1093429A (en) * | 1996-09-18 | 1998-04-10 | Toshiba Microelectron Corp | Delay circuit and pll circuit using the same |
KR19980067511A (en) * | 1997-02-05 | 1998-10-15 | 김광호 | Phase synchronization delay circuit |
JPH1174783A (en) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | Internal clock signal generation circuit and synchronous semiconductor memory device |
KR19990036526A (en) * | 1997-10-13 | 1999-05-25 | 야마노우 찌 아 쯔시 | A synchronous semiconductor memory device having an internal clock signal generation circuit for generating an internal clock signal which is phase-locked with high precision with respect to an external clock signal. |
JP2000091896A (en) * | 1998-09-17 | 2000-03-31 | Nec Corp | Delay adjusting device |
KR20000050584A (en) * | 1999-01-12 | 2000-08-05 | 김영환 | Analog mixed digital dll |
KR20020012859A (en) * | 2000-08-09 | 2002-02-20 | 윤종용 | Delay locked loop adjustable phase locking speed |
-
2001
- 2001-07-24 KR KR10-2001-0044591A patent/KR100378203B1/en not_active IP Right Cessation
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970051253A (en) * | 1995-12-27 | 1997-07-29 | 김광호 | Digital Delay Synchronous Loop Circuit Using Synchronous Delay Line |
JPH1093429A (en) * | 1996-09-18 | 1998-04-10 | Toshiba Microelectron Corp | Delay circuit and pll circuit using the same |
KR19980067511A (en) * | 1997-02-05 | 1998-10-15 | 김광호 | Phase synchronization delay circuit |
JPH1174783A (en) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | Internal clock signal generation circuit and synchronous semiconductor memory device |
KR19990036526A (en) * | 1997-10-13 | 1999-05-25 | 야마노우 찌 아 쯔시 | A synchronous semiconductor memory device having an internal clock signal generation circuit for generating an internal clock signal which is phase-locked with high precision with respect to an external clock signal. |
JP2000091896A (en) * | 1998-09-17 | 2000-03-31 | Nec Corp | Delay adjusting device |
KR20000050584A (en) * | 1999-01-12 | 2000-08-05 | 김영환 | Analog mixed digital dll |
KR20020012859A (en) * | 2000-08-09 | 2002-02-20 | 윤종용 | Delay locked loop adjustable phase locking speed |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100974212B1 (en) * | 2008-02-14 | 2010-08-06 | 주식회사 하이닉스반도체 | Delay Line Using Different Delay Path According to Frequency And Delay Locked Loop Circuit Using thereof |
Also Published As
Publication number | Publication date |
---|---|
KR20020019380A (en) | 2002-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7016451B2 (en) | Method and apparatus for generating a phase dependent control signal | |
US6333660B2 (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
US7830185B2 (en) | Duty cycle correction (DCC) circuit and delayed locked loop (DLL) circuit using the same | |
KR100398480B1 (en) | Dll circuit, semiconductor device using the same and delay control method | |
US7449927B2 (en) | Delay locked loop circuit | |
NL194854C (en) | Clock-generating circuit for clock-driven logic circuits. | |
KR20000065711A (en) | Internal clock signal generating circuit having pulse generator | |
KR100237567B1 (en) | Delay locked loop | |
KR100505657B1 (en) | Delay time compensation circuit with delay cells having various unit delay time | |
JP4246419B2 (en) | Delay synchronization circuit | |
JP2001237678A (en) | Method and circuit for controlling delay time | |
KR100378203B1 (en) | Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably | |
KR20000046216A (en) | Command pad circuit for semiconductor elements | |
US5612630A (en) | Asynchronous self-adjusting input circuit | |
JP2004088679A (en) | Duty ratio detection circuit | |
US6577554B2 (en) | Semiconductor memory device for providing margin of data setup time and data hold time of data terminal | |
US7030673B2 (en) | Phase splitter circuit | |
US20060091939A1 (en) | Power supply circuit of delay locked loop | |
JP2001195149A (en) | Internal clock signal generating circuit | |
KR20010047535A (en) | Pulse generator | |
EP0878908B1 (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
KR100524909B1 (en) | Automatic mode conversion signal generator and synchronous semiconductor memory device having same | |
US7102933B2 (en) | Combined receiver and latch |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110302 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |