KR100377127B1 - Method for fabricating a chip size package in a wafer level - Google Patents
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Abstract
본 발명은 반도체 패키지 제조방법에 관한 것으로, 제조비용이 낮고 제조 공정이 간단하여 제조 기간을 단축할 수 있는 웨이퍼 레벨의 칩 사이즈 패키지 제조방법을 제공하는 것을 그 목적으로 한다. 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지 제조방법은, 웨이퍼상에 반도체 소자 및 패드를 제조하고, 상기 패드 상면에 범프를 형성하는 공정과; 중합체막층의 상면에 금속판층이 미리 부착되어 있는 라미네이팅 필름을 웨이퍼와 동일한 형상으로 준비하는 공정과; 상기 웨이퍼상의 패드의 위치와 대응하는 위치의 상기 라미네이팅 필름에 관통홀을 형성하는 공정과; 상기 금속판층을 레이저에 의하여 부분적으로 제거하여 패터닝함으로써 금속배선을 형성하는 공정과; 상기 금속배선 및 상기 중합체막층의 상면에 솔더 레지스트층을 형성하는 공정과; 상기 솔더 레지스트층을 부분적으로 제거하여 상기 금속 배선의 상면 일부를 노출시키는 공정과; 상기 웨이퍼 상면의 범프가 상기 관통홀에 삽입되도록 상기 라미네이팅 필름을 상기 웨이퍼 상면에 라미네이션하는 공정과; 상기 노출된 금속배선 상면에 도전성 볼을 부착하는 공정을 포함하여 순차 수행한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package, and an object thereof is to provide a wafer-level chip size package manufacturing method capable of shortening a manufacturing period due to low manufacturing cost and simple manufacturing process. A wafer level chip size package manufacturing method according to the present invention comprises the steps of manufacturing a semiconductor device and a pad on a wafer, and forming a bump on the pad upper surface; Preparing a laminating film having a metal plate layer previously attached to the upper surface of the polymer film layer in the same shape as the wafer; Forming a through hole in the laminating film at a position corresponding to the position of the pad on the wafer; Forming a metal wiring by partially removing and patterning the metal plate layer with a laser; Forming a solder resist layer on an upper surface of the metal wiring and the polymer film layer; Partially removing the solder resist layer to expose a portion of the upper surface of the metal wiring; Laminating the laminating film to the upper surface of the wafer such that bumps on the upper surface of the wafer are inserted into the through holes; Including the process of attaching the conductive ball on the exposed upper surface of the metal wiring is carried out sequentially.
Description
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 특히 웨이퍼 레벨에서 패키징 공정을 수행함으로써 생산성을 높일 수 있고, 또한 소형전자기기에 사용할 수 있는 반도체 칩 크기와 거의 같은 소형 패키지를 제조할 수 있는, 웨이퍼 레벨 칩 사이즈 패키지 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a wafer that can increase productivity by carrying out a packaging process at the wafer level, and can produce a small package that is about the same size as a semiconductor chip that can be used for small electronic devices. It relates to a method for manufacturing a level chip size package.
종래의 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional method for manufacturing a wafer level chip size package is as follows.
먼저 도1a에 도시한 바와 같이, 다수의 반도체 소자가 제조되어 있는 웨이퍼(10)의 상면에 스핀 코팅법으로 제1 중합체막(polymer film)(11)을 도포한다. 다음으로, 상기 제1 중합체막(11)을 부분적으로 식각하여 반도체 소자와 외부 전자 기기 사이의 신호 전달을 담당할 패드(12)의 상면을 노출시킨다. 이때 상기 패드(12)를 노출시키는 공정은 포토리소그라피 공정과 식각 공정으로 수행한다.First, as shown in FIG. 1A, a first polymer film 11 is coated on a top surface of a wafer 10 on which a plurality of semiconductor devices are manufactured by spin coating. Next, the first polymer layer 11 is partially etched to expose the top surface of the pad 12 to be responsible for signal transmission between the semiconductor device and the external electronic device. At this time, the process of exposing the pad 12 is performed by a photolithography process and an etching process.
다음으로 도1b에 도시한 바와 같이 상기 패드(12) 및 상기 제1 중합체막(11)의 상면에 증발법, 스퍼터링법 또는 도금법등을 이용하여 금속막을 형성한다. 다음 상기 금속막을 패터닝하여 금속 배선(13)을 형성한다. 상기 금속배선(13)을 형성하는 공정은 후속하는 공정에서 설명하는 외부단자 즉 솔더 볼을 부착할 위치를 바꾸어 주기 위한 패드를 재 배열 공정이다.Next, as illustrated in FIG. 1B, a metal film is formed on the upper surface of the pad 12 and the first polymer film 11 by using an evaporation method, a sputtering method, or a plating method. Next, the metal film is patterned to form a metal wiring 13. The process of forming the metal wiring 13 is a process of rearranging a pad for changing the position where the external terminal, i.e., the solder ball, to be attached in the following process is to be attached.
다음으로, 도1c에 도시한 바와 같이, 금속배선(13) 및 상기 제1중합체막(11)의 상면에 제2 중합체막(14)을 형성한 다음, 상기 금속배선(13)의 일부(13a)를 노출시키도록 상기 제2 중합체막(14)을 패터닝한다. 상기 제2 중합체막(14)을 패터닝함으로써 노출된 부위의 금속배선(13a)이 재배열된 패드로서, 외부단자 즉 솔더볼이 부착될 부위이다.Next, as shown in FIG. 1C, the second polymer film 14 is formed on the metal wire 13 and the upper surface of the first polymer film 11, and then a part 13a of the metal wire 13 is formed. The second polymer film 14 is patterned to expose (). The pad is a rearranged pad of the metal wiring 13a of the exposed portion by patterning the second polymer layer 14, and is a portion to which an external terminal, that is, a solder ball, is attached.
다음으로 도1d에 도시한 바와 같이, 상기 제2중합체막(14) 및 상기 금속배선(13)의 상면에 진공증착법, 스퍼터링법 또는 도금법등을 이용하여 버퍼 금속막(15)을 형성한다. 상기 버퍼 금속막(15)는 후속하는 공정에서 솔더 볼을 패드에 부착할 때 패드와 솔더 볼 사이의 접속 신뢰성을 높여주는 역할을 한다.Next, as shown in FIG. 1D, the buffer metal film 15 is formed on the upper surfaces of the second polymer film 14 and the metal wiring 13 by using a vacuum deposition method, a sputtering method, or a plating method. The buffer metal film 15 serves to increase the connection reliability between the pad and the solder ball when attaching the solder ball to the pad in a subsequent process.
다음으로 도1e에 도시한 바와 같이, 상기 버퍼 금속막(15)의 상면에 제3중합체막(16)을 형성한다. 다음으로, 상기 제3중합체막(16)을 패터닝하여 상기 재배열된 패드(13a) 상부에 개방부(17)를 형성함으로써 상기 버퍼 금속막(15)의 일부를 노출시킨다.Next, as shown in FIG. 1E, a third polymer film 16 is formed on the upper surface of the buffer metal film 15. Next, the third polymer film 16 is patterned to form an opening 17 on the rearranged pad 13a to expose a portion of the buffer metal film 15.
다음으로, 도1f에 도시한 바와 같이, 상기 개방부(17)내에 즉 상기 버퍼 금속막(15) 상면에 도금법으로 솔더 플러그(18)를 형성한다.Next, as shown in Fig. 1F, a solder plug 18 is formed in the opening 17, i.e., on the upper surface of the buffer metal film 15 by plating.
다음으로 도1g에 도시한 바와 같이 상기 제3 중합체막(16)을 박리시킨다.Next, as shown in FIG. 1G, the third polymer film 16 is peeled off.
다음으로 도1h에 도시한 바와 같이 상기 솔더 플러그(18)을 리플로우하여 상기 솔더 플러그(18)을 반구상의 솔더볼(18a)로 변형시킴으로써 외부단자를 제조한다.Next, as illustrated in FIG. 1H, the external terminal is manufactured by reflowing the solder plug 18 and deforming the solder plug 18 into a hemispherical solder ball 18a.
다음으로 도1i에 도시한 바와 같이 상기 솔더볼(18a)에 의해 덮여 있지 않은, 상기 제2 중합체막 상면에 형성된 형성된 모든 버퍼 금속막(15)막을 식각 제거한다.Next, as shown in FIG. 1I, all the buffer metal film 15 films formed on the upper surface of the second polymer film, which are not covered by the solder balls 18a, are etched away.
다음으로 웨이퍼를 절단하여 반도체 칩을 웨이퍼로부터 낱개로 분리하는 공정을 수행함으로써 반도체 패키지의 제조를 완료한다.Next, the manufacturing of the semiconductor package is completed by performing a process of cutting the wafer and individually separating the semiconductor chips from the wafer.
그러나 상기와 같은 종래의 패키지 제조방법은 다음과 같은 문제점이 있었다.However, the conventional package manufacturing method as described above has the following problems.
중합체막을 코팅하는 공정 및 금속막을 증착 또는 도금하는 공정이 수차례 반복되므로 공정이 번거롭고 공정기간이 길다는 단점이 있었다.Since the process of coating the polymer film and the process of depositing or plating the metal film are repeated many times, the process is cumbersome and the process period is long.
또한 중합체막을 웨이퍼 전면에 걸쳐 균일한 두께로 스핀코팅하기가 어렵고, 특히 중합체막을 스핀코팅법으로 플립칩등의 패키지 적용할 수 있을 정도로 충분히 두껍게 형성하기 어렵다는 문제점이 있었다.In addition, it is difficult to spin coat the polymer film with a uniform thickness over the entire surface of the wafer, and in particular, it is difficult to form the polymer film thick enough to be applicable to a package such as flip chip by spin coating.
또한 식각공정이 수차례 진행되므로, 식각 공정에서 소모되는 화학약품들로 인하여 환경을 오염시킬 우려가 있다는 문제점이 있으며, 제조비용이 높다는 단점이 있었다.In addition, since the etching process is carried out several times, there is a problem that there is a risk of polluting the environment due to the chemicals consumed in the etching process, there was a disadvantage that the manufacturing cost is high.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 표면에 금속막을 입힌 중합체막(metal clad polyer film)을 웨이퍼의 상면에 라미네이션하는 방법을 이용하여, 제조공정이 간단하고 공정 시간이 짧으며 제조 비용이 저렴한 웨이퍼 레벨 칩 사이즈 패키지의 제조방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above problems, by using a method of laminating a metal clad polyer film (metal clad polyer film) on the upper surface of the wafer, the manufacturing process is simple and the process time is short It is an object of the present invention to provide a method for manufacturing a wafer level chip size package having low manufacturing cost.
상기와 같은 목적을 달성하기 위하여 본 발명은, 웨이퍼상에 반도체 소자 및 패드를 제조하고, 상기 패드 상면에 범프를 형성하는 공정과; 중합체막층의 상면에 금속판층이 미리 부착되어 있는 라미네이팅 필름을 웨이퍼와 동일한 형상으로 준비하는 공정과; 상기 웨이퍼상의 패드의 위치와 대응하는 위치의 상기 라미네이팅 필름에 관통홀을 형성하는 공정과; 상기 금속판층을 레이저에 의하여 부분적으로 제거하여 패터닝함으로써 금속배선을 형성하는 공정과; 상기 금속배선 및 상기 중합체막층의 상면에 솔더 레지스트층을 형성하는 공정과; 상기 솔더 레지스트층을 부분적으로 제거하여 상기 금속 배선의 상면 일부를 노출시키는 공정과; 상기 웨이퍼 상면의 범프가 상기 관통홀에 삽입되도록 상기 라미네이팅 필름을 상기 웨이퍼 상면에 라미네이션하는 공정과; 상기 노출된 금속배선 상면에 도전성 볼을 부착하는 공정을 포함하는 웨이퍼 레벨 칩 사이즈 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of manufacturing a semiconductor device and a pad on a wafer, and forming a bump on the upper surface of the pad; Preparing a laminating film having a metal plate layer previously attached to the upper surface of the polymer film layer in the same shape as the wafer; Forming a through hole in the laminating film at a position corresponding to the position of the pad on the wafer; Forming a metal wiring by partially removing and patterning the metal plate layer with a laser; Forming a solder resist layer on an upper surface of the metal wiring and the polymer film layer; Partially removing the solder resist layer to expose a portion of the upper surface of the metal wiring; Laminating the laminating film to the upper surface of the wafer such that bumps on the upper surface of the wafer are inserted into the through holes; It provides a wafer level chip size package manufacturing method comprising the step of attaching a conductive ball on the exposed upper surface of the metal wiring.
상기와 같은 목적을 달성하기 위하여 본 발명은, 웨이퍼상에 반도체 소자 및 패드를 제조하고, 상기 패드 상면에 범프를 형성하는 공정과; 중합체막층의 상면에 금속판층이 미리 부착되어 있는 라미네이팅 필름을 웨이퍼와 동일한 형상으로 준비하는 공정과; 상기 웨이퍼상의 패드의 위치와 대응하는 위치의 상기 라미네이팅 필름의 상기 중합체막층을 부분적으로 제거하여 콘택홀을 형성하여 상기 콘택홀을 통해 상기 금속판층의 하면이 노출되도록 하는 공정과; 상기 금속판층을 레이저에 의하여 패터닝함으로써 금속배선을 형성하는 공정과; 상기 금속배선 및 상기 중합체막층의 상면에 솔더 레지스트층을 형성하는 공정과; 상기 금속배선 상면의 솔더 레지스트층을 부분적으로 제거하여 상기 금속배선의 상면 일부를 노출시키는 공정과; 상기 웨이퍼 상면의 범프가 상기 콘택홀에 삽입되도록 상기 라미네이팅 필름을 상기 웨이퍼 상면에 라미네이션하는 공정과; 상기 노출된 금속배선 상면에 도전성 볼을 부착하는 공정을 포함하는 웨이퍼 레벨 칩 사이즈 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of manufacturing a semiconductor device and a pad on a wafer, and forming a bump on the upper surface of the pad; Preparing a laminating film having a metal plate layer previously attached to the upper surface of the polymer film layer in the same shape as the wafer; Partially removing the polymer film layer of the laminating film at a position corresponding to the pad position on the wafer to form a contact hole so that the bottom surface of the metal plate layer is exposed through the contact hole; Forming a metal wiring by patterning the metal plate layer with a laser; Forming a solder resist layer on an upper surface of the metal wiring and the polymer film layer; Partially removing the solder resist layer on the upper surface of the metal wiring to expose a portion of the upper surface of the metal wiring; Laminating the laminating film to the upper surface of the wafer such that bumps on the upper surface of the wafer are inserted into the contact hole; It provides a wafer level chip size package manufacturing method comprising the step of attaching a conductive ball on the exposed upper surface of the metal wiring.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자 및 패드가 제조된 웨이퍼를 준비하는 공정과; 중합체막층의 상면에 금속판층이 미리 부착되어 있는 라미네이팅 필름을 웨이퍼와 동일한 형상으로 준비하는 공정과; 상기 라미네이팅 필름을 상기 웨이퍼의 상면에 라미네이팅하는 공정; 상기 라미네이팅 필름을 부분적으로 식각하여 상기 패드의 상면을 노출시키는 공정과; 상기 패드 및 상기 금속판층의 상면 전체에 도전층을 형성하는 공정과; 상기 금속판층 및 상기 도전층을 식각에 의해 패터닝하여 상기 패드와 연결된 도전 패턴을 형성하는 공정과; 상기 도전 패턴 및 상기 중합체막층의 상면에 솔더 레지스트층을 형성하는 공정과; 상기 도전 패턴의 상면이 노출되도록 상기 솔더 레지스트층을 부분적으로 제거하는 공정과; 상기 노출된 도전 패턴의 상면에 도전성 볼을 부착하는 공정과; 상기 웨이퍼를 절단하여 웨이퍼상의 각각의 반도체 칩을 낱개로 분리하는 공정을 포함하는 웨이퍼 레벨 칩 사이즈 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention provides a process for preparing a wafer on which a semiconductor device and a pad are manufactured; Preparing a laminating film having a metal plate layer previously attached to the upper surface of the polymer film layer in the same shape as the wafer; Laminating the laminating film on an upper surface of the wafer; Partially etching the laminating film to expose the top surface of the pad; Forming a conductive layer on the entire surface of the pad and the metal plate layer; Patterning the metal plate layer and the conductive layer by etching to form a conductive pattern connected to the pad; Forming a solder resist layer on an upper surface of the conductive pattern and the polymer film layer; Partially removing the solder resist layer so that the top surface of the conductive pattern is exposed; Attaching a conductive ball to an upper surface of the exposed conductive pattern; It provides a wafer level chip size package manufacturing method comprising the step of cutting the wafer to separate each semiconductor chip on the wafer individually.
상기와 같은 목적을 달성하기 위하여 본 발명은, 제3항에 있어서, 상기 솔더 레지스트층을 부분적으로 제거하는 공정이후에, 상기 솔더 레지스트층 및 상기 노출된 도전 패턴의 상면에 금속막을 형성하는 공정과; 상기 도전패턴의 상면에 형성된 상기 금속막 상면에 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로하여 상기 금속막을 식각제거하는 공정과; 상기 포토레지스트 패턴을 제거하여 상기 노출된 도전 패턴의 상면에 금속막 패턴을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention is a process for forming a metal film on the upper surface of the solder resist layer and the exposed conductive pattern after the step of partially removing the solder resist layer; ; Forming a photoresist pattern on the upper surface of the metal film formed on the upper surface of the conductive pattern; Etching away the metal layer using the photoresist pattern as a mask; And removing the photoresist pattern to form a metal film pattern on the exposed top surface of the exposed conductive pattern.
상기와 같은 목적을 달성하기 위하여 본 발명은, 상기 금속판은 구리판인 것을 특징으로 하는 웨이퍼 레벨의 칩 사이즈 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention provides a wafer-level chip size package manufacturing method, characterized in that the metal plate is a copper plate.
도1a 내지 도1i는 종래기술에 따른 웨이퍼 레벨의 반도체 패키지 제조방법을 설명하는 공정도이다.1A to 1I are process diagrams illustrating a method for manufacturing a semiconductor package at a wafer level according to the prior art.
도2a 내지 도2g는 본 발명의 일실시례에 따른 웨이퍼 레벨의 칩 사이즈 패키지 제조방법을 설명하기 위한 공정도이다.2A to 2G are flowcharts illustrating a method of manufacturing a wafer size chip size package according to an embodiment of the present invention.
도3은 도2b 공정을 대체할 수 있는 다른 공정도이다.FIG. 3 is another process diagram that may replace the FIG. 2B process.
도4a 내지 도4j는 본 발명의 또다른 실시례에 따른 웨이퍼 레벨의 칩 사이즈 패키지 제조방법을 설명하기 위한 공정도이다.4A to 4J are flowcharts illustrating a method of manufacturing a wafer-level chip size package according to still another exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20 : 웨이퍼 21 : 솔더 범프20: wafer 21: solder bump
22 : 라미네이팅 필름 22a : 중합체막층22 laminating film 22a polymer film layer
22b : 금속판층 22c : 금속 배선22b: metal plate layer 22c: metal wiring
23 : 관통홀 23a : 콘택홀23: through hole 23a: contact hole
24 : 솔더 레지스트층 25 : 도전성 볼24 solder resist layer 25 conductive ball
40 : 웨이퍼 41 : 패드40: wafer 41: pad
42 : 라미네이팅 필름 42a : 구리판층42 laminating film 42a copper plate layer
42b : 중합체막층 43 : 도전층42b: polymer film layer 43: conductive layer
44 : 도전 패턴 45 : 솔더 레지스트층44 conductive pattern 45 solder resist layer
46 : 금속막 47 : 포토레지스트패턴46 metal film 47 photoresist pattern
48 : 절연층 49 : 도전성 볼48: insulating layer 49: conductive ball
본 발명에 따른 웨이퍼 레벨의 칩 사이즈 패키지 제조방법의 일예를 첨부된 도면을 참조하여 설명하면 다음과 같다.An example of a wafer-level chip size package manufacturing method according to the present invention will be described with reference to the accompanying drawings.
먼저 도2a에 도시되어 있는 바와 같이, 웨이퍼(20)에 반도체 소자들을 제조하는 공정을 완료한다. 다음으로, 상기 웨이퍼(20)상의 패드(미도시)들의 상면에 솔더 범프(21)를 형성한다.First, as shown in FIG. 2A, a process of manufacturing semiconductor devices on the wafer 20 is completed. Next, solder bumps 21 are formed on upper surfaces of pads (not shown) on the wafer 20.
다음으로 도2b에 도시한 바와 같이 10-75 마이크론 두께의 중합체막층(22a)의 표면에 6-9 마이크로 미터 두께의 금속판층(22b)이 부착된 금속판이 미리 부착된 라미네이팅 필름(22)을 준비한다. 상기 금속판층(22b)이 부착된 라미네이팅 필름(22)은 웨이퍼와 같은 형상으로 제조한다. 특히 상기 금속판층(22b)은 구리판인 것이 바람직하다.Next, as shown in FIG. 2B, a laminating film 22 having a metal plate having a 6-9 micrometer thick metal plate layer 22b attached thereto is prepared on the surface of the polymer film layer 22a having a thickness of 10-75 microns. do. The laminating film 22 to which the metal plate layer 22b is attached is manufactured in the shape of a wafer. In particular, the metal plate layer 22b is preferably a copper plate.
다음으로, 도2c에 도시한 바와 같이, 상기 금속판이 부착된 라미네이팅 필름(22)을 선택적으로 식각하여 웨이퍼(20)의 패드 상면에 형성된 솔더 범프(21)의 위치와 대응하는 위치에 관통홀(23)을 형성한다.Next, as illustrated in FIG. 2C, the laminating film 22 having the metal plate is selectively etched to form a through hole at a position corresponding to the position of the solder bump 21 formed on the pad upper surface of the wafer 20. 23).
한편, 상기 도2c의 공정은, 도3의 공정으로 대치할 수 있다. 즉, 상기 중합체막층(22a) 및 상기 금속판층(22b)을 모두 식각하여 관통홀(23)을 형성하는 대신, 도3에 도시한 바와 같이 중합체막층(22a)만을 식각하여 컨택홀(23a)을 형성하고, 상기 콘택홀(23a)을 통해 상기 금속판층(22b)의 하면이 노출시키는 구조로 제조할 수도 있다. 도3에서 도2b와 일치하는 도면부호는 같은 구성요소를 나타낸다.Meanwhile, the process of FIG. 2C may be replaced by the process of FIG. 3. That is, instead of etching both the polymer film layer 22a and the metal plate layer 22b to form a through hole 23, as shown in FIG. 3, only the polymer film layer 22a is etched to form a contact hole 23a. And the lower surface of the metal plate layer 22b is exposed through the contact hole 23a. In Fig. 3, the same reference numerals as used in Fig. 2B denote the same components.
다음으로, 도2d에 도시된 바와 같이, 상기 금속판층(22b)을 야그레이저(YAG laser)를 이용하여 부분적으로 식각하여 패터닝하여 금속 배선(22c)을 형성한다. 또한 상기 금속판(22a)을 패터닝하여 금속배선(22c)를 형성하는 공정은, 일반적인 포토리소그라피법 및 화학약품을 이용한 식각법을 이용할 수도 있다.Next, as shown in FIG. 2D, the metal plate layer 22b is partially etched and patterned using a YAG laser to form a metal wiring 22c. In addition, the process of forming the metal wiring 22c by patterning the metal plate 22a may use a general photolithography method and an etching method using chemicals.
다음으로, 도2e에 도시한 바와 같이 도2d의 구조 전면에 솔더 레지스트층(24)을 형성한다. 다음으로, 상기 금속배선(22c)의 상면 일부가 노출되도록 상기 솔더 레지스트층(24)을 패터닝한다.Next, as shown in Fig. 2E, a solder resist layer 24 is formed over the entire structure of Fig. 2D. Next, the solder resist layer 24 is patterned so that a part of the upper surface of the metal wiring 22c is exposed.
다음으로, 도2f에 도시한 바와 같이, 상기 도2e의 구조에 도시된 금속 배선(22c)을 상면에 갖는 중합체막층(22a)을 웨이퍼(20)의 상면에 위치 정렬하여 라미네이션한다. 이때, 상기 관통홀(23) 또는 콘택홀(23a)에 웨이퍼(20) 상면의 솔더 범프(21)가 삽입되도록 위치정렬하여 라미네이션한다. 상기 관통홀(23) 또는 콘택홀(23a)에 삽입된 상기 솔더 범프(21)는 상기 금속배선(22c)과 직접 접촉하게 되며, 상기 솔더 범프(21)를 리플로우 함으로써 상기 금속 배선(22c)과 상기 솔더 범프(21)는 전기적으로 신뢰성을 갖는 안정된 접촉을 이루게 된다.Next, as shown in FIG. 2F, the polymer film layer 22a having the metal wiring 22c shown in the structure of FIG. 2E on the upper surface is aligned with the upper surface of the wafer 20 to be laminated. At this time, the solder bumps 21 on the upper surface of the wafer 20 are inserted into the through-holes 23 or the contact holes 23a to be laminated. The solder bump 21 inserted into the through hole 23 or the contact hole 23a is in direct contact with the metal wiring 22c, and the metal bump 22c is reflowed by reflowing the solder bump 21. And the solder bumps 21 make stable contact with electrical reliability.
한편, 상기 도2c의 공정을 도3의 공정으로 대체한 경우에는 도3에 도시한 콘택홀(23a)에 상기 범프(21)가 삽입되도록 중합체막층(22a)을 상기 웨이퍼(20)의 상면에 부착하면 된다.On the other hand, when the process of FIG. 2C is replaced with the process of FIG. 3, the polymer film layer 22a is placed on the upper surface of the wafer 20 so that the bump 21 is inserted into the contact hole 23a of FIG. 3. Just attach it.
다음으로 도2g에 도시한 바와 같이 상기 솔더 레지스트막(24)을 패터닝함으로써 노출된 금속 배선(22c)의 상면에 약 50-200 마이크론 정도의 직경을 갖는 도전성 볼(25)을 부착한다. 상기 도전성 볼(25)은 솔더 또는 금으로 형성하는 것이 바람직하다.Next, as shown in FIG. 2G, the conductive ball 25 having a diameter of about 50-200 microns is attached to the upper surface of the exposed metal wiring 22c by patterning the solder resist film 24. The conductive balls 25 are preferably formed of solder or gold.
다음으로, 웨이퍼를 절단하여 반도체 칩을 낱개로 분리시킴으로써 웨이퍼 레벨의 칩 사이즈 패키지의 제조를 완료한다.Next, the wafer is cut and the semiconductor chips are separated into pieces to complete the manufacture of a wafer level chip size package.
본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지 제조방법의 또다른 실시례를 첨부된 도면을 참조하여 설명하면 다음과 같다.Another embodiment of the wafer level chip size package manufacturing method according to the present invention will be described with reference to the accompanying drawings.
먼저 도4a에 도시한 바와 같이 웨이퍼(40)에 다수의 반도체 소자들 및 패드들을 제조한다. 설명의 편의를 위하여 상기 도4a는 웨이퍼중의 일부 특히 반도체 소자의 패드(41)가 형성된 부분만을 도시하였다.First, as shown in FIG. 4A, a plurality of semiconductor devices and pads are manufactured on the wafer 40. For convenience of description, FIG. 4A shows only a portion of the wafer, particularly a portion in which the pad 41 of the semiconductor device is formed.
다음으로, 상기 패드(41)를 포함한 웨이퍼 상면 전체에, 중합체막층(42a)의 상면에 약 6-9 마이크론 두께의 금속판층(42b)이 부착된, 금속판 부착 라미네이팅 필름(42)을 라미네이션법으로 부착한다. 상기 금속판은 구리(copper)로 형성하는 것이 바람직하다.Subsequently, the lamination film 42 with a metal plate on which the metal plate layer 42b having a thickness of about 6-9 microns is attached to the upper surface of the polymer film layer 42a on the entire wafer upper surface including the pad 41. Attach. The metal plate is preferably formed of copper.
다음으로 도4b에 도시된 바와 같이 상기 패드(41) 상부의 금속판층(42a) 및 중합체막층(42b)을 각각 식각하여, 상기 패드(41)의 상면을 노출시킨다.Next, as shown in FIG. 4B, the metal plate layer 42a and the polymer film layer 42b on the pad 41 are etched to expose the top surface of the pad 41.
다음으로, 도4c에 도시된 바와 같이, 상기 금속판층(42b)과 상기 패드(41)가 전기적으로 접속을 이루도록 도전층(43)을 도4b의 구조 전면에 스퍼터링법, 진공증착법, 무전해 도금법 또는 전해 도금법을 이용하여 형성한다.Next, as shown in FIG. 4C, the conductive layer 43 is sputtered, vacuum deposited, or electroless plating on the entire structure of FIG. 4B such that the metal plate layer 42b and the pad 41 are electrically connected. Or it forms using the electroplating method.
다음으로, 도4d에 도시된 바와 같이 상기 도전층(43) 및 상기 금속판층(42b)을 포토리소그라피 공정 및 식각 공정을 수행하여 패터닝함으로써, 패드 위치를 재배열하기 위한 도전 패턴(44)을 형성한다.Next, as illustrated in FIG. 4D, the conductive layer 43 and the metal plate layer 42b are patterned by performing a photolithography process and an etching process to form a conductive pattern 44 for rearranging pad positions. do.
다음으로 도4e에 도시된 바와 같이 상기 도전 패턴(44) 및 상기 웨이퍼 상면 전체에 라미네이팅 공정 또는 스크린 프린팅 공정으로 솔더 레지스트층(45)을 형성한 후, 외부단자 즉 솔더 볼을 부착할 부위의 상기 솔더 레지스트층(45)을 부분적으로 제거하여 상기 도전 패턴(44)의 상면 일부를 노출시킨다.Next, as shown in FIG. 4E, the solder resist layer 45 is formed on the conductive pattern 44 and the entire upper surface of the wafer by a laminating process or a screen printing process. A portion of the upper surface of the conductive pattern 44 is exposed by partially removing the solder resist layer 45.
다음으로, 도4f에 도시한 바와 같이 금속막(46)을 상기 솔더 레지스트층(45) 및 상기 도전 패턴(44)의 상면 전체에 스퍼터링법, 진공 증착법, 무전해 도금법 또는 전해 도금법등을 이용하여 금속막(46)을 형성한다.Next, as shown in FIG. 4F, the metal film 46 is sputtered, vacuum evaporated, electroless plating, or electrolytic plating on the entire upper surface of the solder resist layer 45 and the conductive pattern 44. The metal film 46 is formed.
다음으로, 도4g에 도시한 바와 같이 상기 도전 패턴(44) 상면의 상기 금속막(46) 상면에 포토레지스트패턴(47)을 형성한다.Next, as shown in FIG. 4G, a photoresist pattern 47 is formed on the upper surface of the metal film 46 on the upper surface of the conductive pattern 44.
다음으로 도4h에 도시한 바와 같이, 상기 포토레지스트패턴(47)을 마스크로하여 상기 솔더 레지스트층(45) 상면의 금속막(46)을 식각 제거한다. 결과적으로, 상기 도전 패턴(44)의 상면 및 그 주변부에만 금속막(46)이 남게 된다. 다음으로, 포토레지스트패턴(47)을 제거한다.Next, as shown in FIG. 4H, the metal film 46 on the upper surface of the solder resist layer 45 is etched away using the photoresist pattern 47 as a mask. As a result, the metal film 46 remains only on the upper surface and the peripheral portion of the conductive pattern 44. Next, the photoresist pattern 47 is removed.
다음으로 도4i에 도시한 바와 같이, 상기 솔더 레지스트층(45) 상면에 두꺼운 절연층(48)을 형성한다.Next, as shown in FIG. 4I, a thick insulating layer 48 is formed on the upper surface of the solder resist layer 45.
다음으로 도4j에 도시한 바와 같이 상기 금속막(46)의 상면에 300 - 500 마이크로 미터 크기의 도전성 볼(49)을 부착한다.Next, as shown in FIG. 4J, conductive balls 49 having a size of 300 to 500 micrometers are attached to the upper surface of the metal film 46.
다음으로 상기 절연층(48)을 박리 제거한다.Next, the insulating layer 48 is peeled off.
다음으로 웨이퍼를 절단하여 반도체 칩을 낱개로 분리함으로써 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지 제조공정을 완료한다.Next, the wafer is cut and the semiconductor chips are individually separated to complete the wafer level chip size package manufacturing process according to the present invention.
한편, 엘씨디 구동 소자(LCD driver IC), 디에스피 소자(DSP IC)등과 같이 상대적으로 높은 신뢰성을 요구하지 않는 제품들에 본 발명을 적용할 경우, 도4f 내지 도4i의 공정 즉 도전 패턴(44)의 상면에 금속막(46)을 형성하는 공정을 생략하고, 도4e의 구조에서 도전 패턴(44)의 상면에 직접 50-200 마이크로 미터 크기의 도전성 볼(49)을 부착할 수도 있다. 상기 도전성 볼(49)는 솔더 또는 금으로 형성하는 것이 바람직하다.On the other hand, when the present invention is applied to products that do not require a relatively high reliability, such as LCD driver IC (LCD driver IC), DSP device (DSP IC), etc., the process or conductive pattern 44 of Figs. The process of forming the metal film 46 on the upper surface of the substrate may be omitted, and the conductive ball 49 having a size of 50-200 micrometers may be attached directly to the upper surface of the conductive pattern 44 in the structure of FIG. 4E. The conductive balls 49 are preferably formed of solder or gold.
본 발명은 종래의 스핀코팅법을 이용한 중합체막을 웨이퍼상에 형성하는 공정 대신, 금속판이 상면에 부착된 중합체막을 웨이퍼상에 라미네이션하는 방법을 이용함으로써, 균일한 두께의 중합체막을 웨이퍼 상면에 형성할 수 있기 때문에 제품의 신뢰성이 높다는 장점이 있다.According to the present invention, a polymer film having a uniform thickness can be formed on a wafer by using a method of laminating a polymer film on a wafer with a metal plate attached thereto, instead of forming a polymer film on a wafer using a conventional spin coating method. Because of the high reliability of the product is an advantage.
또한 웨이퍼상에 액상의 중합체막을 코팅하는 공정, 건조하는 공정, 금속막을 증착하는 공정등이 생략되므로 제조공정이 간단하여, 패키지 제조의 생산성을 높일 수 있으며 제조 비용이 절감되는 효과가 있다.In addition, the process of coating the liquid polymer film on the wafer, the process of drying, the process of depositing the metal film is omitted, so the manufacturing process is simple, it is possible to increase the productivity of the package manufacturing and reduce the manufacturing cost.
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