KR100373333B1 - Error detection apparatus of ATM cell synchronous signal - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 ATM 셀 동기 신호의 오류 검출 장치에 관한 것임.The present invention relates to an error detection device for an ATM cell synchronization signal.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은 셀 동기 오류를 검출하기 위한 ATM 셀 동기 신호의 오류 검출 장치를 제공하는데 그 목적이 있음.An object of the present invention is to provide an error detection device for an ATM cell synchronization signal for detecting a cell synchronization error.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은, 비동기전달모드(ATM) 셀 동기 신호의 오류 검출 장치에 있어서, 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 동상 클럭에 맞춘 셀 동기를 n(n은 자연수)번 리타이밍시키기 위한 동상 클럭 셀 동기 리타이밍 수단; 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시키기 위한 역상 클럭 셀 동기 리타이밍 수단; 상기 동상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 동상 클럭 셀 동기 오류 신호를 출력하는 동상 클럭 셀 동기 오류 검출 수단; 상기 역상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 역상 클럭 셀 동기 오류 신호를 출력하는 역상 클럭 셀 동기 오류 검출 수단; 및 상기 동상 클럭 셀 동기 오류 검출 수단 및 역상 클럭 셀 동기 오류 검출 수단을 통해 각각 전달되는 상기 동상 클럭 셀 동기 오류 신호와 상기 역상 클럭 셀 동기 오류 신호의 값이 서로 교대로 발생하였을 경우, 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력하는 셀 동기 오류 검출 수단을 포함함.According to an aspect of the present invention, there is provided an apparatus for detecting an error in an asynchronous cell synchronization signal (ATM), for receiving a clock and a cell synchronization signal from an external device and retiming the cell synchronization according to the clock in phase of the clock n times (where n is a natural number). In phase clock cell synchronous retiming means; Reverse phase clock cell synchronization retiming means for receiving a clock and cell synchronization signal from the outside and retiming the cell synchronization n times according to the reverse phase clock of the clock; In-phase clock cell synchronizing error detecting means for detecting a cell synchronizing error with respect to a cell synchronizing signal inputted after being retimed n times in phase of the clock from the in-phase clock cell synchronizing retiming means and outputting an in-phase clock cell synchronizing error signal; Reverse phase clock cell synchronization error detection means for detecting a cell synchronization error with respect to a cell synchronization signal inputted after being retimed n times in the reverse phase portion of the clock from the reverse phase clock cell synchronization retiming means and outputting an antiphase clock cell synchronization error signal; And a cell synchronization signal when the values of the common phase clock cell synchronization error signal and the reverse phase clock cell synchronization error signal transmitted through the common phase clock cell synchronization error detecting unit and the reverse phase clock cell synchronization error detecting unit are alternately generated. Cell synchronization error detecting means for outputting an inverse value of a previous cell synchronization error signal by determining that the error is.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 ATM 셀 동기신호의 오류 검출 장치 등에 이용됨.The present invention is used in the error detection device of ATM cell synchronization signal.
Description
본 발명은 셀 동기 신호의 오류를 유발하는 셀 동기 신호의 지터에 의한 오류를 검출하는 비동기전달모드(ATM : Asynchronous Transfer Mode) 셀 동기 신호의 오류 검출 장치에 관한 것으로, 특히 회로 소자의 메타스타빌리티(metastability) 및 잡음, 위상 비동기, 주파수 비동기에 의한 셀 동기 오류를 검출하기 위한 ATM 셀 동기 신호의 오류 검출 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for detecting an error in an asynchronous transfer mode (ATM) cell synchronization signal that detects an error caused by jitter of a cell synchronization signal that causes an error of the cell synchronization signal. The present invention relates to an error detection apparatus for an ATM cell synchronization signal for detecting cell synchronization errors due to (metastability) and noise, phase asynchronous, and frequency asynchronous.
종래의 셀 동기 신호 오류 검출 장치는 셀 동기 신호의 지터에 대한 오류 검출을 주된 목적으로 하고 있기 때문에 셀 동기 신호 사이의 잡음에 대한 영향과 회로를 구성하는 소자의 메타스타빌리티(metastability)에 의한 영향으로 발생하는 셀 동기 신호의 오류 검출 결과에 대한 고려가 되어 있지 않는 문제점이 있었다.Since the conventional cell synchronization signal error detection apparatus mainly aims at error detection of the jitter of the cell synchronization signal, the effect of noise between the cell synchronization signals and the metastability of the elements constituting the circuit. There is a problem in that the error detection result of the cell synchronization signal generated by the second embodiment is not considered.
본 발명은, 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 셀 동기 신호의 지터에 의한 오류 검출 뿐만 아니라 동기 신호의 오류를 유발하는 회로 소자의 메타스타빌리티 및 잡음에 의한 셀 동기 신호의 불안정 여부를 고려하여 셀 동기 신호의 오류를 검출하는 ATM 셀 동기 신호의 오류 검출 장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems described above, and the instability of the cell synchronization signal due to noise and metastability of a circuit element causing error of the synchronization signal as well as error detection due to jitter of the cell synchronization signal. It is an object of the present invention to provide an error detection device for an ATM cell synchronization signal that detects an error of a cell synchronization signal in consideration of whether or not.
도 1 은 종래의 ATM 셀 동기 신호의 오류 검출 장치의 일실시예 구성도.1 is a configuration diagram of an embodiment of an error detection apparatus for a conventional ATM cell synchronization signal.
도 2 는 본 발명에 따른 ATM 셀 동기신호의 오류 검출 장치의 일실시예 구성도.2 is a block diagram of an embodiment of an error detection apparatus for an ATM cell synchronization signal according to the present invention;
도 3 은 본 발명에 따른 동상(역상) 클럭 셀 동기 리타이밍 회로의 일실시예 구성도.3 is a diagram illustrating an embodiment of an in-phase clock cell synchronous retiming circuit according to the present invention;
도 4 는 본 발명에 따른 동상(역상) 클럭 셀 동기 오류 검출 회로의 일실시예 구성도.4 is a block diagram of an embodiment of an in phase clock cell synchronization error detection circuit according to the present invention;
도 5 는 본 발명에 따른 셀 동기 오류 검출 회로의 일실시예 구성도.5 is a block diagram of an embodiment of a cell synchronization error detection circuit according to the present invention;
도 6 은 본 발명에 따른 주요 부분의 일실시예 신호 파형도.Figure 6 is an exemplary signal waveform diagram of a major part of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11 : 동상 클럭 셀 동기 검출 회로 12 : 셀 동기 오류 검출 회로11: In phase clock cell synchronization detection circuit 12: Cell synchronization error detection circuit
13 : 역상 클럭 셀 동기 검출 회로13: Reverse phase clock cell synchronization detection circuit
21 : 동상 클럭 셀 동기 리타이밍 회로21: In-phase Clock Cell Synchronous Retiming Circuit
22 : 동상 클럭 셀 동기 리타이밍 신호22: In-phase Clock Cell Synchronous Retiming Signal
23 : 동상 클럭 셀 동기 오류 검출 회로23: phase clock cell synchronization error detection circuit
24 : 동상 클럭 셀 동기 오류 신호 25 : 셀 동기 오류 검출 회로24: in phase clock cell synchronization error signal 25: cell synchronization error detection circuit
26 : 역상 클럭 셀 동기 리타이밍 회로26: reverse phase clock cell synchronous retiming circuit
27 : 역상 클럭 셀 동기 리타이밍 신호27: Reversed phase clock cell synchronous retiming signal
28 : 역상 클럭 셀 동기 오류 검출 회로28: reverse phase clock cell synchronization error detection circuit
29 : 역상 클럭 셀 동기 오류 신호 31, 32, 34, 35 : D 플립플롭29: Reversed phase clock cell sync error signal 31, 32, 34, 35: D flip-flop
33 : OR 게이트 41 : m 계수 회로33: OR gate 41: m coefficient circuit
42 : 동기 오류 검출 회로42: synchronous error detection circuit
51 : 동상 클럭 셀 동기 오류 신호51: In-phase Clock Cell Sync Error Signal
52 : JK 플립플롭52: JK Flip-Flops
53 : 역상 클럭 셀 동기 오류 신호53: Reversed phase clock cell sync error signal
상기 목적을 달성하기 위하여 본 발명은, 비동기전달모드(ATM) 셀 동기 신호의 오류 검출 장치에 있어서, 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 동상 클럭에 맞춘 셀 동기를 n(n은 자연수)번 리타이밍시키기 위한 동상 클럭 셀 동기 리타이밍 수단; 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시키기 위한 역상 클럭 셀 동기 리타이밍 수단; 상기 동상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 동상 클럭 셀 동기 오류 신호를 출력하는 동상 클럭 셀 동기 오류 검출 수단; 상기 역상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 역상 클럭 셀 동기 오류 신호를 출력하는 역상 클럭 셀 동기 오류 검출 수단; 및 상기 동상 클럭 셀 동기 오류 검출 수단 및 역상 클럭 셀 동기 오류 검출 수단을 통해 각각 전달되는 상기 동상 클럭 셀 동기 오류 신호와 상기 역상 클럭 셀 동기 오류 신호의 값이 서로 교대로 발생하였을 경우, 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력하는 셀 동기 오류 검출 수단을 포함하여 이루어진 것을 특징으로 한다.본 발명은 ATM 스위치 셀 동기 신호의 정상 여부를 검출하기 위한 것이다. ATM 스위치로 입력되는 셀 동기 신호가 불안정할 경우 ATM 스위치의 정상적인 동작이 불가능하기 때문에 ATM 스위칭에는 셀 동기 신호의 정상 입력 여부를 감시하는 기능이 필요하다. 종래의 셀 동기 신호 검출 방식은 셀 동기 신호의 지터에 의한 오류 검출을 주 기능으로 하였으나, 본 발명은 셀 동기 신호의 지터에 의한 오류 검출은 물론 메타스타빌리티 및 잡음에 의한 셀 동기 신호의 불안정 여부를 고려한 오류 검출이 가능하도록 한다.In order to achieve the above object, the present invention provides an error detection device for an Asynchronous Cell Synchronization (ATM) cell. In phase clock cell synchronous retiming means for retiming times; Reverse phase clock cell synchronization retiming means for receiving a clock and cell synchronization signal from the outside and retiming the cell synchronization n times according to the reverse phase clock of the clock; In-phase clock cell synchronizing error detecting means for detecting a cell synchronizing error with respect to a cell synchronizing signal inputted after being retimed n times in phase of the clock from the in-phase clock cell synchronizing retiming means and outputting an in-phase clock cell synchronizing error signal; Reverse phase clock cell synchronization error detection means for detecting a cell synchronization error with respect to a cell synchronization signal inputted after being retimed n times in the reverse phase portion of the clock from the reverse phase clock cell synchronization retiming means and outputting an antiphase clock cell synchronization error signal; And a cell synchronization signal when the values of the common phase clock cell synchronization error signal and the reverse phase clock cell synchronization error signal transmitted through the common phase clock cell synchronization error detecting unit and the reverse phase clock cell synchronization error detecting unit are alternately generated. And a cell synchronization error detecting means for outputting an inverse value of the previous cell synchronization error signal by determining that the error is. The present invention is for detecting whether an ATM switch cell synchronization signal is normal. When the cell synchronization signal input to the ATM switch is unstable, since the normal operation of the ATM switch is impossible, ATM switching requires a function for monitoring the normal input of the cell synchronization signal. Conventional cell synchronization signal detection method has a main function of error detection by the jitter of the cell synchronization signal, the present invention is not only the error detection by the jitter of the cell synchronization signal, but also whether the cell synchronization signal unstable due to metastability and noise Error detection considering the
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 종래의 ATM 셀 동기 신호의 오류 검출 장치의 일실시예 구성도이다.1 is a configuration diagram of an error detection apparatus of a conventional ATM cell synchronization signal.
시스템의 클럭과 셀 동기 신호가 동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에 입력된다.The clock and cell synchronization signals of the system are input to the in-phase clock cell synchronization detection circuit 11 and the reverse phase clock cell synchronization detection circuit 13.
동상 클럭 셀 동기 검출 회로(11)는 동상 클럭에서 입력된 셀 동기 신호의 정상 입력 여부를 판별한 뒤 셀 동기 오류 발생 여부를 셀 동기 오류 검출 회로(12)로 보낸다.The in-phase clock cell sync detection circuit 11 determines whether the cell sync signal inputted in the in-phase clock is normally input and sends a cell sync error detection circuit 12 to the cell sync error detection circuit 12.
역상 클럭 셀 동기 검출 회로(13)에서는 입력된 셀 동기 신호에 대하여 역상 클럭에서 셀 동기 신호의 정상 입력 여부를 판별한 뒤 셀 동기 오류 발생 여부를 셀 동기 오류 검출 회로(12)로 보낸다.The reverse phase clock cell synchronization detection circuit 13 determines whether the cell synchronization signal is normally input in the reverse phase clock with respect to the inputted cell synchronization signal, and sends a cell synchronization error detection circuit 12 to the cell synchronization error detection circuit 12.
셀 동기 오류 검출 회로(12)에서는 동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에서 보낸 셀 동기 오류 결과를 종합하여 셀 동기 신호의 이상 유무를 판별하여 출력한다.The cell synchronization error detection circuit 12 combines the cell synchronization error results sent from the in-phase clock cell synchronization detection circuit 11 and the reverse phase clock cell synchronization detection circuit 13 to determine whether there is an abnormality in the cell synchronization signal and outputs the abnormality.
동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에서는 셀 동기 신호의 지터에 의한 이상 유무를 판별하기 위해서 동상 클럭 셀 동기 오류 신호와 역상 클럭 셀 동기 오류 신호가 동시에 발생했을 때 셀 동기 오류 신호를 발생한다.In the common phase clock cell synchronization detection circuit 11 and the reverse phase clock cell synchronization detection circuit 13, the common phase clock cell synchronization error signal and the reverse phase clock cell synchronization error signal were generated simultaneously to determine whether there is an abnormality due to jitter of the cell synchronization signal. When a cell synchronization error signal is generated.
상기와 같이 구성되어 동작되는 종래의 ATM 셀 동기 신호의 오류 검출 장치는 셀 동기 신호 자체의 이상 유무와 지터에 의한 이상 유무를 판별할 수는 있지만, 회로 소자의 메타스타빌리티(metastability)와 잡음에 의한 셀 동기 신호의 오류를 판단할 수가 없기 때문에 보다 정확한 셀 동기 신호의 오류 검출 장치가 필요하다.The conventional ATM cell synchronization signal error detection device configured and operated as described above can determine whether the cell synchronization signal itself is abnormal or not due to jitter, but it is sensitive to the metastability and noise of the circuit elements. Since the error of the cell synchronization signal cannot be determined, a more accurate error detection apparatus for the cell synchronization signal is required.
도 2 는 본 발명에 따른 ATM 셀 동기신호의 오류 검출 장치의 일실시예 구성도이다.2 is a configuration diagram of an error detection apparatus for an ATM cell synchronization signal according to an embodiment of the present invention.
동상 클럭 셀 동기 리타이밍 회로(21)는 클럭과 셀 동기 신호를 입력으로 하여 클럭의 동상 클럭에 맞춘 셀 동기를 n번 리타이밍시킨다.The in-phase clock cell synchronizing retiming circuit 21 inputs a clock and a cell synchronizing signal as inputs to retime the cell synchronizing according to the in-phase clock of the clock n times.
역상 클럭 셀 동기 리타이밍 회로(26)는 클럭과 셀 동기 신호를 입력으로 하여 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시킨다.The reverse phase clock cell synchronization retiming circuit 26 inputs a clock and a cell synchronization signal to retime the cell synchronization according to the reverse phase clock of the clock n times.
상기 동상 클럭 셀 동기 리타이밍 회로(21)에서 출력되는 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)와 상기 역상 클럭 셀 동기 리타이밍 회로(26)에서 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)가 동상 클럭 셀 동기 오류 검출 회로(23)와 역상 클럭 셀 동기 오류 검출 회로(28)의 입력으로 들어간다.The cell synchronization signal 22 retimed n times to the in phase clock output from the inphase clock cell synchronous retiming circuit 21 and the cell retimed n times to the reverse phase clock by the reverse phase clock cell synchronous retiming circuit 26. The synchronization signal 27 enters the inputs of the in-phase clock cell synchronization error detection circuit 23 and the reverse phase clock cell synchronization error detection circuit 28.
이때, 동상 클럭 셀 동기 리타이밍 신호(22)와 역상 클럭 셀 동기 리타이밍 신호(27)는 동시에 발생하지 않도록 k 클럭의 시간차를 두도록 한다.At this time, the in-phase clock cell synchronous retiming signal 22 and the reverse phase clock cell synchronous retiming signal 27 are allowed to have a time difference of k clocks so as not to occur at the same time.
동상 클럭 셀 동기 오류 검출 회로(23)에서는 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호(22)에 대한 셀 동기 오류를 검출한 뒤 동상 클럭 셀 동기 오류 신호(24)를 셀 동기 오류 검출 회로(25)로 보낸다.The in-phase clock cell synchronizing error detecting circuit 23 detects a cell synchronizing error with respect to the cell synchronizing signal 22 inputted after being retimed n times in the in-phase portion of the clock and then synchronizes the in-phase clock cell synchronizing error signal 24 with the cell synchronizing. Send to error detection circuit 25.
역상 클럭 셀 동기 오류 검출 회로(28)에서는 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호(27)에 대한 셀 동기 오류를 검출하여 역상 클럭 셀 동기 오류 신호(29)를 셀 동기 오류 검출 회로(25)로 보낸다.The reverse phase clock cell synchronization error detection circuit 28 detects a cell synchronization error with respect to the cell synchronization signal 27 inputted after being retimed n times in the reverse phase portion of the clock, thereby converting the reverse phase clock cell synchronization error signal 29 to the cell synchronization error. It is sent to the detection circuit 25.
상기 셀 동기 오류 검출 회로(25)에서는 입력으로 들어오는 동상 클럭 셀 동기 오류 신호(24)와 역상 클럭 셀 동기 오류 신호(29)의 값이 서로 교대로 발생하였을 때를 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력한다.The cell synchronizing error detecting circuit 25 determines that an error of the cell synchronizing signal occurs when alternating values of the in-phase clock cell synchronizing error signal 24 and the inverse clock cell synchronizing error signal 29 that enter the input alternately occur. Outputs the inverse of the previous cell sync error signal.
따라서, 셀 동기 오류 신호 값이 변화하면 셀 동기 신호에 이상이 있음을 알 수 있다.Therefore, it can be seen that there is an abnormality in the cell synchronization signal when the cell synchronization error signal value changes.
다음으로, 상기와 같이 구성된 본 발명에 따른 ATM 셀 동기 신호의 오류 검출 장치의 동작을 살펴보면 다음과 같다.Next, the operation of the error detection device of the ATM cell synchronization signal according to the present invention configured as described above is as follows.
클럭에 따라 셀 동기 신호를 입력받은 동상 클럭 셀 동기 리타이밍 회로(21)는 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)를 출력하고, 클럭에 따라 셀 동기 신호를 입력받은 역상 클럭 셀 동기 리타이밍 회로(26)는 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)를 출력한다.The in-phase clock cell synchronous retiming circuit 21 which receives the cell synchronization signal according to the clock outputs the cell synchronization signal 22 retimed n times to the in-phase clock, and the reverse phase clock cell receives the cell synchronization signal according to the clock. The synchronous retiming circuit 26 outputs the cell synchronous signal 27 retimed n times to the reverse phase clock.
동상 클럭 셀 동기 리타이밍 회로(21)에서 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)는 동상 클럭 셀 동기 오류 검출 회로(23)로 입력되고, 역상 클럭 셀 동기 리타이밍 회로(26)에서 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)는 역상 클럭 셀 동기 오류 검출 회로(26)로 입력된다.The cell synchronization signal 22 retimed n times to the in-phase clock from the in-phase clock cell synchronization retiming circuit 21 is input to the in-phase clock cell synchronization error detection circuit 23, and the reverse phase clock cell synchronization retiming circuit 26 is performed. The cell synchronization signal 27 retimed n times to the reverse phase clock is input to the reverse phase clock cell synchronization error detection circuit 26.
이때, 동상 클럭 셀 동기 리타이밍 신호(22)와 역상 클럭 셀 동기 리타이밍 신호(27)는 동시에 발생하지 않도록 k클럭의 시간차를 두도록 한다.At this time, the phase clock cell synchronous retiming signal 22 and the reverse phase clock cell synchronous retiming signal 27 are set to have a time difference of k clocks so as not to occur at the same time.
그리고, 동상 클럭 셀 동기 오류 검출 회로(23)는 입력되는 셀 동기 신호(22)에 대한 셀 동기 오류를 검출하여 동상 클럭 셀 동기 오류 신호(24)를 출력하고, 역상 클럭 셀 동기 오류 검출 회로(28)는 입력되는 셀 동기 신호(27)에 대한 셀 동기 오류를 검출하여 역상 클럭 셀 동기 오류 신호(29)를 출력한다.The in-phase clock cell synchronizing error detecting circuit 23 detects a cell synchronizing error with respect to the input cell synchronizing signal 22 and outputs an in-phase clock cell synchronizing error signal 24 to output an inverted clock cell synchronizing error detecting circuit ( 28 detects a cell synchronization error with respect to the input cell synchronization signal 27 and outputs an anti-phase clock cell synchronization error signal 29.
이렇게 하여 셀 동기 오류 검출 회로(25)에서는 입력으로 들어오는 동상 클럭 셀 동기 오류 신호(24)와 역상 클럭 셀 동기 오류 신호(29)의 값이 서로 교대로 발생하였을 때를 셀 동기 신호의 오류로 판단한다.In this way, the cell synchronization error detecting circuit 25 determines that the cell synchronization signal is an error when the common clock cell synchronization error signal 24 and the reverse phase clock cell synchronization error signal 29 that are inputted alternately occur. do.
도 3 은 본 발명에 따른 동상(역상) 클럭 셀 동기 리타이밍 회로(21,26)의 일실시예 구성도이다.3 is a diagram illustrating an embodiment of an in-phase (reverse phase) clock cell synchronous retiming circuit 21 and 26 according to the present invention.
셀 동기 신호가 D플립플롭(31)에 인가되면 동상(역상) 클럭에 맞추어 한 클럭 지연시키면서 다음 클럭에서는 D플립플롭(32)에서 D플립플롭(31) Q1의 반전된 값을 출력하여 Q1 값과 Q2 값을 논리합(OR) 게이트(33)를 통해 OR시킨다.When the cell synchronizing signal is applied to the D flip-flop 31, the clock is delayed by one clock according to the in phase (inverse phase) clock, and the inverted value of the D flip flop 31 Q1 is output from the D flip flop 32 at the next clock. And Q2 are ORed through the OR gate 33.
이때, n번 리타이밍하기 위해서는 D플립플롭(32)과 논리합 게이트(33) 사이에 D 플립플롭을 (n-1)개 직렬 연결한다. 논리합 게이트(33)에서는 n번 리타이밍한동상(역상) 클럭 셀 동기 신호가 출력되며, 이 리타이밍 셀 동기 신호는 D플립플롭(35)을 거치면서 잡음 및 메타스타빌리티(metastability)에 대한 영향을 감소시킨다.In this case, in order to retime n times, (n-1) D flip-flops are connected in series between the D flip-flop 32 and the OR gate 33. The logic sum gate 33 outputs a synchronizing (inverted phase) clock cell synchronization signal n times, and the retiming cell synchronization signal is subjected to the D flip-flop 35 to affect noise and metastability. Decreases.
또한, D플립플롭(35) 이후에 동상 클럭 셀 동기 리타이밍 신호와 역상 클럭 셀 동기 리타이밍 신호가 동시에 발생하지 않도록 k클럭 만큼의 간격을 두도록 하기 위해 동상 또는 역상 클럭 셀 동기 리타이밍 회로 어느 한 쪽의 D플립플롭(35) 이후에 추가로 D 플립플롭을 k개 직렬로 연결한다.In addition, either the in-phase or inverted clock cell synchronous retiming circuit is spaced by k clocks so that the in-phase clock cell synchronous retiming signal and the inverse clock cell synchronous retiming signal do not occur simultaneously after the D flip-flop 35. After the D flip flop 35 on the side, additional D flip flops are connected in series.
동상 및 역상 클럭에 대한 셀 동기 신호 검사로 셀 동기 신호의 위상 동기를 측정할 수 있다.Checking the cell sync signal for the in-phase and reverse phase clocks can measure the phase sync of the cell sync signal.
도 4 는 본 발명에 따른 동상(역상) 클럭 셀 동기 오류 검출 회로(23,28)의 일실시예 구성도이다.4 is a diagram illustrating an embodiment of an in phase clock cell synchronization error detection circuit 23 and 28 according to the present invention.
제 2 도에서의 동상(역상) 클럭 셀 동기 리타이밍 회로(21, 26)에서 출력된 동상(역상) 클럭 셀 동기 리타이밍 신호(22, 27)가 입력되면 m 계수 회로(41)에서 동상(역상) 클럭이 입력될 때마다 계수 값을 증가시킨다.When the in-phase (reverse phase) clock cell synchronous retiming signals 22 and 27 outputted from the in-phase (reverse phase) clock cell synchronous retiming circuits 21 and 26 in FIG. Reversed) Increases the count value each time the clock is input.
m 계수 회로(41)는 단순히 계수 값을 증가하는 것이 아니라, 정상 셀 동기 리타이밍 신호 주기 사이에 발생하는 잡음이나 순간적인 오류 신호가 섞이더라도 곧바로 계수 값을 초기화하지 않고 p 횟수만큼 반복되어 발생할 경우에 계수 값을 초기화한다.The m coefficient circuit 41 does not simply increase the coefficient value, but if it occurs repeatedly by p times without immediately initializing the coefficient value even if noise or instantaneous error signals occurring between normal cell synchronous retiming signal cycles are mixed. Initialize the coefficient values in.
m 계수 회로(41)에서는 m의 값으로 셀 동기 신호의 주파수 동기를 맞출 수 있으며, 동기 오류 검출 회로(42)에서는 동상(역상) 클럭 셀 동기 리타이밍 신호가입력될 때마다 m 계수 회로(41)로부터 입력되는 계수 값과 비교하여 m 주기만큼 동상(역상) 클럭 셀 동기 리타이밍 신호가 입력되지 않으면 m 계수 값은 그대로 유지하며 동상(역상) 클럭 셀 동기 오류 신호를 발생한다.In the m coefficient circuit 41, the frequency synchronization of the cell synchronization signal can be matched to the value of m. In the synchronization error detection circuit 42, the m coefficient circuit 41 is input whenever an in phase (reverse phase) clock cell synchronization retiming signal is input. If the in phase clock cell synchronous retiming signal is not input for a period of m compared with the coefficient value input from the m), the m coefficient value is maintained as it is and the in phase clock cell synchronization error signal is generated.
뒤이어 정상적인 동상 및 역상 셀 동기 리타이밍 신호가 입력되면 m 계수 회로(41)는 다시 계수 값을 증가 시킨다.Subsequently, when the normal in-phase and inverse cell synchronous retiming signal is input, the m coefficient circuit 41 increases the coefficient value again.
도 5 는 본 발명에 따른 셀 동기 오류 검출 회로(25)의 일실시예의 구성도이다.5 is a configuration diagram of an embodiment of a cell synchronization error detection circuit 25 according to the present invention.
JK 플립플롭(52)의 J, K 그리고 클럭 부분을 하이(High) 상태로 고정시키고 클리어 단자(CD)에는 동상 클럭 셀 동기 오류 신호(51)를 입력 신호로 하고, 프리셋 단자(SD)에는 역상 클럭 셀 동기 오류 신호(53)를 입력 신호로 한다.The J, K, and clock portions of the JK flip-flop 52 are fixed high, and the inverted clock cell synchronization error signal 51 is input to the clear terminal CD, and the reverse phase is applied to the preset terminal SD. The clock cell synchronization error signal 53 is taken as an input signal.
동상 클럭 셀 오류 신호(51)와 역상 클럭 셀 동기 오류 신호(53)가 서로 k 클럭 만큼 떨어져 교대로 발생할 경우 JK 플립플롭(52)은 셀 동기 신호에 이상이 있다고 판단하여 이 결과를 바로 전에 발생한 셀 동기 오류 신호의 역상을 셀 동기 오류 신호로 출력한다.When the in-phase clock cell error signal 51 and the inverse clock cell synchronization error signal 53 alternately occur by about k clocks away from each other, the JK flip-flop 52 determines that there is an abnormality in the cell synchronization signal. The inverse of the cell synchronization error signal is output as the cell synchronization error signal.
따라서, 셀 동기 오류 신호 값의 변화는 셀 동기 신호에 이상이 있음을 나타낸다.Therefore, a change in the cell synchronization error signal value indicates an abnormality in the cell synchronization signal.
도 6 은 본 발명에 따른 주요 부분의 일실시예 신호 파형도이다.6 is a signal waveform diagram of an embodiment of the main part according to the present invention.
n은 1의 값으로 동상(역상) 클럭 셀 동기를 리타이밍하고, m 계수는 128 계수로 하여 클럭에 대한 셀 동기 주파수를 맞춘다.n is a value of 1 to retime the in-phase clock cell synchronization, and the m coefficient is 128 coefficients to adjust the cell synchronization frequency for the clock.
동상 클럭 셀 동기 리타이밍 회로에서 k=3으로 하여 D플립플롭(35) 이 후에세 개의 D플립플롭을 직렬로 연결함으로써 역상 클럭 셀 동기 리타이밍 신호에 비해 2 클럭 이후에 발생하도록 한다.In the in-phase clock cell synchronous retiming circuit, k = 3 so that the D flip-flops 35 are subsequently connected in series with three D flip flops so that they occur two clocks later than the reverse phase clock cell synchronous retiming signal.
정상적인 셀 동기 신호가 입력된 경우 동상 기준 클럭의 (601)에서 셀 동기 신호가 검출되면 동상 클럭 Q1 값이 클럭의 한 주기 동안 로우 값을 갖고, (602)에서 동상 클럭 Q1의 역상 값 Q2가 발생된 뒤 (603)에서 동상 클럭 Q1과 Q2의 OR된 값을 동상 클럭 Q3 값으로 출력한다.When a normal cell sync signal is input, when a cell sync signal is detected at 601 of the in-phase reference clock, the in-phase clock Q1 has a low value for one period of the clock, and an inverse phase value Q2 of the in-phase clock Q1 occurs at 602. In step 603, the ORed values of the in-phase clocks Q1 and Q2 are output as the in-phase clock Q3.
Q3 값은 k=3 클럭 이후 (605)에서 동상 클럭 셀 동기 리타이밍 신호로 출력되며 이 때 m=128 계수는 0의 계수 값으로 다시 카운트하게 된다.The Q3 value is output as an in-phase clock cell synchronous retiming signal at 605 after k = 3 clocks, where m = 128 coefficients are counted back to a coefficient value of zero.
역상 클럭에 대해서는 (609)에서 셀 동기 신호가 입력되었을 때 역상 클럭 Q1 값이 클럭의 한 주기 동안 로우 값을 갖고 (610)에서 역상 클럭 Q1의 한 주기 지연된 후 반대 값인 연상 클럭 Q2 값이 발생된다.For the inverse clock, when the cell synchronization signal is input at 609, the inverse clock Q1 value is low for one period of the clock, and at 610, an associative clock Q2 value is generated after being delayed by one period of the inverse clock Q1. .
역상 클럭 Q3 값은 (611)에서 역상 클럭 Q1과 Q2의 OR 값을 갖게 되고 이는 (612)에서 역상 클럭 셀 동기 리타이밍 신호로 발생한다.The reverse phase clock Q3 value has an OR value of the reverse phase clocks Q1 and Q2 at 611, which occurs as a reverse phase clock cell synchronous retiming signal at 612.
정상적인 동상 및 역상 클럭 셀 동기 리타이밍 신호가 발생되면 동상 클럭 셀 동기 오류 신호와 역상 클럭 셀 동기 오류 신호 값의 변화가 없으며 셀 동기 오류 신호 값의 변화도 없으므로 셀 동기 신호가 정상임을 알 수 있다.When the normal in phase and reverse phase clock cell sync retiming signals are generated, there is no change in the in phase clock cell sync error signal and the inverse clock cell sync error signal value, and there is no change in the cell sync error signal value.
이와는 달리 셀 동기 신호가 입력되지 않으면 동상 기준 클럭의 (605), (606), (607), (608) 각각의 동상 클럭 Q1, 동상 클럭 Q2, 동상 클럭 Q3 및 동상 클럭 셀 동기 리타이밍 신호의 변화가 없다.On the other hand, if the cell synchronization signal is not input, the 605, 606, 607, and 608 phases of the in-phase reference clocks of the in-phase clock Q1, the in-phase clock Q2, the in-phase clock Q3, and the in-phase clock cell synchronous retiming signal, respectively, There is no change.
마찬가지로 역상 기준 클럭의 (613), (614), (615), (616) 각각의 역상 클럭Q1, 역상 클럭 Q2, 역상 클럭 Q3 및 역상 클럭 셀 동기 리타이밍 신호의 변화가 없다.Similarly, there is no change of the reverse phase clock Q1, the reverse phase clock Q2, the reverse phase clock Q3, and the reverse phase clock cell synchronous retiming signals of the respective reverse phase reference clocks 613, 614, 615, and 616, respectively.
역상 및 동상 m 계수 값은 127로 고정되고 다음 정상 셀 동기 신호가 입력되어야만 0부터 다시 카운트하게 된다.The inverse and in phase m-factor values are fixed at 127 and count back from zero only when the next normal cell sync signal is input.
(617)에서 역상 클럭 셀 동기 오류 신호가 발생한 뒤 2 클럭이 지난 이후 (618)에서 동상 클럭 셀 동기 오류 신호가 발생된다.After 6 clocks after the reversed phase clock cell synchronization error signal is generated at 617, the common phase clock cell synchronization error signal is generated at 618.
셀 동기 오류 검출회로(25)에서는 역상 클럭 셀 동기 오류 신호와 동상 클럭 셀 동기 오류 신호가 교대로 발생하였을 때인 (619)에서 셀 동기 오류 신호로 이전 셀 동기 오류 신호의 반대 값을 출력함으로써 셀 동기에 오류가 있음을 알 수 있다.The cell synchronization error detecting circuit 25 outputs the opposite value of the previous cell synchronization error signal as the cell synchronization error signal at 619 when the reverse phase clock cell synchronization error signal and the in-phase clock cell synchronization error signal alternately occur. You can see that there is an error.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기한 바와 같은 본 발명은, ATM 스위치 셀 동기 신호의 오류를 검출하기 위한 장치로서, 셀 동기 신호의 지터, 메타스타빌러티(metastabiliry), 잡음에 의한 영향을 고려함으로써, ATM 스위치의 동작 이상 발생시 셀 동기 신호의 이상 유무를 판별하여 셀 동기 신호와 관계된 문제점을 쉽게 파악할 수 있는 효과가 있다.As described above, the present invention is an apparatus for detecting an error of an ATM switch cell synchronization signal, wherein an abnormal operation of an ATM switch occurs by considering the effects of jitter, metastabiliry, and noise of the cell synchronization signal. By determining whether there is an abnormality of the cell synchronization signal, there is an effect of easily identifying a problem related to the cell synchronization signal.
Claims (6)
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|---|---|---|---|
| KR10-1999-0031698A KR100373333B1 (en) | 1999-08-02 | 1999-08-02 | Error detection apparatus of ATM cell synchronous signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| KR100373333B1 true KR100373333B1 (en) | 2003-02-25 |
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ID=19606026
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| Country | Link |
|---|---|
| KR (1) | KR100373333B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101272620B1 (en) * | 2012-03-08 | 2013-06-10 | 조선대학교산학협력단 | Scalable totally self-checking checker for self-checking processing unit based on scalable error detection coding(sedc) algorithm and processing system having the checker |
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1999
- 1999-08-02 KR KR10-1999-0031698A patent/KR100373333B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101272620B1 (en) * | 2012-03-08 | 2013-06-10 | 조선대학교산학협력단 | Scalable totally self-checking checker for self-checking processing unit based on scalable error detection coding(sedc) algorithm and processing system having the checker |
| WO2013133462A1 (en) * | 2012-03-08 | 2013-09-12 | 조선대학교산학협력단 | Error detection apparatus for self-checking computation processing apparatus based on scalable error detection code, and computation processing system comprising the error detection apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010016680A (en) | 2001-03-05 |
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