KR100372645B1 - Method for manufacturing soi device - Google Patents
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Abstract
본 발명은 에스오아이 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 완전한 소자 분리막을 갖는 에스오아이 소자 제조 방법을 게시한다.The present invention relates to a method for manufacturing a SOH device, and more particularly, to a method for manufacturing a SOH device having a complete device separation membrane.
게시된 본 발명은 매몰 산화막이 형성된 실리콘 기판 상부에 완전한 소자분리막을 갖는 액티브 실리콘층을 형성하는 단계; 상기 액티브 실리콘층 상부에 박막의 열산화막을 형성한 후, 상기 액티브 실리콘층 내부에 고농도 불순물 이온 주입을 수행하는 단계; 상기 이온 주입된 반도체 기판을 열처리하여 고농도 불순물 도핑 영역을 형성하는 단계; 상기 박막의 열산화막을 제거하여 액티브 실리콘층을 노출시키고, 노출된 상기 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 성장시키는 단계; 상기 성장된 박막의 에피 실리콘막 상부에 게이트 절연막, 게이트 전극과 게이트 전극 보호용 절연막을 차례로 형성하는 단계; 상기 게이트 적층구조를 패터닝한 후, 노출된 액티브 실리콘층 내에 접합 형성을 위한 이온주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상부에 콘택홀을 구비하는 층간절연막을 형성한 후, 상기 콘택홀 내에 금속막을 매립하여 금속배선을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.The present invention includes the steps of forming an active silicon layer having a complete device isolation film on top of a silicon substrate on which a buried oxide film is formed; Forming a thin thermal oxide film on the active silicon layer, and then implanting a high concentration of impurity ions into the active silicon layer; Heat-treating the ion implanted semiconductor substrate to form a highly doped impurity doped region; Removing the thermal oxide film of the thin film to expose the active silicon layer, and selectively growing the epi silicon film of the thin film only on the exposed active silicon layer; Sequentially forming a gate insulating film, a gate electrode, and a gate electrode protection insulating film on the epitaxial silicon film of the grown thin film; Patterning the gate stacked structure, and forming a source / drain region by performing an ion implantation process for forming a junction in the exposed active silicon layer; And forming a metal wiring by embedding a metal film in the contact hole after forming an interlayer insulating film having a contact hole on the resultant.
Description
본 발명은 에스오아이(SOI) 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 완전한 소자 분리막을 갖는 SOI 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a SOI device, and more particularly, to a method for manufacturing a SOI device having a complete device isolation film.
일반적으로, 반도체 집적회로, 특히 CMOS-LSI는 고속화와 집적도의 향상이 지속적으로 요구되고 있다.In general, semiconductor integrated circuits, in particular CMOS-LSI, are constantly required to increase the speed and the degree of integration.
현재까지의 성능 향상은 주로 스케일링(scaling)으로 달성할 수 있었다. 서브 마이크론까지는 일정의 전원 전압으로 스케일링을 이룰수 있었기 때문에 동작 속도도 큰폭으로 향상시키는 것이 가능하였다. 그러나, 서브 마이크론 이하에서는 전원 전압도 저하되기 때몬에, 단순 스케일링 만으로는 속도의 향상을 달성할 수 없다.So far, performance gains have been achieved primarily by scaling. Up to submicrons could be scaled to a constant power supply voltage, which significantly improved the operating speed. However, below the sub-micron, since the power supply voltage is also lowered, the improvement in speed cannot be achieved by simple scaling alone.
이에 따라, 이러한 문제점을 해결하기 위하여 새로운 기술의 개발이 계속되고 있으며, 그 중 하나로 절연체층 상에 소자를 형성하는 액티브 반도체층이 형성된 즉, SOI 구조가 제안되었다.Accordingly, in order to solve such a problem, development of a new technology continues, and one of them has been proposed an SOI structure in which an active semiconductor layer for forming an element on an insulator layer is formed.
이러한 SOI 기판을 이용하여 완전한 소자분리막을 갖는 반도체 소자를 형성할 때, 상기 반도체층 즉, 액티브 실리콘막의 두께가 균일하지 않아서 소자의 문턱전압 차이를 가져올 수 있다. 이를 개선하기 위하여 액티브 실리콘막의 채널 영역에 국부적으로 고농도로 도핑된 영역을 형성하여, 액티브 실리콘 두께에 따른 문턱전압 변화를 줄일 수 있다.When a semiconductor device having a complete device isolation film is formed using the SOI substrate, the thickness of the semiconductor layer, that is, the active silicon film is not uniform, which may result in a difference in threshold voltages of the device. In order to improve this, a locally heavily doped region is formed in the channel region of the active silicon layer, thereby reducing the change in the threshold voltage according to the thickness of the active silicon.
첨부된 도면, 도 1a 내지 도 1c는 액티브 실리콘막의 채널 영역에 국부적으로 고농도의 도핑된 영역을 형성하는 종래의 SOI 소자 제조 방법에 관한 것이다.The attached drawings, FIGS. 1A-1C, relate to a conventional SOI device manufacturing method for forming a locally heavily doped region in a channel region of an active silicon film.
도 1a를 참조하면, 매몰 산화막(2)이 형성된 실리콘 기판(1) 상부에 완전한 소자분리막(3)을 갖는 액티브 실리콘층(4)을 형성한다.Referring to FIG. 1A, an active silicon layer 4 having a complete device isolation film 3 is formed on the silicon substrate 1 on which the buried oxide film 2 is formed.
그런 다음, 도 1b를 참조하면, 상기 액티브 실리콘층(4)을 일정한 두께로 식각한 다음, 고농도 이온을 상기 식각된 액티브 실리콘층(4) 내에 이온 주입한다. 그리고 나서, 상기 이온 주입된 액티브 실리콘층(4)의 구조를 갖는 반도체 기판(1)을 열처리하여 활성화된 고농도 이온 도핑영역(5)을 형성한다.Next, referring to FIG. 1B, the active silicon layer 4 is etched to a predetermined thickness, and then high concentration ions are implanted into the etched active silicon layer 4. Then, the semiconductor substrate 1 having the structure of the ion implanted active silicon layer 4 is heat-treated to form an activated high concentration ion doped region 5.
그 다음으로, 도 1c를 참조하면, 상기 액티브 실리콘층(4) 상부에 소정부분 실리콘막을 형성시키는 선택적 에피택셜 성장을 진행함으로써, 액티브 실리콘층(4) 상부에 박막의 에피 실리콘막(6)을 형성한다.Next, referring to FIG. 1C, the epitaxial film 6 of the thin film is formed on the active silicon layer 4 by performing selective epitaxial growth to form a predetermined silicon film on the active silicon layer 4. Form.
이후, 도시되지는 않았으나, 상기 결과물상에 게이트 적층구조 및 소오스/드레인 영역을 형성한 다음, 콘택홀 상에 금속배선을 형성하는 트랜지스터 공정이 계속 진행된다.Subsequently, although not shown, a transistor process of forming a gate stacked structure and a source / drain region on the resultant, and then forming a metal wiring on the contact hole is continued.
그러나, 상기와 같은 종래의 완전한 소자 분리막을 구비하는 SOI 소자 제조방법은 다음과 같은 문제점이 있다.However, the conventional SOI device manufacturing method including the complete device isolation film as described above has the following problems.
상기 완전한 소자 분리막이 양 측벽에 형성된 액티브 실리콘층(4)을 식각할 시, 상기 액티브 실리콘층(4)의 손상 및 소자 분리막 측벽의 불완전한 구조로 인하여 선택적 에피 성장 시 결함 생성을 피하기 어려우며, 또한 소자 분리막 측벽 부분에 퍼싯(facet, 6a) 즉, 일정한 면의 기울기를 갖는 실리콘막이 성장되므로 소자 특성 악화를 피할 수 없다.When the complete device isolation layer etches the active silicon layer 4 formed on both sidewalls, it is difficult to avoid defect generation during selective epitaxial growth due to the damage of the active silicon layer 4 and the incomplete structure of the device isolation layer sidewalls. Deterioration of device characteristics is inevitable because a silicon film having a facet (6a), that is, a silicon having a predetermined slope is grown on the sidewall of the separator.
이에 따라, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 상기 액티브 실리콘막을 식각하지 않고도 액티브 실리콘막 내에 국부적으로 고농도 도핑 영역을 갖는 에스오아이 소자의 제조방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method for manufacturing an SOH element having a locally high concentration doping region in an active silicon film without etching the active silicon film. .
도 1a 내지 도 1c는 종래의 에스오아이 소자의 제조방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views for explaining a method of manufacturing a conventional SOH element.
도 2a 내지 도 2e는 본 발명의 에스오아이 소자의 제조방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing the SOH element of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
11 : 반도체 기판 12 : 매몰 산화막11 semiconductor substrate 12 buried oxide film
13 : 소자 분리막 14 : 액티브 실리콘층13 device isolation layer 14 active silicon layer
15 : 고농도 불순물 도핑 영역 16 : 박막의 에피 실리콘막15 high concentration impurity doping region 16 thin film epi silicon film
17 : 게이트 절연막 18 : 게이트 전극용 금속막17 gate insulating film 18 metal film for gate electrode
19 : 하드 마스크용 절연막 20 : 게이트 전극19: insulating film for hard mask 20: gate electrode
21 : 스페이서 22 : 소오스/드레인 영역21 spacer 22 source / drain region
23 : 층간 절연막 24 : 금속막23: interlayer insulating film 24: metal film
상기와 같은 문제점을 해결하기 위하여, 본 발명은 매몰 산화막이 증착된 실리콘 기판 상부에 완전한 소자분리막을 갖는 액티브 실리콘층을 형성하는 단계; 상기 액티브 실리콘층 상부에 박막의 열산화막을 형성한 후, 상기 액티브 실리콘층 내부에 고농도 불순물 이온 주입을 수행하는 단계; 상기 이온 주입된 반도체 기판을 열처리하여 고농도 불순물 도핑 영역을 형성하는 단계; 상기 박막의 열산화막을 제거하여 액티브 실리콘층을 노출시키고, 노출된 상기 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 성장시키는 단계; 상기 성장된 박막의 에피 실리콘막 상부에 게이트 절연막, 게이트 전극과 게이트 전극 보호용 절연막을 차례로 형성하는 단계; 상기 게이트 적층구조를 패터닝한 후, 노출된 액티브 실리콘층 내에 접합 형성을 위한 이온주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상부에 콘택홀을 구비하는 층간절연막을 형성한 후, 상기 콘택홀 내에 금속막을 매립하여 금속배선을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.In order to solve the above problems, the present invention comprises the steps of forming an active silicon layer having a complete device isolation film on the silicon substrate on which the buried oxide film is deposited; Forming a thin thermal oxide film on the active silicon layer, and then implanting a high concentration of impurity ions into the active silicon layer; Heat-treating the ion implanted semiconductor substrate to form a highly doped impurity doped region; Removing the thermal oxide film of the thin film to expose the active silicon layer, and selectively growing the epi silicon film of the thin film only on the exposed active silicon layer; Sequentially forming a gate insulating film, a gate electrode, and a gate electrode protection insulating film on the epitaxial silicon film of the grown thin film; Patterning the gate stacked structure, and forming a source / drain region by performing an ion implantation process for forming a junction in the exposed active silicon layer; And forming a metal wiring by embedding a metal film in the contact hole after forming an interlayer insulating film having a contact hole on the resultant.
상기 고농도 불순믈 도핑 영역의 이온은 상기 소오스/드레인 영역의 이온과 반대 타입의 이온을 이용하고, 상기 고농도 불순물 이온 주입 시 저에너지 이온주입법 또는 플라즈마 이온주입법을 이용하여 이온주입한다.Ions of the high concentration impurity doped region are ion-injected using ions opposite to those of the source / drain regions, and ion implantation is performed by low energy ion implantation or plasma ion implantation during the implantation of high concentration impurity ions.
상기 어닐링은 바람직하게 고속열공정 또는 레이저 어닐링으로 수행하여 고농도 불순믈 영역을 형성한다.The annealing is preferably carried out by a high speed thermal process or laser annealing to form a high concentration impurity region.
상기 선택적으로 형성하는 에피 실리콘 박막 성장은 LPCVD 장비 또는 UHV CVD 장비를 이용하여 바람직하게 100 ~ 500Å 정도의 두께로 형성한다.The selectively formed epitaxial silicon thin film growth is preferably formed to a thickness of about 100 ~ 500Å by using LPCVD equipment or UHV CVD equipment.
아울러, 상기 에피 실리콘박막 성장을 대신하여 선택적으로 실리콘 게르마늄막으로 100 ~ 500Å 정도 두께로 형성하는 것을 더 포함한다. 이 때, 상기 에피 실리콘 게르마늄막의 채널을 보호하기 위해 선택적 에피 실리콘 박막을 30 ~ 200Å의 두께로 성장시킨다.In addition, in place of the growth of the epi silicon thin film further comprises forming a thickness of about 100 ~ 500 ~ by a silicon germanium film selectively. At this time, in order to protect the channel of the epitaxial silicon germanium film, a selective epitaxial silicon thin film is grown to a thickness of 30 ~ 200Å.
상기 게이트 전극 형성 전, 실리콘 산화막 또는 고유전율 박막의 게이트 절연막을 형성하는 것을 더 포함한다. 이 때 상기 고유전율 박막은 질화산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막, 또는 그 복합 산화막으로 구성한다.The method may further include forming a gate insulating film of a silicon oxide film or a high dielectric constant thin film before forming the gate electrode. In this case, the high dielectric constant thin film is composed of an oxide nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film, or a composite oxide film thereof.
또한, 상기 게이트 전극은 폴리 실리콘막, 확산 방지 금속막, 또는 고내열 금속막으로 구성하거나, 상기 막들을 조합하여 게이트 전극을 형성한다. 이 때 상기 확산 방지 금속막은 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막 등의 금속 질화막을 사용한다. 또한 상기 고내열 금속막은 티타늄, 탄탈륨, 텅스텐, 또는 백금 등을 사용한다.The gate electrode may be made of a polysilicon film, a diffusion preventing metal film, or a high heat resistant metal film, or a combination of the films to form a gate electrode. At this time, the diffusion barrier metal film is a metal nitride film such as titanium nitride film, tantalum nitride film, or tungsten nitride film. In addition, the high heat-resistant metal film uses titanium, tantalum, tungsten, platinum or the like.
상기, 박막의 열산화막은 바람직하게 30 ~ 200Å의 두께로 형성한다.The thermal oxide film of the thin film is preferably formed to a thickness of 30 ~ 200 30.
(실시예)(Example)
이하, 첨부한 도면을 참조하여, 본 발명의 완전한 소자 분리막을 구비한 에스오아이 소자의 제조 방법을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, a method for manufacturing a SOH device with a complete device isolation film of the present invention will be described in detail.
도 2a를 참조하면, 매몰 산화막(12)이 증착된 실리콘 기판(11) 상부에 완전한 소자분리막(13)을 갖는 액티브 실리콘층(14)을 형성한다. 그런 다음, 상기 액티브 실리콘층 상부에 후속의 이온 주입에 의한 실리콘막의 손상을 막기 위해 박막의 열산화막 (도시되지 않음)을 형성한다. 이 때 상기 열산화막은 바람직하게 50 ~ 500Å 정도의 두께로, 더욱 바람직하게 30 ~ 200Å의 두께로 형성한다.Referring to FIG. 2A, an active silicon layer 14 having a complete device isolation layer 13 is formed on the silicon substrate 11 on which the buried oxide film 12 is deposited. A thermal oxide film (not shown) of a thin film is then formed on the active silicon layer to prevent damage to the silicon film by subsequent ion implantation. At this time, the thermal oxide film is preferably formed in a thickness of about 50 to 500 kPa, more preferably in a thickness of 30 to 200 kPa.
도 2b를 참조하면, 상기 열산화막이 형성된 액티브 실리콘층(14) 내에 고농도 불순물 도핑 영역을 형성하기 위하여 고농도 불순물 이온 주입을 수행한다. 이 때 상기 고농도의 불순물 이온은 후속 접합영역 형성시 소오스/드레인 영역내에 주입되는 이온과 반대 타입의 이온으로 주입한다. 예컨데, 접합 영역상에 p타입의 이온을 주입하면 상기 고농도의 불순물 이온 주입은 n타입의 이온을 이용한다. 또한, 상기 고농도의 불순물 이온 주입은 저에너지 이온주입법 또는 플라즈마 이온주입법을 이용하여 이온주입한다. 그리고나서, 상기 이온주입된 반도체 기판을 어닐링하여 고농도 불순물 도핑 영역(15)을 형성한다. 이 때, 상기 어닐링은 바람직하게 고속열공정 또는 레이저 어닐링으로 수행하여 고농도 불순믈 도핑 영역(15)을 형성한다.Referring to FIG. 2B, high concentration impurity ion implantation is performed to form a high concentration impurity doped region in the active silicon layer 14 having the thermal oxide film formed thereon. At this time, the high concentration of impurity ions are implanted with ions of the opposite type to the ions implanted in the source / drain regions in the subsequent junction region formation. For example, when implanting p-type ions into the junction region, the implantation of high concentration impurity ions uses n-type ions. In addition, the high concentration of impurity ions are implanted using a low energy ion implantation method or a plasma ion implantation method. The ion implanted semiconductor substrate is then annealed to form a high concentration impurity doped region 15. At this time, the annealing is preferably performed by a high-speed thermal process or laser annealing to form a high concentration impurity doped region 15.
그 다음으로, 도 2c를 참조하면, 상기 액티브 실리콘층(14)이 노출되도록 박막의 열산화막(도시되지 않음)을 제거한 후, 노출된 액티브 실리콘층 상부에 선택적으로 박막의 에피 실리콘막(16)을 성장시킨다. 상기 선택적인 박막의 에피 실리콘막(16) 성장은 LPCVD 장비 또는 UHV CVD 장비를 이용하여 100 ~ 500Å 정도의 두께로 형성한다. 아울러, 상기 박막의 에피 실리콘막(16) 성장을 대신하여 선택적으로 에피 실리콘 게르마늄막(도시되지 않음)으로 100 ~ 500Å 정도 두께로 형성할 수 있다. 이 때, 상기 에피 실리콘 게르마늄막 채널을 보호하기 위해 선택적 에피 실리콘 박막을 30 ~ 200Å의 두께로 성장시킨다.Next, referring to FIG. 2C, after the thermal oxide film (not shown) of the thin film is removed to expose the active silicon layer 14, the epi silicon film 16 of the thin film is selectively formed on the exposed active silicon layer. To grow. Epitaxial film 16 growth of the selective thin film is formed to a thickness of about 100 ~ 500 100 by using LPCVD equipment or UHV CVD equipment. In addition, in place of the growth of the epi silicon film 16 of the thin film, an epi silicon germanium film (not shown) may be formed to a thickness of about 100 to 500 mW. At this time, in order to protect the epi silicon germanium film channel, a selective epi silicon thin film is grown to a thickness of 30 ~ 200Å.
도 2d를 참조하면, 상기 박막의 에피 실리콘막(16) 상부에 게이트 절연막(17), 게이트 전극용 금속막(18), 하드 마스크용 절연막(19)을 차례로 증착하고, 게이트 전극 형성을 위한 감광막 패턴(도시되지 않음)을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 장벽으로 하여 상기 하드 마스크용 절연막(19), 게이트 전극용 금속막(18)과 게이트 절연막(17)을 식각하여 게이트 전극(20)을 형성한다. 그리고 나서, LDD영역을 형성하기 위해 상기 게이트 전극(20)이 형성된 액티브 실리콘층(14) 내에 저농도의 불순물 이온 주입을 수행하고, 상기 게이트 전극(20) 양 측벽에 스페이서(21)를 형성한다. 이어서, 상기 액티브 실리콘층(14) 내부에 접합영역 형성을 위한 고농도 불순물을 이온주입한 후, 어닐링을 수행하여 소오스/드레인 영역(22)을 형성한다. 여기서, 상기 게이트 절연막(17)은 바람직하게 실리콘 산화막 또는 고유전율 박막으로 형성한다. 이 때 상기 고유전율 박막은 질화산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 산화막, 또는 그 복합 산화막으로 구성한다. 또한, 상기 게이트 전극용 금속막(18)은 폴리 실리콘막, 확산 방지 금속막, 또는 고내열 금속막으로 구성하거나, 상기 막들을 조합하여 게이트 전극을 형성한다. 이 때 상기 확산 방지 금속막은 바람직하게 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막 등의 금속 질화막을 사용한다. 또한 상기 고내열 금속막은 바람직하게 티타늄, 탄탈륨, 텅스텐, 또는 백금 등을 사용한다.Referring to FIG. 2D, a gate insulating film 17, a gate electrode metal film 18, and a hard mask insulating film 19 are sequentially deposited on the epitaxial silicon film 16 of the thin film, and a photoresist film for forming a gate electrode is formed. Form a pattern (not shown). The gate electrode 20 is then formed by etching the hard mask insulating film 19, the gate electrode metal film 18, and the gate insulating film 17 using the photoresist pattern as an etch barrier. Then, a low concentration of impurity ions are implanted into the active silicon layer 14 in which the gate electrode 20 is formed to form an LDD region, and spacers 21 are formed on both sidewalls of the gate electrode 20. Subsequently, a high concentration of impurities are formed in the active silicon layer 14 to form a junction region, and then annealing is performed to form the source / drain regions 22. The gate insulating film 17 is preferably formed of a silicon oxide film or a high dielectric constant thin film. In this case, the high dielectric constant thin film is composed of an oxide nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film, or a composite oxide film thereof. In addition, the gate electrode metal film 18 may be made of a polysilicon film, a diffusion preventing metal film, a high heat resistant metal film, or a combination of the films to form a gate electrode. In this case, the diffusion preventing metal film is preferably a metal nitride film such as titanium nitride film, tantalum nitride film, or tungsten nitride film. In addition, the high heat-resistant metal film preferably uses titanium, tantalum, tungsten, platinum or the like.
그 다음으로 도 2e를 참조하면, 상기 결과물 상부에 콘택홀을 구비하는 층간 절연막(23)을 형성하고, 상기 콘택홀 내부에 금속막(24)을 증착하여 에스오아이 소자의 금속배선을 형성한다.Next, referring to FIG. 2E, an interlayer insulating film 23 having a contact hole is formed on the resultant, and a metal film 24 is deposited inside the contact hole to form a metal wiring of an SOH element.
이상에서 자세히 설명한 바와 같이, 본 발명은 완전한 소자 분리막을 구비하는 에스오아이 소자의 제조방법에 관한 것으로, 고농도 불순물 도핑 영역을 액티브 실리콘층 내에 국부적으로 형성하는데 있어서, 상기 액티브 실리콘층을 식각 하지 않고 고농도 불순물 도핑 영역을 형성 후, 액티브 실리콘층 상부에만 선택적으로 박막의 에피 실리콘막을 형성하여 액티브 실리콘층의 손상을 줄이고 퍼싯(facet) 형성을 억제함으로써, 고품질 박막의 에피 실리콘막을 형성한다.As described in detail above, the present invention relates to a method of manufacturing an SOH element having a complete device isolation layer, and in forming a high concentration impurity doped region in an active silicon layer, the active silicon layer is not etched and has a high concentration. After the impurity doped region is formed, the epi silicon film of the thin film is selectively formed only on the active silicon layer to reduce the damage of the active silicon layer and suppress the facet formation, thereby forming the epi silicon film of the high quality thin film.
또한, 상기 고농도 불순물 도핑 영역을 형성시켜 SOI 소자에서의 액티브 실리콘층 두께의 편차에 의한 문턱전압 변동을 줄일 수 있다.In addition, by forming the highly doped impurity doped region, it is possible to reduce the threshold voltage fluctuation caused by the variation of the thickness of the active silicon layer in the SOI device.
아울러, 상기 박막의 에피 실리콘막 대신 박막의 실리콘 게르마늄막을 적용하여 실리콘막에 비해 우수한 고성능 소자의 제조가 가능해진다.In addition, it is possible to manufacture a high-performance device superior to the silicon film by applying a silicon germanium film of the thin film instead of the epi silicon film of the thin film.
이에 따라, 액티브 실리콘층의 특성 악화 문제를 해결한 고성능 실리콘 반도체 소자를 제공하는 효과가 있다.Accordingly, there is an effect of providing a high-performance silicon semiconductor device that solves the problem of deterioration of characteristics of the active silicon layer.
기타, 본 발명인 그 요지를 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.In addition, it can implement in various changes within the range which does not deviate from the summary of this invention.
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