KR100370235B1 - Semiconductor memory device having capacitor protection layer and method of manufacturing thereof - Google Patents

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KR100370235B1 KR10-1999-0065074A KR19990065074A KR100370235B1 KR 100370235 B1 KR100370235 B1 KR 100370235B1 KR 19990065074 A KR19990065074 A KR 19990065074A KR 100370235 B1 KR100370235 B1 KR 100370235B1
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Abstract

본 발명은 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그 제조방법에 대한 것이다. 본 발명에 따른 반도체 메모리 소자에 포함되는 캐패시터의 전 표면은 다중막으로 구성된 캡슐화막(encapsulating layer)에 의하여 감싸여진다. 상기 캡슐화막은 적어도 서로 다른 물질로 이루어진 블락킹막(blocking layer)과 캐패시터 보호막(protection layer)을 포함한다. 상기 블락킹막은 캐패시터 유전막의 휘발방지용 및/또는 블락킹막의 하부에 구비된 물질막과 캐패시터 보호막 사이의 반응방지용 물질로 이루어지는 것이 바람직하다. 또한, 상기 캐패시터 보호막은 캐패시터 유전막으로의 수소 확산차단용 물질로 이루어지는 것이 바람직하다. 본 발명에 따른 반도체 메모리 소자는 또 다른 캐패시터 보호막인 수소침투 방지막을 패시베이션막과 캐패시터 사이에 포함한다. 본 발명에 따른 반도체 메모리 소자 제조방법은 상기와 같은 구조를 가지는 반도체 메모리 소자의 제조방법을 제공한다.The present invention relates to a semiconductor memory device including a capacitor protective film and a method of manufacturing the same. The entire surface of the capacitor included in the semiconductor memory device according to the present invention is surrounded by an encapsulating layer composed of multiple films. The encapsulation film includes a blocking layer and a capacitor protection layer made of at least different materials. The blocking film is preferably made of a material for preventing the volatilization of the capacitor dielectric film and / or a material for preventing the reaction between the material film provided under the blocking film and the capacitor protective film. In addition, the capacitor protective film is preferably made of a material for blocking hydrogen diffusion into the capacitor dielectric film. The semiconductor memory device according to the present invention includes a hydrogen permeation prevention film, which is another capacitor protection film, between the passivation film and the capacitor. The method of manufacturing a semiconductor memory device according to the present invention provides a method of manufacturing a semiconductor memory device having the above structure.

Description

캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having capacitor protection layer and method of manufacturing thereof}Semiconductor memory device having a capacitor protective film and a method for manufacturing the same

본 발명은 반도체 메모리 소자 및 그 제조방법에 대한 것으로서, 상세하게는 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그 제조방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a semiconductor memory device including a capacitor protective film and a method of manufacturing the same.

최근 들어, 반도체 메모리 소자의 캐패시터 유전막을 강유전체로 형성하기 위한 연구가 주목을 받고 있다. 비휘발성 반도체 메모리 소자의 경우, 강유전체의 자발분극(remnant polarization, 이하 'Pr'이라 함) 현상이, 현재 널리 사용되는 디지털 기억 소자의 기본이 되고 있는 이진 기억(binary memory) 개념과 합치되기 때문이다. 현재, 널리 사용되고 있는 강유전체 물질로는 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ta2O9) 등이 있다.Recently, research for forming a capacitor dielectric film of a semiconductor memory device into a ferroelectric has attracted attention. For a non-volatile semiconductor memory device, the ferroelectric spontaneous polarization (remnant polarization, less than 'P r' quot;) phenomena, due to fitting with a binary memory concept (binary memory) that is the basis of the digital storage system is now widely used to be. Currently, ferroelectric materials widely used include PZT (Pb (Zr, Ti) O 3 ), SBT (SrBi 2 Ta 2 O 9 ), and the like.

그런데, 반도체 메모리 소자의 캐패시터 유전막을 강유전체로 형성하는 데 있어서, 가장 장애가 되는 문제 중 하나는, 캐패시터 유전막으로 채용된 강유전체의 강유전 특성이 캐패시터 형성공정 이후에 수행되는 반도체 메모리 소자의 집적공정(integration process)에서 열화된다는 것이다. 반도체 메모리 소자의 집적과정에서 강유전체로 된 캐패시터 유전막이 열화되는 문제를 이하에서 구체적으로 살펴보면, 반도체 메모리 소자의 제조에 있어서 캐패시터 형성공정을 수행한 이후에는 ILD(Interlayer Dielectric)공정, IMD(InterMetal Dielectric)공정, 패시베이션(Passivation) 공정 등이 수행된다. 그런데, 이러한 공정들을 수행하는 동안에는 캐패시터 유전막을 열화시킬 수 있는 불순물, 특히 수소가 유발될 수 있다. 유발된 수소는 공정이 진행되는 동안 직접적으로 캐패시터 유전막으로 침투하기도 하고, 상기 공정에서 형성되는 ILD막, IMD막 또는 패시베이션막 내에 봉입되어 캐패시터 유전막으로 간접적으로 침투하기도 한다. 그 결과, 캐패시터 유전막으로 사용된 강유전체의 강유전 특성 중의 하나인 Pr이 감소하게 된다.However, one of the most obstacles in forming a capacitor dielectric film of a semiconductor memory device as a ferroelectric material is an integration process of a semiconductor memory device in which the ferroelectric properties of the ferroelectric material used as the capacitor dielectric film are performed after the capacitor formation process. Deteriorates at). Looking at the problem that the ferroelectric capacitor dielectric film is degraded in the integration process of the semiconductor memory device in detail below, after the capacitor formation process in the manufacturing of the semiconductor memory device after the ILD (Interlayer Dielectric) process, IMD (InterMetal Dielectric) Process, passivation process and the like. However, during these processes, impurities, particularly hydrogen, may be caused to deteriorate the capacitor dielectric film. The induced hydrogen may directly penetrate into the capacitor dielectric film during the process, or may be enclosed in the ILD film, IMD film, or passivation film formed in the process and indirectly penetrate into the capacitor dielectric film. As a result, it is one of the P r is reduced in the ferroelectric properties of the ferroelectric capacitor using the dielectric layer.

예를 들어, 강유전체 캐패시터를 반도체 기판에 형성한 이후에 실리콘 산화막으로 이루어진 층간절연막을 형성하기 위해 ILD공정을 진행하면, 캐패시터의 유전막이 열화되는 문제가 발생한다. 즉, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법을 사용하여 실리콘 산화막으로 이루어진 층간절연막을 형성하는 ILD 공정에서는, 실란가스(SiH4)와 산소가스(O2)가 반응가스로 사용되며 실란가스와 산소가스가 반응하고 나면 수소가 부산물로 파생된다. 파생된 수소는 강유전체 캐패시터의 유전막으로 직접적으로 확산하여 캐패시터 유전막을 열화시키기도 하고, ILD공정에서 형성되는 층간절연막 내에 봉입되어 서서히 캐패시터 유전막을 열화시키기도 한다. 그 결과, 캐패시터 유전막의 Pr값이 감소되어, 캐패시터 유전막의 강유전 특성이 상실되는 문제까지 발생되기도 한다. 이처럼, 반도체 메모리 소자의 집적과정에서 캐패시터 유전막이 열화되는 문제는 층간절연막을 형성하기 위한 ILD공정에서만 발생하는 것은 아니며, 금속간 절연막을 형성하기 위한 IMD공정 및 패시베이션막을 형성하기 위한 패시베이션 공정에서도 실질적으로 동일한 문제가 발생하게 된다.For example, when an ILD process is performed to form an interlayer insulating film made of a silicon oxide film after forming a ferroelectric capacitor on a semiconductor substrate, a problem arises in that the dielectric film of the capacitor deteriorates. That is, in the ILD process of forming an interlayer insulating film made of silicon oxide film using PECVD (Plasma Enhanced Chemical Vapor Deposition) method, silane gas (SiH 4 ) and oxygen gas (O 2 ) are used as reaction gases, and silane gas and oxygen After the gas has reacted, hydrogen is derived as a by-product. Derived hydrogen may be directly diffused into the dielectric film of the ferroelectric capacitor to degrade the capacitor dielectric film, or may be encapsulated in the interlayer insulating film formed in the ILD process to gradually deteriorate the capacitor dielectric film. As a result, the P r value of the capacitor dielectric film is reduced, which may cause a problem that the ferroelectric properties of the capacitor dielectric film are lost. As described above, the problem of deteriorating the capacitor dielectric film during the integration process of the semiconductor memory device does not occur only in the ILD process for forming the interlayer insulating film, but also in the IMD process for forming the intermetallic insulating film and the passivation process for forming the passivation film. The same problem arises.

따라서, 이와 같은 문제를 해결하기 위하여 종래기술에 따른 반도체 메모리 소자 제조방법에서는, 캐패시터를 형성하고 나서 단일막으로 이루어진 절연막으로 캐패시터를 캡슐화(encapsulating)하는 방법을 사용하고 있다. 예를 들어, 미국특허 제 5,822,175 호는 수소확산에 의한 캐패시터 유전막의 열화문제를 해결하기 위해, 캐패시터를 실리콘 산화막, 도핑된 실리콘 산화막 또는 실리콘 질화막으로 캡슐화하는 방법을 개시하고 있다.Therefore, in order to solve such a problem, the semiconductor memory device manufacturing method according to the related art uses a method of encapsulating the capacitor with an insulating film made of a single film after forming the capacitor. For example, US Pat. No. 5,822,175 discloses a method of encapsulating a capacitor into a silicon oxide film, a doped silicon oxide film, or a silicon nitride film to solve the problem of deterioration of the capacitor dielectric film due to hydrogen diffusion.

한편, 캐패시터 형성공정에 있어서는 캐패시터 유전막을 형성하고 나서 캐패시터 유전막을 결정화하여 절연특성을 강화하기 위해 600℃ 내지 800℃ 사이의 온도 및 산소 분위기하에서 열처리 공정이 수행된다. 또한, 캐패시터를 형성한 이후에도 캐패시터 형성공정 중에 수행한 건식 식각공정으로 인해 유발된 손상 회복 및 캐패시터의 안정화를 위해 450℃ 내지 600℃ 사이의 온도 및 산소 분위기하에서 열처리 공정이 수행된다.On the other hand, in the capacitor formation process, after the capacitor dielectric film is formed, the heat treatment process is performed at a temperature between 600 ° C. and 800 ° C. and an oxygen atmosphere to crystallize the capacitor dielectric film to enhance the insulating property. In addition, after the capacitor is formed, a heat treatment process is performed at a temperature between 450 ° C. and 600 ° C. and an oxygen atmosphere to recover the damage caused by the dry etching process performed during the capacitor formation process and to stabilize the capacitor.

그런데, 이러한 열처리 과정에서 반도체 기판 상의 불순물 주입영역, 예컨대 소오스 영역과 캐패시터를 전기적으로 연결하는 콘택 플러그로 산소가 확산하여 콘택저항의 증가를 초래하게 된다. 예를 들어, 콘택 플러그가 도핑된 폴리실리콘으로이루어진 경우, 콘택 플러그로 확산한 산소는 폴리실리콘과 반응하여 콘택 플러그와 캐패시터의 계면에 실리콘 산화막을 형성하여 콘택저항을 증가시키게 된다. 이러한 콘택저항의 증가는 반도체 메모리 소자의 동작속도를 저하시키는 요인으로 작용하게 된다.However, during the heat treatment process, oxygen diffuses into a contact plug electrically connecting an impurity implantation region, for example, a source region and a capacitor, on the semiconductor substrate, thereby causing an increase in contact resistance. For example, when the contact plug is made of doped polysilicon, oxygen diffused into the contact plug reacts with the polysilicon to form a silicon oxide film at the interface between the contact plug and the capacitor to increase the contact resistance. This increase in contact resistance acts as a factor to lower the operation speed of the semiconductor memory device.

본 발명이 이루고자 하는 기술적 과제는 불순물 확산에 의한 캐패시터 유전막의 열화를 방지하는 캐패시터 보호막 및/또는 저저항 콘택용 물질막을 포함하는 반도체 메모리 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device including a capacitor protective film and / or a material film for low resistance contact that prevents deterioration of a capacitor dielectric film due to diffusion of impurities.

본 발명이 이루고자 하는 다른 기술적 과제는 캐패시터 형성공정 이후에 수행되는 반도체 메모리 소자의 집적공정에서 캐패시터를 보호할 수 있게 하는 반도체 메모리 소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of protecting the capacitor in the integration process of the semiconductor memory device performed after the capacitor forming process.

도 1a는 본 발명에 따른 반도체 메모리 소자의 제 1 실시예를 도시한 단면도이다.1A is a cross-sectional view showing a first embodiment of a semiconductor memory device according to the present invention.

도 1b는 본 발명에 따른 반도체 메모리 소자의 제 2 실시예를 도시한 단면도이다.1B is a cross-sectional view showing a second embodiment of a semiconductor memory device according to the present invention.

도 2a 내지 도 2e는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그, 계면막 및 캐패시터의 구조에 대한 제 1 내지 제 5 실시예를 도시한 부분 단면도들이다.2A to 2E are partial cross-sectional views illustrating first to fifth embodiments of structures of conductive plugs, interfacial layers, and capacitors that may be included in a semiconductor memory device according to the present invention.

도 3a 내지 도 3j는 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예를 도시한 공정 단면도들이다.3A to 3J are cross-sectional views illustrating a first embodiment of a method of manufacturing a semiconductor memory device according to the present invention.

도 4a 내지 도 4b는 본 발명에 따른 반도체 메모리 소자 제조방법의 제 3 실시예를 도시한 공정 단면도들이다.4A through 4B are cross-sectional views illustrating a third embodiment of a method of manufacturing a semiconductor memory device according to the present invention.

도 5는 본 발명에 따른 반도체 메모리 소자 제조방법의 제 6 실시예를 도시한 공정 단면도들이다.5 is a cross-sectional view illustrating a sixth embodiment of a method of manufacturing a semiconductor memory device according to the present invention.

도 6 및 도 7은 본 발명에 따른 반도체 메모리 소자 제조방법을 적용하여 시편1을 만들고, 캐패시터 유전막의 분극 이력곡선 및 캐패시터의 누설전류 특성을 각각 도시한 그래프들이다.6 and 7 are graphs showing the specimen hysteresis curve of the capacitor dielectric film and the leakage current characteristics of the capacitor, respectively, by using the semiconductor memory device manufacturing method according to the present invention.

도 8 및 도 9는 본 발명에 따른 반도체 메모리 소자 제조방법에 의하여 만들어진 시편1(실험군)과 다른 방법에 의하여 만들어진 시편2 및 시편3(대조군)에 대하여 분극 이력곡선 및 배리어 콘택저항을 각각 도시한 그래프들이다.8 and 9 illustrate polarization hysteresis curves and barrier contact resistances, respectively, for specimens 1 (experimental group) and specimens 2 and 3 (control group) made by the method of manufacturing a semiconductor memory device according to the present invention, respectively. Graphs.

상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자에 따르면, 하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 삽입된 캐패시터 유전막을 포함하는 캐패시터, 상기 캐패시터의 전 표면을 감싸며 적어도 2개의 서로 다른 절연물질로 이루어진 물질막을 포함하는 다중 캡슐화막, 상기 다중 캡슐화막 상에 형성된 절연막 및 상기 다중 캡슐화막 및 상기 절연막을 관통하여 상기 상부전극을 콘택하는 메탈콘택을 포함한다. 상기 절연막 및 메탈콘택 상에는 패시베이션막이 더 형성되는데 이 때, 상기 메탈콘택과 패시베이션막 사이에는 패시베이션막 내에 봉입된 수소가 캐패시터 유전막으로 침투하는 것을 방지하는 수소침투 방지막이 개재된다.According to a semiconductor memory device according to an aspect of the present invention for achieving the technical problem, a capacitor including a lower electrode, an upper electrode and a capacitor dielectric film inserted between the lower electrode and the upper electrode, surrounding the entire surface of the capacitor And a multi-encapsulation film including a material film made of at least two different insulating materials, an insulating film formed on the multi-encapsulation film, and a metal contact contacting the upper electrode through the multi-encapsulation film and the insulating film. A passivation film is further formed on the insulating film and the metal contact. At this time, a hydrogen permeation prevention film is interposed between the metal contact and the passivation film to prevent hydrogen encapsulated in the passivation film from penetrating into the capacitor dielectric film.

상기 다중 캡슐화막은 적어도 블락킹막과 캐패시터 보호막을 포함하되, 상기 블락킹막이 상기 캐패시터 보호막의 안쪽에 구비되며 상기 블락킹막과 상기 캐패시터 보호막은 서로 다른 물질로 이루어진 것이 바람직하다.The multi-encapsulation film includes at least a blocking film and a capacitor protection film, wherein the blocking film is provided inside the capacitor protection film, and the blocking film and the capacitor protection film are preferably made of different materials.

상기 다중 캡슐화막이 2 중막일 경우에는, 상기 블락킹막은 메탈콘택이 상부전극을 콘택하는 부분을 제외하고 캐패시터의 전 표면을 감싸는 것이 바람직하고, 상기 캐패시터 보호막은 상기 블락킹막의 전 표면을 감싸는 것이 바람직하다.When the multi-encapsulation film is a double film, the blocking film preferably covers the entire surface of the capacitor except for a portion where the metal contact contacts the upper electrode, and the capacitor protective film covers the entire surface of the blocking film. Do.

상기 블락킹막은 블락킹막의 하부에 형성된 물질막과 상기 캐패시터 보호막 사이의 반응을 방지 및/또는 상기 캐패시터 유전막의 휘발을 방지할 수 있는 물질로 이루어지는 것이 바람직하다. 바람직하게는, 상기 블락킹막은 TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막일 수 있다.The blocking film is preferably made of a material capable of preventing a reaction between a material film formed under the blocking film and the capacitor protective film and / or preventing volatilization of the capacitor dielectric film. Preferably, the blocking film may be a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film.

상기 캐패시터 보호막은 절연막 내에 봉입된 수소가 캐패시터 유전막으로 침투하는 것을 방지할 수 있는 물질로 이루어지는 것이 바람직하다. 바람직하게는, 상기 캐패시터 보호막은 TiO2막, Ta2O5막, Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막이되, 상기 블락킹막을 이루는 물질과는 다른 물질로 이루어질 수 있다.The capacitor protective film is preferably made of a material capable of preventing hydrogen encapsulated in the insulating film from penetrating into the capacitor dielectric film. Preferably, the capacitor protective film is a TiO 2 film, Ta 2 O 5 film, Al 2 O 3 film, BaTiO 3 film, SrTiO 3 film, Bi 4 Ti 3 O 12 film or PbTiO 3 film, the blocking film It may be made of a material different from the material.

상기 수소침투 방지막은 Al2O3막, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막,Bi4Ti3O12막 또는 PbTiO3막인 것이 바람직하다.The hydrogen penetration prevention film is preferably an Al 2 O 3 film, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film or a PbTiO 3 film.

본 발명의 일 측면에 따른 반도체 메모리 소자는 상기 캐패시터 하부에 형성된 층간절연막, 및 상기 층간절연막 내에 구비되어 상기 캐패시터 하부전극과 전기적으로 연결되는 도전성 플러그를 더 포함하고, 상기 캐패시터 하부전극과 상기 도전성 플러그 사이에 코발트 실리사이드막이 구비된 계면막을 더 포함할 수도 있다.The semiconductor memory device according to an aspect of the present invention further includes an interlayer insulating layer formed under the capacitor, and a conductive plug provided in the interlayer insulating layer and electrically connected to the lower capacitor electrode, wherein the lower capacitor capacitor and the conductive plug are electrically connected. It may further include an interfacial film provided with a cobalt silicide film therebetween.

본 발명의 일 측면에 따른 반도체 메모리 소자는, 상기 캐패시터 하부에 형성된 층간절연막, 및 상기 층간절연막 내에 구비되어 상기 캐패시터 하부전극과 전기적으로 연결되는 도전성 플러그를 더 포함할 수 있다. 이 때, 상기 도전성 플러그는 코발트 실리사이드막만으로 이루어지거나, 도전막과 코발트 실리사이드막이 순차적으로 적층된 2중막으로 이루어질 수도 있다.The semiconductor memory device according to an aspect of the present invention may further include an interlayer insulating film formed under the capacitor, and a conductive plug provided in the interlayer insulating film and electrically connected to the capacitor lower electrode. In this case, the conductive plug may be made of only a cobalt silicide film or a double film in which a conductive film and a cobalt silicide film are sequentially stacked.

본 발명의 다른 측면에 따른 반도체 메모리 소자는, 하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 삽입된 캐패시터 유전막을 포함하는 캐패시터, 상기 캐패시터 상에 형성된 절연막, 상기 절연막을 관통하여 상기 상부전극과 콘택하는 메탈콘택 및 상기 메탈콘택 상에 형성된 패시베이션막을 포함하는 반도체 소자로, 상기 메탈콘택과 패시베이션막 사이에 수소침투 방지막이 개재될 수 있다.According to another aspect of the present invention, a semiconductor memory device includes a capacitor including a lower electrode, an upper electrode, and a capacitor dielectric layer interposed between the lower electrode and the upper electrode, an insulating film formed on the capacitor, and the upper electrode penetrating the insulating film. A semiconductor device including a metal contact in contact with a passivation layer formed on the metal contact, and a hydrogen permeation prevention layer may be interposed between the metal contact and the passivation layer.

본 발명의 일 측면에 따른 반도체 메모리 소자 제조방법은, 먼저 하부전극, 상부전극 및 상기 하부전극과 상기 상부전극 사이에 삽입되는 캐패시터 유전막을 포함하는 반도체 메모리 소자의 캐패시터를 반도체 기판에 형성한다. 그런 다음, 상기 캐패시터의 전 표면에 다중 캡슐화막을 직접적으로 형성한다. 상기 다중 캡슐화막을 형성한 이후에, 상기 다중 캡슐화막 상에 절연막을 형성하는 단계와 상기 절연막을 관통하여 상기 상부전극을 콘택하는 메탈콘택을 형성하는 단계와 상기 메탈콘택이 형성되어 있는 반도체 기판의 전면에 패시베이션막을 형성하는 단계를 더 포함한다. 상기 패시베이션막을 형성하기 전에 반도체 기판의 전면에 수소침투 방지막을 형성하는 단계를 추가로 진행한다.In a method of manufacturing a semiconductor memory device according to an aspect of the present invention, first, a capacitor of a semiconductor memory device including a lower electrode, an upper electrode, and a capacitor dielectric layer inserted between the lower electrode and the upper electrode is formed on a semiconductor substrate. Then, a multi-encapsulation film is formed directly on the entire surface of the capacitor. After forming the multi-encapsulation film, forming an insulating film on the multi-encapsulation film, forming a metal contact through the insulating film to contact the upper electrode, and a front surface of the semiconductor substrate on which the metal contact is formed. Forming a passivation film on the substrate. Before the passivation film is formed, a step of forming a hydrogen penetration prevention film on the entire surface of the semiconductor substrate is further performed.

상기 다중 캡슐화막은 적어도 서로 다른 절연물질로 이루어진 블락킹막과 캐패시터 보호막을 포함하도록 형성하되, 상기 블락킹막을 캐패시터 보호막보다는 먼저 형성하는 것이 바람직하다.The multi-encapsulation film is formed to include a blocking film and a capacitor protection film made of at least different insulating materials, but preferably, the blocking film is formed before the capacitor protection film.

상기 다중 캡슐화막이 2 중막일 경우에 상기 다중 캡슐화막 형성 단계는, 먼저 상기 캐패시터의 전 표면을 직접적으로 감싸는 블락킹막을 형성한다. 그런 다음, 상기 블락킹막의 전 표면을 직접적으로 감싸는 캐패시터 보호막을 형성한다.When the multi-encapsulation film is a double film, the multi-encapsulation film forming step first forms a blocking film directly covering the entire surface of the capacitor. Then, a capacitor protective film directly covering the entire surface of the blocking film is formed.

본 발명의 일 측면에 따른 반도체 메모리 소자 제조방법은 상기 블락킹막을 형성한 이후에, 400℃ 내지 600℃ 사이의 온도 및 산소 분위기하에서 열처리하는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor memory device according to an aspect of the present invention may further include heat treatment at a temperature between 400 ° C. and 600 ° C. under an oxygen atmosphere after the blocking film is formed.

상기 블락킹막은 상기 블락킹막의 하부에 형성된 물질막과 상기 캐패시터 보호막 사이의 반응을 방지 및/또는 상기 캐패시터 유전막의 휘발을 방지할 수 있는 물질로 형성하는 것이 바람직하다. 바람직하게는, 상기 블락킹막은 TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 형성할 수 있다.The blocking film may be formed of a material capable of preventing a reaction between a material film formed under the blocking film and the capacitor protective film and / or preventing volatilization of the capacitor dielectric film. Preferably, the blocking film may be formed of a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film.

상기 캐패시터 보호막은 수소침투 방지용 물질로 형성하는 것이 바람직하다. 바람직하게는, TiO2막, Ta2O5막, Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는PbTiO3막으로 형성하되, 상기 블락킹막을 이루는 물질과는 다른 물질막으로 형성하는 것이 바람직하다.The capacitor protective film is preferably formed of a material for preventing hydrogen penetration. Preferably, the material is formed of a TiO 2 film, Ta 2 O 5 film, Al 2 O 3 film, BaTiO 3 film, SrTiO 3 film, Bi 4 Ti 3 O 12 film or PbTiO 3 film, and the blocking film Is preferably formed of another material film.

바람직하게는, 상기 수소침투 방지막은 Al2O3막, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 형성할 수 있다.Preferably, the hydrogen penetration prevention film may be formed of an Al 2 O 3 film, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film.

상기 수소침투 방지막은 원자층 증착방법으로 형성하는 것이 바람직하다.The hydrogen penetration prevention film is preferably formed by an atomic layer deposition method.

본 발명의 다른 측면에 따른 반도체 메모리 소자 제조방법은 반도체 기판 상에 소정의 반도체 집적회로 소자를 형성하는 단계 및 반도체 집적회로 소자가 형성된 상기 반도체 기판의 전면에 패시베이션막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법에 대한 것으로, 상기 패시베이션막을 형성하기 전에 수소침투 방지막을 상기 반도체 기판의 전면에 형성하는 단계를 더 포함할 수 있다.A semiconductor memory device manufacturing method according to another aspect of the present invention includes forming a semiconductor integrated circuit device on a semiconductor substrate and forming a passivation film on the front surface of the semiconductor substrate on which the semiconductor integrated circuit device is formed. The method of manufacturing a device may further include forming a hydrogen penetration prevention film on the entire surface of the semiconductor substrate before forming the passivation film.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그 제조방법에 대한 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 아니 된다. 이하의 도면을 참조한 설명은 관련한 산업기술분야에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3 의 층이 개재되어질 수 있다. 한편, 본 발명의 실시예에 따른 반도체 메모리 소자에 구비되는 캐패시터는 COB(Capacitor Over Bitline)구조를 가진다. 하지만, 본 발명에 따른 반도체 메모리 소자에 구비되는 캐패시터는 CUB(Capacitor Under Bitline)구조를 가질 수도 있음은 물론이다.Hereinafter, with reference to the accompanying drawings will be described in detail preferred embodiments of a semiconductor memory device including a capacitor protective film and a method of manufacturing the same in detail. However, embodiments of the present invention can be modified in many different forms, the scope of the present invention should not be construed as limited to the embodiments described below. The following description with reference to the drawings is provided to more completely explain the present invention to those having average knowledge in the related art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, if a layer is described as being on top of another layer or substrate, the layer may be present directly on top of the other layer or substrate, and a third layer may be interposed therebetween. On the other hand, the capacitor provided in the semiconductor memory device according to an embodiment of the present invention has a COB (Capacitor Over Bitline) structure. However, the capacitor provided in the semiconductor memory device according to the present invention may have a CUB (Capacitor Under Bitline) structure.

도 1a는 본 발명에 따른 반도체 메모리 소자의 구조에 대한 제 1 실시예를 도시한 단면도이다.1A is a cross-sectional view showing a first embodiment of the structure of a semiconductor memory device according to the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에는 LOCOS공정에 의하여 형성된 소자분리막(102)이 활성영역을 정의하고 있고, 소자분리막(102)에 의하여 정의되는 활성영역 상에는 전계효과 트랜지스터(T)가 형성되어 있다. 물론, 상기 활성영역을 정의하는 소자분리막은 트렌치 소자분리 방법에 의하여 형성된 것일 수도 있다. 상기 전계효과 트랜지스터(T)는 게이트 전극(102), 소오스 영역(104) 및 드레인 영역(106)으로 이루어져 있고, 상기 게이트 전극(102)과 반도체 기판(100) 사이에는 산화막으로 이루어진 게이트 산화막(108)이 개재되며 게이트 전극(102)의 측벽에는 질화막으로 이루어진 측벽 스페이서(110)가 형성되어 있다.Referring to FIG. 1A, the device isolation layer 102 formed by the LOCOS process defines an active region on the semiconductor substrate 100, and the field effect transistor T is formed on the active region defined by the device isolation layer 102. It is. Of course, the device isolation layer defining the active region may be formed by a trench device isolation method. The field effect transistor T includes a gate electrode 102, a source region 104, and a drain region 106, and a gate oxide film 108 formed of an oxide film between the gate electrode 102 and the semiconductor substrate 100. ) Is interposed and sidewall spacers 110 formed of a nitride film are formed on sidewalls of the gate electrode 102.

상기 소자분리막(102) 및 전계효과 트랜지스터(T)가 형성된 반도체 기판(100)의 전면에는 인접하는 전계효과 트랜지스터(T)를 전기적으로 분리시키는 제 1 층간절연막(112)이 형성되어 있고, 제 1 층간절연막(112) 상에는 제 2 층간절연막(114)이 형성되어 있다. 제 1 층간절연막(112) 및 제 2 층간절연막(114)은 BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, USG(Undoped Silicate Glass)막, 오존-TEOS막, PE(Plasma Enhanced)-TEOS막 또는 이들의 조합막일 수 있다. 그리고, 상기 제 1 층간절연막(112) 내에는 랜딩 플러그(116)가 형성되어 있고, 제 2 층간절연막(114) 내에는 비트라인 콘택패드(118)가 형성되어 있으며, 제 1 및 제 2 층간절연막(112 및 114) 내에는 도전성 플러그(120)가 형성되어 있다. 도시하지는 않았지만 상기 비트라인 콘택패드(118)는 비트라인(미도시)과 전기적으로 연결되고 상기 랜딩 플러그(116)는 반도체 기판(100) 상에 형성된 불순물 주입영역, 예컨대 드레인 영역(106)과 비트라인 콘택패드(118)를 전기적으로 연결한다. 상기 도전성 플러그(120)는 제 2 층간절연막(114) 상에 형성된 반도체 메모리 소자의 캐패시터(C)와 반도체 기판(100) 상에 형성된 불순물 주입영역, 예컨대 소오스 영역(104)을 전기적으로 연결한다. 상기 반도체 메모리 소자의 캐패시터(C)는 하부전극(122), 캐패시터 유전막(124) 및 상부전극(126)으로 구성되며, 상기 캐패시터(C)와 제 2 층간절연막(114) 사이에는 계면막(128)이 개재되어 있다.A first interlayer insulating film 112 for electrically separating adjacent field effect transistors T is formed on an entire surface of the semiconductor substrate 100 on which the device isolation layer 102 and the field effect transistors T are formed. The second interlayer insulating film 114 is formed on the interlayer insulating film 112. The first interlayer insulating film 112 and the second interlayer insulating film 114 include a borosilicate glass (BSG) film, a phosphosilicate glass (PSG) film, a borophosphosilicate glass (BPSG) film, a tetraethoxy orthosilicate glass (TEOS) film, and an undoped silicate glass (USG). Film, ozone-TEOS film, PLA (Plasma Enhanced) -TEOS film, or a combination thereof. In addition, a landing plug 116 is formed in the first interlayer insulating layer 112, and bit line contact pads 118 are formed in the second interlayer insulating layer 114, and first and second interlayer insulating layers are formed. The conductive plug 120 is formed in the 112 and 114. Although not shown, the bit line contact pad 118 is electrically connected to a bit line (not shown), and the landing plug 116 is formed of an impurity implantation region, for example, a drain region 106 and a bit, formed on the semiconductor substrate 100. The line contact pads 118 are electrically connected to each other. The conductive plug 120 electrically connects the capacitor C of the semiconductor memory device formed on the second interlayer insulating layer 114 and the impurity implantation region, for example, the source region 104, formed on the semiconductor substrate 100. The capacitor C of the semiconductor memory device includes a lower electrode 122, a capacitor dielectric layer 124, and an upper electrode 126. An interface layer 128 is formed between the capacitor C and the second interlayer insulating layer 114. ) Is intervened.

한편, 도 1a에서 도전성 플러그(120), 계면막(128) 및 캐패시터(C)를 도시함에 있어서는, 그 구체적인 구조를 생략하고 도시하였다. 왜냐하면, 본 발명에 따른 반도체 메모리 소자의 구조에 있어서는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)가 다양한 구조를 가질 수 있기 때문이다. 따라서, 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 다양한 구조는 도 2a 및 도 2e를 참조하여 이후에 상세하게 설명하기로 한다.In FIG. 1A, the conductive plug 120, the interface film 128, and the capacitor C are not shown, and the specific structure thereof is omitted. This is because the conductive plug 120, the interface film 128, and the capacitor C may have various structures in the structure of the semiconductor memory device according to the present invention. Therefore, various structures of the conductive plug 120, the interface film 128, and the capacitor C will be described in detail later with reference to FIGS. 2A and 2E.

상기 상부전극(126)의 일부표면을 제외한 캐패시터(C)의 전 표면 및 제 2 층간절연막(114) 상에는 캐패시터(C)를 보호하는 캡슐화막(Encapsulating Layer: 이하'EL'이라 칭함)이 다중막으로 형성되어 있다. 또한, 상기 캡슐화막(EL) 상에는 제 3 층간절연막(134)이 형성되어 있고, 캡슐화막(EL)이 형성되어 있지 않은 상부전극(126) 상에는 상부전극 메탈콘택(136)이 형성되어 있다. 상기 제 3 층간절연막(134)은 BSG막, PSG막, BPSG막, TEOS막, USG막, 오존-TEOS막, PE-TEOS막 또는 이들의 조합막일 수 있다.An encapsulating layer (hereinafter, referred to as 'EL') that protects the capacitor C is formed on the entire surface of the capacitor C and the second interlayer insulating layer 114 except for a part of the upper electrode 126. It is formed. In addition, a third interlayer insulating film 134 is formed on the encapsulation film EL, and an upper electrode metal contact 136 is formed on the upper electrode 126 on which the encapsulation film EL is not formed. The third interlayer insulating film 134 may be a BSG film, a PSG film, a BPSG film, a TEOS film, a USG film, an ozone-TEOS film, a PE-TEOS film, or a combination thereof.

다중막으로 구성된 캡슐화막(EL)은 캐패시터(C)를 보호하기 위해 다음과 같은 기능을 수행하는 것이 바람직하다. 먼저, 캐패시터 유전막(124)의 휘발을 방지하여야 한다. 예를 들어, 캐패시터 유전막(124)이 PZT막, BST막 또는 PLZT막과 같은 고유전체막 또는 강유전체막으로 이루어진 경우에 캐패시터 유전막(124) 내의 산소원자가 캐패시터 유전막(124)에서 이탈하는 것을 방지하여야 한다. 왜냐하면, 캐패시터 유전막(124)이 휘발하면 캐패시터(C)가 열화되어 축적된 전하에 의하여 정보를 저장하는 고유의 기능을 상실하기 때문이다. 또한, 캡슐화막(EL)은 캐패시터(C) 주변에 형성되어 있는 물질막, 예컨대 제 3 층간절연막(134) 내에 봉입된 수소가 캐패시터 유전막(124)으로 확산하는 것을 차단할 수 있어야 한다.In order to protect the capacitor C, the encapsulation film EL composed of multiple layers preferably performs the following functions. First, volatilization of the capacitor dielectric layer 124 must be prevented. For example, when the capacitor dielectric film 124 is made of a high dielectric film or a ferroelectric film such as a PZT film, a BST film, or a PLZT film, oxygen atoms in the capacitor dielectric film 124 should be prevented from escaping from the capacitor dielectric film 124. . This is because when the capacitor dielectric film 124 volatilizes, the capacitor C deteriorates and loses its inherent function of storing information by the accumulated charge. In addition, the encapsulation film EL should be able to block diffusion of hydrogen encapsulated in the material film formed around the capacitor C, for example, the third interlayer insulating film 134, into the capacitor dielectric film 124.

따라서, 캡슐화막(EL)은 적어도 서로 다른 절연물질로 이루어진 블락킹막과 캐패시터 보호막을 구비하는 것이 바람직하다. 여기에서, 캐패시터 보호막은 수소가 캐패시터 유전막(124)으로 확산하는 것을 방지하는 기능을 수행한다. 그리고, 블락킹막은 캐패시터 보호막보다 안쪽에 형성되어, 블락킹막의 안쪽에 형성된 물질막과 캐패시터 보호막이 서로 반응하는 것을 방지하는 기능 및/또는 캐패시터 유전막의 휘발방지 기능을 주로 수행한다. 물론, 주로 수행하는 기능에 있어서 블락킹막과 캐패시터 보호막은 차이는 있지만, 상기에서 나열한 기능들을 전부 수행할 수 있음은 물론이다.Therefore, the encapsulation film EL preferably includes a blocking film and a capacitor protective film made of at least different insulating materials. Here, the capacitor protective film functions to prevent hydrogen from diffusing into the capacitor dielectric film 124. In addition, the blocking film is formed inside the capacitor protection film, and mainly performs a function of preventing the material film formed on the inside of the blocking film and the capacitor protection film from reacting with each other and / or a volatilization prevention function of the capacitor dielectric film. Of course, although the blocking film and the capacitor protective film are different in the functions mainly performed, it is a matter of course that all of the above-listed functions can be performed.

캡슐화막(EL)이 다중막으로 구성될 경우, 캡슐화막(EL)은 다음과 같이 구성될 수 있다. 예를 들어, 캡슐화막(EL)이 3중막인 경우에는 블락킹막＼완충막＼캐패시터 보호막의 순서로 적층시킨 구조를 가질 수 있다. 또한, 캡슐화막(EL)이 2중막인 경우에는 블락킹막＼캐패시터 보호막의 순서로 적층시킨 구조를 가질 수도 있다. 물론, 캡슐화막(EL)이 가질 수 있는 구조가 상기에서 설명한 2중막 또는 3중막만으로 한정되는 것은 아니며, 캡슐화막(EL)을 구성할 수 있는 물질막의 수 및 그 구성은 다양하게 결정될 수 있다. 하지만, 캡슐화막(EL)이 3중막 이상의 다중막으로 구성될 지라도 적어도 블락킹막과 캐패시터 보호막을 포함하도록 캡슐화막(EL)을 구성하는 것이 바람직함은 물론이다.When the encapsulation film EL is composed of multiple films, the encapsulation film EL may be configured as follows. For example, when the encapsulation film EL is a triple film, the encapsulation film EL may have a structure in which blocking film, buffer film, and capacitor protective film are stacked in this order. In addition, when the encapsulation film EL is a double film, it may have a structure laminated in the order of a blocking film | capacitor protective film. Of course, the structure that the encapsulation film EL may have is not limited to the double film or the triple film described above, and the number and configuration of the material film that may form the encapsulation film EL may be variously determined. However, of course, even if the encapsulation film EL is composed of multiple films of triple or more layers, it is of course preferable to configure the encapsulation film EL to include at least the blocking film and the capacitor protective film.

도 1a에 도시된 본 발명에 따른 반도체 메모리 소자의 제 1 실시예에 구비된캡슐화막(EL)은 2중막 구조로 되어 있다. 먼저, 블락킹막(130)이 상부전극(126)의 일부표면을 제외한 캐패시터(C)의 전 표면 및 제 2 층간절연막(114)의 상부표면 상에 직접적으로 형성되어 있다. 그리고, 상기 블락킹막(130) 상에는 캐패시터 보호막(132)이 직접적으로 형성되어 있다.The encapsulation film EL included in the first embodiment of the semiconductor memory device shown in FIG. 1A has a double film structure. First, the blocking film 130 is directly formed on the entire surface of the capacitor C except the partial surface of the upper electrode 126 and the upper surface of the second interlayer insulating film 114. In addition, a capacitor protective layer 132 is directly formed on the blocking layer 130.

상기 블락킹막(130)을 구성할 수 있는 물질막은 블락킹막(130)의 기능을 고려하여 선택한다. 바람직하게는, 블락킹막(130)은 TiO2, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 이루어질 수 있다. 상기 블락킹막(130)을 구성할 수 있는 물질막의 선택에 있어서는, 캐패시터 유전막(124)과 반응을 일으키지 않는 물질막을 선택하는 것이 바람직하다. 따라서, 블락킹막(130)을 구성하는 물질막의 종류는 캐패시터 유전막(124)으로 형성한 물질막의 종류에 의하여 결정하는 것이 바람직하다. 예를 들어, 캐패시터 유전막(124)이 PZT막, BST막 또는 PLZT막과 같은 고유전체막 또는 강유전체막으로 이루어진 경우에는 블락킹막(130)은 스퍼터링 방법에 의하여 형성된 TiO2막(스퍼터링-TiO2막)으로 이루어지는 것이 바람직하다. 하지만, 상기와 같이 블락킹막(130)을 구성할 물질로 TiO2막을 선택한 경우에 블락킹막(130)은 CVD(Chemical Vapor Deposition)방법에 의하여 형성된 TiO2막(CVD-TiO2막), LPCVD(Low Pressure Chemical Vapor Deposition)방법에 의하여 형성된 TiO2막(LPCVD-TiO2막), SACVD(SubAtmopheric Chemical Vapor Deposition)방법에 의하여 형성된 TiO2막(SACVD-TiO2막), PECVD(Plasma Enhanced Chemical VaporDeposition)방법에 의하여 형성된 TiO2막(PECVD-TiO2막), ALD(Atomic Layer Deposition)방법에 의하여 형성된 TiO2막(ALD-TiO2막) 또는 LA(Laser Ablation)방법에 의하여 형성된 TiO2막(LA-TiO2막)일 수도 있다. 상기 블락킹막(130)을 구성하는 물질로 TiO2막 이외의 다른 물질을 선택하더라도 상기와 같은 동일한 적용을 할 수 있다. 상기 블락킹막(130)의 두께는 블락킹막(130)이 수행하는 기능, 블락킹막(130)으로 선택한 물질막의 물성 등을 고려하여 결정된다. 바람직하게는 블락킹막(130)의 두께는 50Å 내지 1500Å 사이일 수 있다. 한편, 상기 블락킹막(130)은 그 기능을 고려해 볼 때, 400℃ 내지 600℃ 사이의 온도 및 산소 분위기 하에서 안정화 열처리된 안정화 물질막일 수도 있다.The material film constituting the blocking film 130 is selected in consideration of the function of the blocking film 130. Preferably, the blocking film 130 may be formed of a TiO 2 , Ta 2 O 5 film, BaTiO 3 film, SrTiO 3 film, Bi 4 Ti 3 O 12 film, or PbTiO 3 film. In selecting a material film that may constitute the blocking film 130, it is preferable to select a material film that does not react with the capacitor dielectric film 124. Therefore, the kind of the material film constituting the blocking film 130 is preferably determined by the kind of the material film formed of the capacitor dielectric film 124. For example, the capacitor dielectric layer 124, the PZT film, TiO 2 film if made of a high dielectric film or a ferroelectric film such as a PLZT film or the BST film is kingmak block 130 is formed by the sputtering method (sputtering -TiO 2 film It is preferable that it consists of). However, when the TiO 2 film is selected as the material for forming the blocking film 130 as described above, the blocking film 130 may be formed of a TiO 2 film (CVD-TiO 2 film) or LPCVD (Chemical Vapor Deposition) method. TiO 2 film (LPCVD-TiO 2 film) formed by Low Pressure Chemical Vapor Deposition (LPCVD) method, TiO 2 film (SACVD-TiO 2 film) formed by SubAtmopheric Chemical Vapor Deposition (SACVD), Plasma Enhanced Chemical Vapor Deposition (PECVD) TiO 2 film formed by the method (PECVD-TiO 2 film), TiO 2 film formed by the ALD (Atomic Layer Deposition) method (ALD-TiO 2 film) or TiO 2 film formed by the LA (Laser Ablation) method (LA -TiO 2 film). The same application as described above may be performed even if a material other than the TiO 2 film is selected as the material constituting the blocking film 130. The thickness of the blocking film 130 is determined in consideration of the function performed by the blocking film 130 and the properties of the material film selected as the blocking film 130. Preferably, the thickness of the blocking film 130 may be between 50 kPa and 1500 kPa. On the other hand, in consideration of its function, the blocking film 130 may be a stabilizing material film that is stably heat treated under a temperature and an oxygen atmosphere between 400 ° C and 600 ° C.

상기 캐패시터 보호막(132)을 구성할 물질막은 캐패시터 보호막(132)이 수행하는 기능을 고려하여 선택한다. 바람직하게는, 캐패시터 보호막(132)은 TiO2막, Ta2O5막, Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 이루어질 수 있다. 여기에서, 캐패시터 보호막(132)을 구성할 물질막의 종류는, 캐패시터 유전막(124)을 구성할 물질막의 종류 및 블락킹막(130)을 구성하는 물질막의 종류에 따라서 달라질 수 있다. 예를 들어, 블락킹막(130)과 반응성이 있는 물질막으로 캐패시터 보호막(132)을 형성하지 않는 것이 바람직하다. 또한, 블락킹막(130)을 구성하는 물질막과는 다른 물질막으로 캐패시터 보호막(132)을 구성하는 것이 바람직하다. 예를 들어, 캐패시터 유전막(124)이 PZT막, BST막 또는 PLZT막과 같은 고유전체막 또는 강유전체막으로 이루어지고 블락킹막(130)이 스퍼터링-TiO2막으로 이루어진 경우에는 캐패시터 보호막(132)은 ALD-Al2O3막인 것이 바람직하다. 하지만, 캐패시터 보호막(132)을 구성할 물질로 Al2O3막을 선택한 경우에 캐패시터 보호막(132)은 CVD-Al2O3막, LPCVD-Al2O3막, SACVD-Al2O3막, PECVD-Al2O3막, 스퍼터링-Al2O3막 또는 LA-Al2O3막일 수도 있다. 상기 캐패시터 보호막(132)을 구성할 물질로 Al2O3막 이외의 물질을 선택하더라도 상기와 같은 동일한 적용을 할 수 있다. 또한, 캐패시터 보호막(132)은 그 기능을 고려할 때 400℃ 내지 600℃ 사이의 온도 및 산소 분위기 하에서 안정화 열처리된 안정화 물질막일 수도 있다. 한편, 캐패시터 보호막(132)의 두께는 캐패시터 보호막(132)이 수행하는 기능, 캐패시터 보호막(132)으로 선택한 물질막의 물성 등을 고려하여 결정한다. 바람직하게는, 캐패시터 보호막(132)의 두께는 50Å 내지 5000Å 사이일 수 있다. 보다 바람직하게는, 캐패시터 보호막(132)의 두께는 50Å 내지 1500Å 사이일 수 있다.The material film constituting the capacitor protection film 132 is selected in consideration of the function performed by the capacitor protection film 132. Preferably, the capacitor protective film 132 may be formed of a TiO 2 film, a Ta 2 O 5 film, an Al 2 O 3 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film. Here, the type of material film that will form the capacitor protective film 132 may vary depending on the type of material film that will form the capacitor dielectric film 124 and the type of material film that forms the blocking film 130. For example, it is preferable that the capacitor protective layer 132 is not formed of a material layer that is reactive with the blocking layer 130. In addition, the capacitor protective film 132 may be formed of a material film different from the material film constituting the blocking film 130. For example, when the capacitor dielectric film 124 is made of a high dielectric film or a ferroelectric film such as a PZT film, a BST film, or a PLZT film, and the blocking film 130 is made of a sputtering-TiO 2 film, the capacitor protective film 132 may be It is preferably an ALD-Al 2 O 3 film. However, when the Al 2 O 3 film is selected as the material for forming the capacitor protective film 132, the capacitor protective film 132 may be formed of a CVD-Al 2 O 3 film, an LPCVD-Al 2 O 3 film, a SACVD-Al 2 O 3 film, PECVD-Al 2 O 3 film, the sputtering may -Al 2 O 3 film or an LA-Al 2 O 3 layer. The same application as described above may be performed even when a material other than the Al 2 O 3 film is selected as the material for forming the capacitor protective film 132. In addition, in consideration of its function, the capacitor protective film 132 may be a stabilized material film that has been stabilized and heat treated under an oxygen atmosphere and at a temperature between 400 ° C and 600 ° C. The thickness of the capacitor protective layer 132 is determined in consideration of the function performed by the capacitor protective layer 132, the physical properties of the material layer selected as the capacitor protective layer 132, and the like. Preferably, the thickness of the capacitor protective film 132 may be between 50 kPa and 5000 kPa. More preferably, the thickness of the capacitor protective film 132 may be between 50 kPa and 1500 kPa.

상기 상부전극 메탈콘택(136) 및 상기 제 3 층간절연막(134) 상에는 패시베이션막(138)이 형성되어 있다. 상기 패시베이션막(138)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 패시베이션막의 두께는 2000Å 내지 20000Å 사이일 수 있다.A passivation film 138 is formed on the upper electrode metal contact 136 and the third interlayer insulating film 134. The passivation film 138 may be a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. The passivation film may have a thickness between 2000 kPa and 20000 kPa.

한편, 반도체 메모리 소자의 캐패시터(C)를 수소로부터 보다 완전하게 보호하기 위해 제 3 층간절연막(134)과 패시베이션막(138) 사이에 수소침투방지막(140)이 선택적으로 형성되어 있을 수 있다. 상기 수소침투 방지막(140)은 캐패시터 보호막(132)과 실질적으로 동일한 기능을 수행한다. 다시 말해, 수소침투 방지막(140)은 패시베이션막(138)에 봉입되어 있는 수소가 상부전극 메탈콘택(136)이 형성된 부분에서 캐패시터(C) 방향으로 확산하여 캐패시터 유전막(124)을 열화시키는 것을 방지하는 기능을 수행한다. 따라서, 상기 수소침투 방지막(140)은 Al2O3막, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 이들의 조합막으로 이루어질 수 있다. 그런데, 상기 수소침투 방지막(140)은 수소가 캐패시터(C) 방향으로 확산하는 것을 보다 효과적으로 방지하기 위해 수소에 대한 흡착력이 있으며 안정한 화학적 및 물리적 물성을 가지는 물질막인 것이 바람직하다. 따라서, 수소침투 방지막(140)은 결정학적 구조가 안정하여 막질이 조밀할 뿐만 아니라, 100%의 스텝 커버리지를 가지는 ALD-Al2O3막인 것이 보다 바람직하다. 하지만, 수소침투 방지막(140)을 구성할 물질막으로 Al2O3막을 선택한 경우에, 수소침투 방지막(140)은 CVD-Al2O3막, LPCVD-Al2O3막, SACVD-Al2O3막, PECVD-Al2O3막, LA-Al2O3막 또는 스퍼터링-Al2O3막일 수도 있다. 상기 수소침투 방지막(140)의 두께는 50Å 내지 20000Å 사이일 수 있지만, 200Å 내지 300Å 사이인 것이 바람직하다.On the other hand, in order to more fully protect the capacitor C of the semiconductor memory device from hydrogen, the hydrogen penetration prevention layer 140 may be selectively formed between the third interlayer insulating film 134 and the passivation film 138. The hydrogen penetration prevention layer 140 performs substantially the same function as the capacitor protective layer 132. In other words, the hydrogen penetration prevention layer 140 prevents the hydrogen encapsulated in the passivation layer 138 from deteriorating the capacitor dielectric layer 124 by diffusing toward the capacitor C at the portion where the upper electrode metal contact 136 is formed. It performs the function. Therefore, the hydrogen penetration barrier 140 may be formed of an Al 2 O 3 film, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, a SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a combination thereof. . However, the hydrogen penetration prevention film 140 is preferably a material film having adsorptive power to hydrogen and having stable chemical and physical properties in order to more effectively prevent hydrogen from diffusing in the capacitor C direction. Accordingly, the hydrogen penetration prevention film 140 is more preferably an ALD-Al 2 O 3 film having a stable crystallographic structure and a dense film quality as well as 100% step coverage. However, when the Al 2 O 3 film is selected as the material film for forming the hydrogen penetration prevention film 140, the hydrogen penetration prevention film 140 is a CVD-Al 2 O 3 film, LPCVD-Al 2 O 3 film, SACVD-Al 2 O 3 film, PECVD-Al 2 O 3 film, LA-Al 2 O 3 film or sputtering-Al 2 O 3 film may be used. The hydrogen penetration prevention film 140 may have a thickness between 50 kPa and 20000 kPa, but preferably between 200 kPa and 300 kPa.

경우에 따라서, 수소침투 방지막(140)은 400℃ 내지 600℃ 사이의 온도 및 산소 분위기 하에서 안정화 열처리된 안정화 물질막일 수도 있다. 이처럼, 수소침투 방지막(140)이 안정화 열처리된 물질막인 경우에는 캐패시터(C) 방향으로 수소가 확산하는 것을 보다 완전하게 차단할 수 있다.In some cases, the hydrogen penetration prevention layer 140 may be a stabilization heat treatment film stabilized heat treatment under a temperature and an oxygen atmosphere of 400 ℃ to 600 ℃. As such, when the hydrogen penetration prevention layer 140 is a material film subjected to stabilization heat treatment, it is possible to more completely block the diffusion of hydrogen in the capacitor C direction.

도시하지는 않았지만, 수소침투 방지막(140)과 제 3 층간절연막(134) 사이에 완충막이 선택적으로 개재될 수도 있다. 예를 들어, 상기 완충막은 상압 CVD 방법에 의하여 형성된 물질막 또는 PECVD 방법에 의하여 형성된 산화막일 수 있다. 상기 완충막이 상압 CVD방법에 의하여 형성된 산화막일 경우, 완충막은 오존-TEOS막, PSG막 또는 BPSG막일 수 있다. 상기 완충막이 PECVD 방법에 의하여 형성된 산화막인 경우, 완충막은 PE-TEOS막 또는 PE-SiH4막일 수 있다. 상기 완충막의 두께는 50Å 내지 1000Å 사이일 수 있다.Although not shown, a buffer film may be selectively interposed between the hydrogen penetration prevention film 140 and the third interlayer insulating film 134. For example, the buffer film may be a material film formed by an atmospheric pressure CVD method or an oxide film formed by a PECVD method. When the buffer film is an oxide film formed by an atmospheric pressure CVD method, the buffer film may be an ozone-TEOS film, a PSG film, or a BPSG film. When the buffer film is an oxide film formed by PECVD, the buffer film may be a PE-TEOS film or a PE-SiH 4 film. The thickness of the buffer film may be between 50 kPa and 1000 kPa.

도 1b는 본 발명에 따른 반도체 메모리 소자의 구조에 대한 제 2 실시예를 도시하고 있다. 반도체 기판(100) 상에 형성되어 있는 소자분리막(102)과 전계효과 트랜지스터(T), 제 1 층간절연막(112) 및 제 2 층간절연막(114), 제 1 층간절연막(112) 내에 형성된 랜딩 플러그(116), 제 2 층간절연막(114) 내에 형성된 비트라인 콘택패드(118), 제 1 및 제 2 층간절연막(112 및 114) 내에 형성된 도전성 플러그(120)의 구조는 본 발명에 따른 반도체 메모리 소자의 구조에 대한 제 1 실시예의 경우와 실질적으로 동일하다.Fig. 1B shows a second embodiment of the structure of the semiconductor memory device according to the present invention. Landing plugs formed in the device isolation layer 102 and the field effect transistor T, the first interlayer dielectric layer 112, the second interlayer dielectric layer 114, and the first interlayer dielectric layer 112 formed on the semiconductor substrate 100. 116, the bit line contact pads 118 formed in the second interlayer insulating film 114, and the conductive plugs 120 formed in the first and second interlayer insulating films 112 and 114 have a semiconductor memory device according to the present invention. The structure is substantially the same as that of the first embodiment.

도 1b를 참조하면, 도전성 플러그(120)와 반도체 메모리 소자의 캐패시터(C)가 계면막(128)을 사이에 두고 전기적으로 연결되어 있다. 물론, 상기 캐패시터(C)는 하부전극(122), 캐패시터 유전막(124) 및 상부전극(126)으로 구성되어 있다. 상기 캐패시터(C)의 하부전극(122) 및 캐패시터 유전막(124)은 제 3 층간절연막(134) 내에 형성되어 있으며, 캐패시터 유전막(124)의 측벽과 제 3 층간절연막(134) 사이에는 확산방지 스페이서(142)가 개재되어 있다.Referring to FIG. 1B, the conductive plug 120 and the capacitor C of the semiconductor memory device are electrically connected with the interface film 128 interposed therebetween. Of course, the capacitor C includes the lower electrode 122, the capacitor dielectric layer 124, and the upper electrode 126. The lower electrode 122 and the capacitor dielectric layer 124 of the capacitor C are formed in the third interlayer insulating layer 134, and the diffusion preventing spacer is disposed between the sidewall of the capacitor dielectric layer 124 and the third interlayer insulating layer 134. 142 is interposed.

한편, 본 발명에 따른 반도체 메모리 소자의 제 2 실시예에 구비되는 도전성 플러그(120), 계면막(128) 및 캐패시터(C) 또한 상기 제 1 실시예의 경우와 마찬가지로 다양한 구조를 이루어질 수 있는 데, 그 구체적인 구조는 도 2a 내지 도 2e를 참조하여 이하에서 상세하게 설명하기로 한다.On the other hand, the conductive plug 120, the interface film 128 and the capacitor (C) provided in the second embodiment of the semiconductor memory device according to the present invention can also have a variety of structures as in the case of the first embodiment, The specific structure thereof will be described in detail below with reference to FIGS. 2A to 2E.

상기 확산방지 스페이서(142)는 제 3 층간절연막(134) 내에 봉입된 수소가 캐패시터 유전막(124)으로 확산하는 것을 방지할 수 있는 물질막으로 이루어지는 것이 바람직하다. 바람직하게는, 확산방지 스페이서(142)는 Al2O3막, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막, PbTiO3막 또는 이들의 조합막일 수 있다. 하지만, 확산방지 스페이서(142)는 ALD-Al2O3막으로 이루어지는 것이 보다 바람직하다. 물론, 확산방지 스페이서(142)를 구성할 물질막으로 Al2O3막 이외의 다른 물질막을 선택하더라도, 상기와 같이 동일한 적용을 할 수 있다.The diffusion preventing spacer 142 may be formed of a material film that can prevent hydrogen encapsulated in the third interlayer insulating film 134 from diffusing into the capacitor dielectric film 124. Preferably, the diffusion barrier spacer 142 may be an Al 2 O 3 film, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, a SrTiO 3 film, a Bi 4 Ti 3 O 12 film, a PbTiO 3 film, or a combination thereof. It can be. However, the diffusion barrier spacer 142 is more preferably made of an ALD-Al 2 O 3 film. Of course, even if a material film other than the Al 2 O 3 film is selected as the material film constituting the diffusion barrier spacer 142, the same application as described above can be performed.

제 3 층간절연막(134)의 상부표면, 캐패시터 상부전극(126)의 상부면 및 측벽, 캐패시터 유전막(124)의 상부면 중 일부 면에는 다중막으로 구성된 캡슐화막(EL)이 형성되어 있다. 상기 캡슐화막(EL)에 대해서는 본 발명에 따른 반도체 메모리 소자의 제 1 실시예를 설명하면서 상세히 설명한 바 있다.An encapsulation film EL formed of multiple layers is formed on a portion of an upper surface of the third interlayer insulating layer 134, an upper surface and sidewalls of the capacitor upper electrode 126, and an upper surface of the capacitor dielectric layer 124. The encapsulation film EL has been described in detail with reference to a first embodiment of the semiconductor memory device according to the present invention.

본 발명에 따른 반도체 메모리 소자의 제 2 실시예의 경우에도 제 1 실시예의 경우와 마찬가지로 캡슐화막(EL)이 블락킹막(130)과 캐패시터 보호막(132)이 적층된 2중막 구조로 되어 있다. 상기 캡슐화막(EL) 상에는 제 4 층간절연막(144)이 형성되어 있으며, 제 4 층간절연막(144) 및 캡슐화막(EL)을 관통하여 상부전극 메탈콘택(136)이 형성되어 있다. 그리고, 제 4 층간절연막(144) 및 상부전극 메탈콘택(136) 상에는 패시베이션막(138)이 형성되어 있다. 상기 제 3 층간절연막(134) 및 제 4 층간절연막(144)은 제 1 층간절연막(112)과 실질적으로 동일한 종류의 물질막으로 이루어질 수 있다. 상기 패시베이션막(138)을 구성할 수 있는 물질막의 종류는 본 발명에 따른 반도체 메모리 소자의 제 1 실시예를 설명하면서 상세히 설명한 바 있다.In the second embodiment of the semiconductor memory device according to the present invention, as in the first embodiment, the encapsulation film EL has a double film structure in which the blocking film 130 and the capacitor protective film 132 are stacked. A fourth interlayer insulating layer 144 is formed on the encapsulation layer EL, and an upper electrode metal contact 136 is formed through the fourth interlayer insulating layer 144 and the encapsulation layer EL. The passivation film 138 is formed on the fourth interlayer insulating film 144 and the upper electrode metal contact 136. The third interlayer insulating film 134 and the fourth interlayer insulating film 144 may be formed of a material film of substantially the same type as the first interlayer insulating film 112. The kind of material film that may form the passivation film 138 has been described in detail with reference to the first embodiment of the semiconductor memory device according to the present invention.

한편, 본 발명에 따른 반도체 메모리 소자의 제 1 실시예의 경우와 마찬가지로, 반도체 메모리 소자의 캐패시터(C)를 수소로부터 보다 완전하게 보호하기 위해 제 4 층간절연막(144)과 패시베이션막(138) 사이에 수소침투 방지막(140)이 선택적으로 형성되어 있을 수 있다. 상기 수소침투 방지막(140)을 구성할 수 있는 물질막의 종류 및 두께에 대해서는 본 발명에 따른 반도체 메모리 소자의 제 1 실시예를 설명하면서 상세히 설명한 바 있다.Meanwhile, as in the case of the first embodiment of the semiconductor memory device according to the present invention, between the fourth interlayer insulating film 144 and the passivation film 138 in order to more fully protect the capacitor C of the semiconductor memory device from hydrogen. The hydrogen penetration barrier 140 may be selectively formed. The kind and thickness of the material film that may constitute the hydrogen penetration prevention layer 140 have been described in detail with reference to the first embodiment of the semiconductor memory device according to the present invention.

본 발명의 제 1 실시예에 따른 반도체 메모리 소자와 마찬가지로 수소침투 방지막(140)과 제 4 층간절연막(144) 사이에 완충막이 선택적으로 개재될 수도 있다. 상기 완충막을 구성할 수 있는 물질막의 종류 및 두께에 대해서는 본 발명에 따른 반도체 메모리 소자에 대한 제 1 실시예를 설명하면서 상세히 설명한 바 있다.Like the semiconductor memory device according to the first exemplary embodiment of the present invention, a buffer layer may be selectively interposed between the hydrogen penetration prevention layer 140 and the fourth interlayer insulating layer 144. The type and thickness of the material film that may constitute the buffer film have been described in detail with reference to a first embodiment of the semiconductor memory device according to the present invention.

상기에서는 본 발명에 따른 반도체 메모리 소자에 대한 제 1 실시예 및 제 2 실시예를 도면을 참조하여 상세하게 설명하였다. 그런데, 도 1a 및 도 1b에서 반도체 메모리 소자를 도시함에 있어서, 도전성 플러그(120), 계면막(128) 및 캐패시터의(C) 구조는 구체적으로 도시하지 않고 개략적으로만 도시하였다는 것에 대해서는 이미 설명한 바 있다. 따라서, 이하에서는 도 1a 및 도 1b의 구간(R) 내의 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조를 도시한 도 2a 내지 도 2e를 참조하여 본 발명에 따른 반도체 메모리 소자에 구비될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조에 대한 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 도 2a 내지 도 2e에서 캐패시터(C)의 구조를 도시함에 있어서는, 캐패시터(C)의 측벽 프로파일은 고려하지 않고 도시하였다.In the above, the first and second embodiments of the semiconductor memory device according to the present invention have been described in detail with reference to the drawings. 1A and 1B, the structure of the conductive plug 120, the interface film 128, and the capacitor (C) is only schematically illustrated, not specifically illustrated. There is a bar. Accordingly, the semiconductor memory according to the present invention will be described below with reference to FIGS. 2A to 2E, which illustrate structures of the conductive plug 120, the interface film 128, and the capacitor C in the section R of FIGS. 1A and 1B. Preferred embodiments of the structure of the conductive plug 120, the interface film 128, and the capacitor C that may be provided in the device will be described in more detail. In the structure of the capacitor C in FIGS. 2A to 2E, the sidewall profile of the capacitor C is illustrated without consideration.

물론, 이하에서 설명하는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 다양한 구조들은 도 1a 및 도 1b에 도시된 반도체 메모리 소자의 구조에 각각 적용될 수 있다.Of course, various structures of the conductive plug 120, the interface film 128, and the capacitor C described below may be applied to the structures of the semiconductor memory device illustrated in FIGS. 1A and 1B, respectively.

도 2a는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)에 대한 제 1 실시예를 도시하고 있다.FIG. 2A illustrates a first embodiment of a conductive plug 120, an interface film 128, and a capacitor C that may be included in a semiconductor memory device according to the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 형성된 제 1 및 제 2 층간절연막(112 및 114) 내에는 불순물 주입영역, 예컨대 소오스 영역(104)을 콘택하는 도전성 플러그(120a)가 형성되어 있다. 상기 도전성 플러그(120a)는 하부 플러그(200)와 상부 플러그(202)로 구성되어 있다. 상기 하부 플러그(200)는 도전성이 있는 저저항 물질이고, 상기 상부 플러그(202)는 도전성뿐만 아니라 내산화성이 있으며 열적으로 안정한 면저항을 가지는 물질인 것이 바람직하다. 따라서, 하부 플러그(200)는 도핑된 폴리실리콘막인 것이 바람직하고, 상부 플러그(202)는 코발트 실리사이드막인 것이 바람직하다. 하지만, 하부 플러그(200)는 도핑된 폴리실리콘막, 텅스텐막(W), 탄탈륨막(Ta), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 오스뮴막(Os), 텅스텐 실리사이드막(WSi), 텅스텐 질화막(WN) 또는 이들의 조합막으로 이루어질 수도 있다. 또한, 상부 플러그(202)는 니켈 실리사이드막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 크롬 실리사이드막 또는 하프늄 실리사이드막일 수도 있다. 특히, 상부 플러그(202)의 두께는 50Å 내지 1000Å 사이일 수 있지만, 300Å 내지 500Å 사이인 것이 바람직하다.Referring to FIG. 2A, conductive plugs 120a contacting an impurity implantation region, for example, a source region 104, are formed in the first and second interlayer dielectric layers 112 and 114 formed on the semiconductor substrate 100. . The conductive plug 120a includes a lower plug 200 and an upper plug 202. The lower plug 200 is a conductive low resistance material, and the upper plug 202 is preferably a material having not only conductivity but also oxidation resistance and thermally stable sheet resistance. Therefore, the lower plug 200 is preferably a doped polysilicon film, and the upper plug 202 is preferably a cobalt silicide film. However, the lower plug 200 may include a doped polysilicon film, a tungsten film (W), a tantalum film (Ta), a ruthenium film (Ru), an iridium film (Ir), a platinum film (Pt), an osmium film (Os), It may be made of a tungsten silicide film WSi, a tungsten nitride film WN, or a combination thereof. The upper plug 202 may be a nickel silicide film, a titanium silicide film, a tantalum silicide film, a chrome silicide film or a hafnium silicide film. In particular, the thickness of the upper plug 202 may be between 50 kPa and 1000 kPa, but preferably between 300 kPa and 500 kPa.

상기 제 2 층간절연막(114) 상에는 접착막(204) 및 확산방지막(206)이 순차적으로 적층된 계면막(128a)이 형성되어 있고, 계면막(128a) 상에는 금속 산화물막(208) 및 내열성 금속막(210)이 순차적으로 적층된 캐패시터 하부전극(122a)이 형성되어 있다. 또한, 상기 캐패시터 하부전극(122a) 상에는 캐패시터 유전막(124a)이 형성되어 있고, 상기 캐패시터 유전막(124a) 상에는 캐패시터 상부전극(126a)이 형성되어 있다. 상기 접착막(204)은 확산방지막(206)과 그 아래의 하부막, 특히 제 2 층간절연막(114)과의 접착력을 향상시킬 수 있는 물질막인 것이 바람직하다. 따라서, 상기 접착막(204)은 전이금속막인 것이 바람직하다. 또한, 확산방지막(206)은 금속 산화물막(208) 및 그 상부 물질막과 도전성 플러그(120a)와의 반응을 최소화 시킬 수 있는 물질막인 것이 바람직하다. 따라서, 상기 확산방지막(206)은 전이금속의 질화막 또는 귀금속막인 것이 바람직하다. 예를 들어, 접착막(204)은 Ti막인 것이 바람직하고, 접착막(204)의 두께는 20Å 내지 150Å 사이, 예컨대 50Å 정도인 것이 바람직하다. 또한, 상기 확산방지막(206)이 전이금속의 질화막인 경우, 확산방지막(206)은 TiN막인 것이 바람직하고, 상기확산방지막(206)이 귀금속인 경우, 확산방지막(206)은 Ir막 또는 Ru막인 것이 바람직하다. 상기 확산방지막(206)의 두께는 500Å 내지 1500Å 사이, 예컨대, 1000Å정도인 것이 바람직하다. 하지만, 접착막(204) 및 확산방지막(206)을 구성할 수 있는 물질막이 Ti막/TiN막, Ir막 또는 Ru막으로 각각 한정되지 않고 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의해 접착막(204) 및 확산방지막(206)으로 사용할 수 있는 물질막이 모두 포함될 수 있음은 물론이다.An interfacial film 128a in which an adhesive film 204 and a diffusion barrier film 206 are sequentially stacked is formed on the second interlayer insulating film 114, and a metal oxide film 208 and a heat resistant metal are formed on the interfacial film 128a. The capacitor lower electrode 122a in which the films 210 are sequentially stacked is formed. In addition, a capacitor dielectric layer 124a is formed on the capacitor lower electrode 122a, and a capacitor upper electrode 126a is formed on the capacitor dielectric layer 124a. The adhesive film 204 is preferably a material film capable of improving the adhesion between the diffusion barrier film 206 and the underlying lower film, particularly the second interlayer insulating film 114. Therefore, the adhesive film 204 is preferably a transition metal film. In addition, the diffusion barrier 206 is preferably a material film capable of minimizing the reaction between the metal oxide film 208 and the upper material film and the conductive plug 120a. Therefore, the diffusion barrier 206 is preferably a nitride film or a noble metal film of a transition metal. For example, the adhesive film 204 is preferably a Ti film, and the thickness of the adhesive film 204 is preferably between 20 kPa and 150 kPa, for example, about 50 kPa. In addition, when the diffusion barrier 206 is a nitride film of a transition metal, the diffusion barrier 206 is preferably a TiN film, and when the diffusion barrier 206 is a noble metal, the diffusion barrier 206 is an Ir film or a Ru film. It is preferable. The thickness of the diffusion barrier 206 is preferably between 500 kPa and 1500 kPa, for example, about 1000 kPa. However, the material film constituting the adhesive film 204 and the diffusion barrier film 206 is not limited to a Ti film / TiN film, an Ir film, or a Ru film, respectively, and can be used by those skilled in the art. Of course, both of the material film that can be used as the adhesive film 204 and the diffusion barrier 206 may be included.

상기 금속 산화물막(208)은 하부전극(122a) 상에 구비되는 캐패시터 유전막(124a)에서 산소원자가 이탈하더라도 산소를 재공급하여 캐패시터 유전막(124a)의 유전특성 열화를 완화할 수 있는 물질막으로 형성하는 것이 바람직하다. 따라서, 금속 산화물막(208)은 IrO2막으로 형성하는 것이 바람직하다. 하지만, 금속 산화물(208)막은 IrO2막, RuO2막, LaSrCoO3, (Ca, Sr)RuO3막 또는 이들의 조합막으로 형성할 수도 있다. 상기 금속 산화물막(208)의 두께는 금속 산화물막(208)을 구성하는 물질에 따라서 달라지겠지만 200Å 내지 800Å 사이인 것이 바람직하다. 예를 들어, 금속 산화물막(208)이 IrO2막인 경우에는 500Å 정도인 것이 바람직하다.The metal oxide film 208 is formed of a material film that can alleviate the deterioration of the dielectric properties of the capacitor dielectric film 124a by supplying oxygen even when oxygen atoms are separated from the capacitor dielectric film 124a provided on the lower electrode 122a. It is desirable to. Therefore, the metal oxide film 208 is preferably formed of an IrO 2 film. However, the metal oxide 208 film may be formed of an IrO 2 film, a RuO 2 film, a LaSrCoO 3 , a (Ca, Sr) RuO 3 film, or a combination thereof. The thickness of the metal oxide film 208 will vary depending on the material constituting the metal oxide film 208, but is preferably between 200 kPa and 800 kPa. For example, when the metal oxide film 208 is an IrO 2 film, it is preferable that it is about 500 GPa.

상기 내열성 금속막(210)은 캐패시터 유전막(124a)과의 계면 특성이 양호한 물질막으로 이루어지는 것이 바람직하다. 따라서, 상기 내열성 금속막(210)은 Pt막으로 이루어지는 것이 바람직하다. 하지만, 내열성 금속막(210)은 Pt막, Ir막, Ru막, Rh막, Os막, Pa막 또는 이들의 조합막으로 이루어질 수도 있다. 내열성금속막(210)의 두께는 내열성 금속막(210)을 구성하는 물질에 따라서 달라지지만, 내열성 금속막(210)의 두께는 1000Å 내지 2000Å 사이인 것이 바람직하다. 예를 들어, 내열성 금속막(210)이 Pt막인 경우 1500Å 정도인 것이 바람직하다.The heat resistant metal film 210 may be formed of a material film having a good interface property with the capacitor dielectric film 124a. Therefore, the heat resistant metal film 210 is preferably made of a Pt film. However, the heat resistant metal film 210 may be made of a Pt film, an Ir film, a Ru film, an Rh film, an Os film, a Pa film, or a combination thereof. The thickness of the heat resistant metal film 210 depends on the material constituting the heat resistant metal film 210, but the thickness of the heat resistant metal film 210 is preferably between 1000 kPa and 2000 kPa. For example, when the heat resistant metal film 210 is a Pt film, it is preferable that it is about 1500 kPa.

상기 캐패시터 유전막(124a)은 캐패시터(C1)의 높은 캐패시턴스 얻기 위하여 TiO2막, SiO2막, Ta2O5막, Al2O3막, SiO2/SiN막, BaTiO3막, SrTiO3막, (Ba, Sr)TiO3막, Bi4Ti3O12막, PbTiO3막, PZT((Pb, La)(Zr, Ti)O3)막, (SrBi2Ta2O9)(SBT)막 또는 이들의 조합막으로 이루어지는 것이 바람직하다.The capacitor dielectric film 124a is a TiO 2 film, SiO 2 film, Ta 2 O 5 film, Al 2 O 3 film, SiO 2 / SiN film, BaTiO 3 film, SrTiO 3 film to obtain a high capacitance of the capacitor (C 1 ) , (Ba, Sr) TiO 3 film, Bi 4 Ti 3 O 12 film, PbTiO 3 film, PZT ((Pb, La) (Zr, Ti) O 3 ) film, (SrBi 2 Ta 2 O 9 ) (SBT) It is preferable that it consists of a film or a combination film thereof.

상기 캐패시터 상부전극(126a)은 내열성 금속막, 금속 산화물막 또는 이들의 조합막일 수 있다. 하지만, 캐패시터 상부전극(126a)은 금속 산화물막(212) 및 내열성 금속막(214)이 순차적으로 적층된 2중막인 것이 바람직하다. 이 때, 상기 금속 산화물막(212)은 IrO2막인 것이 바람직하고, 상기 내열성 금속막(214)은 Ir막인 것이 바람직하다. 하지만, 상기 금속 산화물막(212)은 IrO2막, RuO2막, IrO2막, (Ca, Sr)RuO3막, LaSrCoO3막 또는 이들의 조합막일 수도 있고, 상기 내열성 금속막(214)은 Pt막, Ir막, Ru막, Rh막, Os막, Pd막 또는 이들의 조합막일 수도 있다. 상기 상부전극(126a)이 IrO2막과 Ir막이 순차적으로 적층된 2중막일 경우, IrO2막의 두께는 100Å 내지 1000Å 사이인 것이 바람직하고, Ir막의 두께는 400Å 내지 2000Å 사이인 것이 바람직하다.The capacitor upper electrode 126a may be a heat resistant metal film, a metal oxide film, or a combination thereof. However, the capacitor upper electrode 126a is preferably a double film in which the metal oxide film 212 and the heat resistant metal film 214 are sequentially stacked. In this case, the metal oxide film 212 is preferably an IrO 2 film, and the heat resistant metal film 214 is preferably an Ir film. However, the metal oxide film 212 may be an IrO 2 film, a RuO 2 film, an IrO 2 film, a (Ca, Sr) RuO 3 film, a LaSrCoO 3 film, or a combination thereof, and the heat resistant metal film 214 may be It may be a Pt film, an Ir film, a Ru film, an Rh film, an Os film, a Pd film, or a combination film thereof. When the upper electrode 126a is a double film in which an IrO 2 film and an Ir film are sequentially stacked, the thickness of the IrO 2 film is preferably between 100 kPa and 1000 kPa, and the thickness of the Ir film is between 400 kPa and 2000 kPa.

상기와 같이 도전성 플러그(120a)의 상부 플러그(202)가 코발트 실리사이드막과 같은 열적으로 안정한 면저항을 가지는 물질막으로 이루어질 경우에는 캐패시터(C1)와 도전성 플러그(120a) 사이의 콘택저항이 완화되어 반도체 메모리 소자의 동작속도를 향상시킬 수 있게 된다.As described above, when the upper plug 202 of the conductive plug 120a is formed of a material film having a thermally stable sheet resistance such as a cobalt silicide film, the contact resistance between the capacitor C 1 and the conductive plug 120a is relaxed. The operating speed of the semiconductor memory device can be improved.

도 2b는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조에 대한 제 2 실시예를 도시한다.2B illustrates a second embodiment of the structure of the conductive plug 120, the interface film 128, and the capacitor C that may be included in the semiconductor memory device according to the present invention.

도 2b를 참조하면, 반도체 기판(100) 상의 제 1 및 제 2 층간절연막(112 및 114) 내에는 불순물 주입영역, 예컨대 소오스 영역(104)을 콘택하는 도전성 플러그(120b)가 형성되어 있다. 그런데, 도 2a에 도시된 도전성 플러그(120a)와는 달리 도 3에 도시된 도전성 플러그(120b)는 단일 물질막으로 이루어져 있다. 도전성 플러그(120b)는 도전성을 가질 뿐만 아니라 내산화성을 가지며 열적으로 안정한 면저항을 가지는 물질막으로 이루어지는 것이 바람직하다. 따라서, 도전성 플러그(120b)는 코발트 실리사이드막인 것이 바람직하다. 하지만, 도전성 플러그(120b)는 니켈 실리사이드막, 탄탈늄 실리사이드막, 타탈륨 실리사이드막, 하프늄 실리사이드막 또는 크롬 실리사이드막일 수도 있다.Referring to FIG. 2B, conductive plugs 120b may be formed in the first and second interlayer insulating films 112 and 114 on the semiconductor substrate 100 to contact impurity implantation regions, for example, source regions 104. However, unlike the conductive plug 120a illustrated in FIG. 2A, the conductive plug 120b illustrated in FIG. 3 is formed of a single material film. The conductive plug 120b is preferably made of a material film having not only conductivity but also oxidation resistance and thermally stable sheet resistance. Therefore, it is preferable that the conductive plug 120b is a cobalt silicide film. However, the conductive plug 120b may be a nickel silicide film, a tantalum silicide film, a tartalum silicide film, a hafnium silicide film, or a chromium silicide film.

상기 단일막으로 구성된 도전성 플러그(120b) 상에는 접착막(216)과 확산방지막(218)이 순차적으로 적층된 계면막(128b), 금속 산화물막(220) 및 내열성 금속막(222)이 순차적으로 적층된 캐패시터 하부전극(122b)이 형성되어 있다. 그리고, 상기 캐패시터 하부전극(122b) 상에는 캐패시터 유전막(124b)과 캐패시터 상부전극(126b)이 순차적으로 형성되어 있다. 상기 접착막(216), 확산방지막(218), 금속 산화물막(220), 내열성 금속막(222), 캐패시터 유전막(124b) 및 캐패시터 상부전극(126b)을 구성할 수 있는 물질막의 종류, 구성 및 두께는, 도 2a에 도시된 접착막(204), 확산방지막(206), 금속 산화물막(208), 내열성 금속막(210), 캐패시터 유전막(124a) 및 캐패시터 상부전극(126a)의 경우와 실질적으로 동일하다.The interface film 128b, the metal oxide film 220, and the heat resistant metal film 222, in which the adhesive film 216 and the diffusion barrier film 218 are sequentially stacked, are sequentially stacked on the single-layer conductive plug 120b. The capacitor lower electrode 122b is formed. The capacitor dielectric layer 124b and the capacitor upper electrode 126b are sequentially formed on the capacitor lower electrode 122b. Kinds, configurations, and configurations of the material films constituting the adhesive film 216, the diffusion barrier film 218, the metal oxide film 220, the heat resistant metal film 222, the capacitor dielectric film 124b, and the capacitor upper electrode 126b. The thickness is substantially the same as that of the adhesive film 204, the diffusion barrier film 206, the metal oxide film 208, the heat resistant metal film 210, the capacitor dielectric film 124a and the capacitor upper electrode 126a shown in FIG. 2A. Same as

상기와 같이 도전성 플러그(120b)가 코발트 실리사이드막과 같은 도전성 뿐만 아니라 내산화성을 가지며 열적으로 안정한 면저항을 가지는 물질막으로 이루어진 경우에는 도전성 플러그(120b)와 캐패시터(C2) 사이의 콘택저항을 완화할 수 있어 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.As described above, when the conductive plug 120b is formed of a material film having not only conductivity such as cobalt silicide film but also oxidation resistance and thermally stable sheet resistance, the contact resistance between the conductive plug 120b and the capacitor C 2 is alleviated. The operation speed of the semiconductor memory device can be improved.

도 2c는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조에 대한 제 3 실시예를 도시한다.2C illustrates a third embodiment of the structure of the conductive plug 120, the interface film 128, and the capacitor C that may be included in the semiconductor memory device according to the present invention.

도 2c를 참조하면, 반도체 기판(100) 상의 제 1 및 제 2 층간절연막(112 및 114) 내에 단일막으로 이루어지며 불순물 주입영역, 예컨대 소오스 영역(104)을 콘택하는 도전성 플러그(120c)가 형성되어 있다. 상기 도전성 플러그(120c)는 도 2a에 도시된 하부 플러그(200)와 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 도전성 플러그(120c)는 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 도전성 플러그(120c) 및 제 2 층간절연막(114) 상에는 도전막(224), 실리사이드막(226) 및 확산방지막(228)이 순차적으로 적층된 계면막(128c)이 형성되어 있다. 상기 도전막(224)은 도 2a에 도시된 하부 플러그(200)와 실질적으로 동일한 물질막일 수 있다. 예를 들어, 도전막(224)은 도핑된 폴리실리콘막인 것이 바람직하다. 상기 도전막(224)의 두께는 3000Å 내지 10000Å 사이인 것이 바람직하다. 상기 실리사이드막(226)은 도 2a에 도시된 상부 플러그(202)와 실질적으로 동일한물질막일 수 있다. 예를 들어, 실리사이드막(226)은 코발트 실리사이드막인 것이 바람직하다. 또한, 상기 실리사이드막(226)의 두께는 300Å 내지 500Å 사이인 것이 바람직하다. 상기 확산방지막(228)은 도 2a에 도시된 확산방지막(206)과 실질적으로 동일한 물질막일 수 있다. 예를 들어, 확산방지막(228)은 Ir막인 것이 바람직하다. 상기 확산방지막(228)의 두께는 300Å 내지 1500Å 사이인 것이 바람직하다.Referring to FIG. 2C, a conductive plug 120c is formed in the first and second interlayer insulating films 112 and 114 on the semiconductor substrate 100 and contacts the impurity implantation region, for example, the source region 104. It is. The conductive plug 120c may be formed of a material film substantially the same as the lower plug 200 illustrated in FIG. 2A. For example, the conductive plug 120c is preferably formed of a doped polysilicon film. On the conductive plug 120c and the second interlayer insulating film 114, an interface film 128c in which a conductive film 224, a silicide film 226, and a diffusion barrier film 228 are sequentially stacked is formed. The conductive film 224 may be a material film substantially the same as the lower plug 200 shown in FIG. 2A. For example, the conductive film 224 is preferably a doped polysilicon film. The thickness of the conductive film 224 is preferably between 3000 kPa and 10000 kPa. The silicide layer 226 may be a material layer substantially the same as the upper plug 202 illustrated in FIG. 2A. For example, the silicide film 226 is preferably a cobalt silicide film. In addition, the thickness of the silicide film 226 is preferably between 300 kPa and 500 kPa. The diffusion barrier 228 may be a material layer substantially the same as the diffusion barrier 206 illustrated in FIG. 2A. For example, the diffusion barrier 228 is preferably an Ir film. The thickness of the diffusion barrier 228 is preferably between 300 kPa and 1500 kPa.

상기 계면막(128c) 상에는 금속 산화물막(230)과 내열성 금속막(232)이 순차적으로 적층된 캐패시터 하부전극(122c)이 형성되어 있다. 상기 캐패시터 하부전극(122c) 상에는 캐패시터 유전막(124c) 및 캐패시터 상부전극(126c)이 순차적으로 형성되어 있다. 상기 금속 산화물막(230), 내열성 금속막(232), 캐패시터 유전막(124c) 및 캐패시터 상부전극(126c)을 구성할 수 있는 물질막의 종류, 구성 및 두께는, 도 2a에 도시된 금속 산화물막(208), 내열성 금속막(210), 캐패시터 유전막(124a) 및 캐패시터 상부전극(126a)과 실질적으로 동일하다.The capacitor lower electrode 122c in which the metal oxide film 230 and the heat resistant metal film 232 are sequentially stacked is formed on the interface film 128c. The capacitor dielectric layer 124c and the capacitor upper electrode 126c are sequentially formed on the capacitor lower electrode 122c. The metal oxide film 230, the heat resistant metal film 232, the capacitor dielectric film 124c, and the type, structure, and thickness of the material film constituting the capacitor upper electrode 126c may be the metal oxide film (see FIG. 2A). 208, the heat resistant metal film 210, the capacitor dielectric film 124a, and the capacitor upper electrode 126a.

상기와 같이 계면막(128c) 내에 코발트 실리사이드막과 같이 도전성이 있을 뿐만 아니라 내산화성이 있으며 열적으로 안정한 면저항을 가진 실리사이드막(226))이 포함되면 도전성 플러그(120c)와 캐패시터(C3) 사이의 콘택저항을 완화할 수 있어 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.As described above, when the silicide film 226 having not only conductivity but also oxidation resistance and thermally stable sheet resistance, such as a cobalt silicide film, is included in the interface film 128c, the conductive plug 120c and the capacitor C 3 are included. Contact resistance can be alleviated and the operating speed of the semiconductor memory device can be improved.

도 2d는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조에 대한 제 4 실시예를 도시한다.2D illustrates a fourth embodiment of the structure of the conductive plug 120, the interface film 128, and the capacitor C that may be included in the semiconductor memory device according to the present invention.

도 2d를 참조하면, 반도체 기판(100) 상의 제 1 및 제 2 층간절연막(112 및114) 내에는 단일막으로 이루어지며 불순물 주입영역, 예컨대 소오스 영역(104)을 콘택하는 도전성 플러그(120d)가 형성되어 있다. 그리고, 도전성 플러그(120d) 및 제 2 층간절연막(114) 상에는 도전막으로 이루어진 계면막(128d)이 형성되어 있다. 상기 도전성 플러그(120d) 및 계면막(128d)은 도 2a에 도시된 하부 플러그(200)와 실질적으로 동일한 물질막일 수 있다. 예를 들어, 도전성 플러그(120d) 및 계면막(128d)은 도핑된 폴리실리콘막인 것이 바람직하다. 또한, 도전막으로 이루어진 상기 계면막(128d)의 두께는 3000Å 내지 10000Å 사이인 것이 바람직하다. 상기 계면막(128d) 상에는 도전성이 있을 뿐만 아니라, 내산화성 및 열적으로 안정한 면저항을 가지는 물질막으로 구성된 캐패시터 하부전극(122d)이 형성되어 있다. 캐패시터 하부전극(122d) 상에는 캐패시터 유전막(124d)과 캐패시터 상부전극(126d)이 순차적으로 형성되어 있다. 상기 캐패시터 하부전극(122d)은 도 2a에 도시된 상부 플러그(202)와 실질적으로 동일한 물질막일 수 있다. 예를 들어, 캐패시터 하부전극(122d)은 코발트 실리사이드막인 것이 바람직하다. 또한, 상기 캐패시터 하부전극(122d)의 두께는 500Å 내지 3000Å 사이인 것이 바람직하다. 상기 캐패시터 유전막(124d) 및 캐패시터 상부전극(126d)을 구성할 수 있는 물질막의 종류, 구성 및 두께는, 도 2a에 도시된 캐패시터 유전막(124a) 및 캐패시터 상부전극(126a)과 실질적으로 동일하다.Referring to FIG. 2D, the first and second interlayer insulating films 112 and 114 on the semiconductor substrate 100 may be formed of a single layer, and the conductive plug 120d may contact the impurity implantation region, for example, the source region 104. Formed. An interface film 128d made of a conductive film is formed on the conductive plug 120d and the second interlayer insulating film 114. The conductive plug 120d and the interface film 128d may be substantially the same material films as the lower plug 200 shown in FIG. 2A. For example, the conductive plug 120d and the interface film 128d are preferably doped polysilicon films. In addition, it is preferable that the thickness of the interface film 128d made of a conductive film is between 3000 kPa and 10000 kPa. On the interface film 128d, a capacitor lower electrode 122d including a material film having not only conductivity but also oxidation resistance and thermally stable sheet resistance is formed. The capacitor dielectric layer 124d and the capacitor upper electrode 126d are sequentially formed on the capacitor lower electrode 122d. The capacitor lower electrode 122d may be substantially the same material layer as the upper plug 202 illustrated in FIG. 2A. For example, the capacitor lower electrode 122d is preferably a cobalt silicide film. In addition, the thickness of the capacitor lower electrode 122d is preferably between 500 kV and 3000 kV. The type, structure, and thickness of the material film constituting the capacitor dielectric film 124d and the capacitor upper electrode 126d are substantially the same as the capacitor dielectric film 124a and the capacitor upper electrode 126a shown in FIG. 2A.

상기와 같이 캐패시터 하부전극(122d)이 코발트 실리사이드막과 같은 도전성 뿐만 아니라 내산화성 및 열적으로 안정한 면저항을 가진 물질막으로 구성되면 도전성 플러그(120d)와 캐패시터(C4) 사이의 콘택저항을 완화할 수 있어 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.As described above, when the capacitor lower electrode 122d is formed of a material film having not only conductivity, such as a cobalt silicide film, but also oxidation resistance and thermally stable sheet resistance, the contact resistance between the conductive plug 120d and the capacitor C 4 may be relaxed. The operating speed of the semiconductor memory device can be improved.

도 2e는 본 발명에 따른 반도체 메모리 소자에 포함될 수 있는 도전성 플러그(120), 계면막(128) 및 캐패시터(C)의 구조에 대한 제 5 실시예를 도시한다.FIG. 2E illustrates a fifth embodiment of the structure of the conductive plug 120, the interface film 128, and the capacitor C that may be included in the semiconductor memory device according to the present invention.

도 2e를 참조하면, 반도체 기판(100) 상의 제 1 및 제 2 층간절연막(112 및 114) 내에는 단일막으로 이루어지며 불순물 주입영역, 예컨대 소오스 영역(104)을 콘택하는 도전성 플러그(120e)가 형성되어 있다. 도전성 플러그(120e)는 도 2a에 도시된 하부 플러그(200)와 실질적으로 동일한 물질막일 수 있다. 예를 들어, 도전성 플러그(120e)는 도핑된 폴리실리콘막인 것이 바람직하다. 상기 도전성 플러그(120e) 및 제 2 층간절연막(114) 상에는 실리사이드막(232)과 확산방지막(234)이 순차적으로 적층된 계면막(128e)이 형성되어 있다. 상기 실리사이드막(232)은 도 2a에 도시된 상부 플러그(202)와 실질적으로 동일한 물질막일 수 있다. 예를 들어, 실리사이드막(232)은 코발트 실리사이드막인 것이 바람직하다. 또한, 상기 실리사이드막(232)의 두께는 50Å 내지 1000Å 사이인 것이 바람직하다. 상기 확산방지막(234)은 도 2a에 도시된 확산방지막(206)과 실질적으로 동일한 물질막일 수 있다. 예를 들어, 상기 확산방지막(234)은 Ir막인 것이 바람직하다.Referring to FIG. 2E, the first and second interlayer insulating films 112 and 114 on the semiconductor substrate 100 may be formed of a single layer, and the conductive plug 120e may contact the impurity implantation region, for example, the source region 104. Formed. The conductive plug 120e may be substantially the same material film as the lower plug 200 shown in FIG. 2A. For example, the conductive plug 120e is preferably a doped polysilicon film. On the conductive plug 120e and the second interlayer insulating film 114, an interface film 128e in which a silicide film 232 and a diffusion barrier film 234 are sequentially stacked is formed. The silicide layer 232 may be a material layer substantially the same as the upper plug 202 illustrated in FIG. 2A. For example, the silicide film 232 is preferably a cobalt silicide film. In addition, the thickness of the silicide layer 232 is preferably between 50 kPa and 1000 kPa. The diffusion barrier 234 may be a material film substantially the same as the diffusion barrier 206 illustrated in FIG. 2A. For example, the diffusion barrier 234 is preferably an Ir film.

상기 계면막(128e) 상에는 금속 산화물막(236)과 내열성 금속막(238)이 순차적으로 적층된 캐패시터 하부전극(122e)이 형성되어 있다. 그리고, 캐패시터 하부전극(122e) 상에는 캐패시터 유전막(124e)과 캐패시터 상부전극(126e)이 순차적으로 형성되어 있다. 상기 금속 산화물막(236), 내열성 금속막(238), 캐패시터 유전막(124e) 및 캐패시터 상부전극(126e)을 구성하는 물질막의 종류, 구성 및 두께는,도 2a에 도시된 금속 산화물막(208), 내열성 금속막(210), 캐패시터 유전막(124a) 및 캐패시터 상부전극(126a)과 실질적으로 동일하다.The capacitor lower electrode 122e in which the metal oxide film 236 and the heat resistant metal film 238 are sequentially stacked is formed on the interface film 128e. The capacitor dielectric layer 124e and the capacitor upper electrode 126e are sequentially formed on the capacitor lower electrode 122e. The type, structure and thickness of the material film constituting the metal oxide film 236, the heat resistant metal film 238, the capacitor dielectric film 124e, and the capacitor upper electrode 126e are the metal oxide film 208 shown in FIG. 2A. The heat resistant metal film 210, the capacitor dielectric film 124a, and the capacitor upper electrode 126a are substantially the same.

상기와 같이 계면막(128e) 내에 코발트 실리사이드막과 같은 도전성 뿐만 아니라 내산화성 및 열적으로 안정한 면저항을 가진 물질막이 구비되면 도전성 플러그(120e)와 캐패시터(C5) 사이의 콘택저항을 완화할 수 있어 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.As described above, when a material film having not only conductivity such as cobalt silicide film but also oxidation resistance and thermally stable sheet resistance is provided in the interface film 128e, contact resistance between the conductive plug 120e and the capacitor C 5 can be alleviated. The operating speed of the semiconductor memory device can be improved.

이하에서는 본 발명에 따른 반도체 메모리 소자의 제조방법에 대한 바람직한 실시예들을 첨부한 도면을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of a method of manufacturing a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3j는 본 발명에 따른 반도체 메모리 소자 제조방법에 대한 제 1 실시예를 도시한다.3A to 3J illustrate a first embodiment of a method of manufacturing a semiconductor memory device according to the present invention.

도 3a를 참조하면, 먼저 반도체 기판(300)상에 소자분리막(302)을 형성하여 활성영역을 정의한 후, 활성영역 상에 트랜지스터(T)를 형성한다. 상기 소자분리막(302)은 통상적인 방법, 예컨대 로코스(LOCal Oxidation of Silicon) 공정을 수행하여 형성할 수 있다. 물론, 트렌치 소자분리 방법에 의하여 활성영역을 정의하는 소자분리막을 형성할 수도 있다. 상기 트랜지스터(T)는, 측벽 스페이서(304)를 가지며 게이트 절연막(306)이 개재된 게이트 전극(308), 드레인 영역(310) 및 소오스 영역(312)을 구비한 전계효과 트랜지스터일 수 있다.Referring to FIG. 3A, first, an isolation region 302 is formed on a semiconductor substrate 300 to define an active region, and then a transistor T is formed on the active region. The device isolation layer 302 may be formed by performing a conventional method, for example, a LOCal Oxidation of Silicon process. Of course, a device isolation film defining an active region may be formed by a trench device isolation method. The transistor T may be a field effect transistor having a sidewall spacer 304 and a gate electrode 308, a drain region 310, and a source region 312 having a gate insulating layer 306 interposed therebetween.

그 다음, 통상적인 방법을 사용하여 랜딩 플러그(314)와 비트라인 콘택패드(316)를 형성한다. 즉, 제 1 층간절연막(318) 형성하고, 제 1 층간절연막(318)내에 트랜지스터의 드레인 영역(314)을 콘택하는 랜딩 플러그(314)를 형성한다. 다시 말해, 사진 식각공정을 수행하여 불순물 주입영역, 예컨대 드레인 영역(310)을 노출시키는 개구(315)를 형성한 후, 상기 개구(315)의 내부를 도전막, 예컨대 도핑된 폴리실리콘막으로 매립한다. 이어서, 랜딩 플러그(314)상에 비트라인 콘택패드(316)를 형성한다. 즉, 도전막, 예컨대 도핑된 폴리실리콘막을 제 1 층간절연막(318) 상에 형성한 후, 사진 식각공정을 수행하여 상기 도전막을 패터닝함으로써, 상기 비트라인 콘택패드(316)를 형성한다. 그리고 나서, 상기 비트라인 콘택패드(316) 상에 제 2 층간절연막(320)을 형성한다.Next, the landing plug 314 and the bit line contact pads 316 are formed using conventional methods. That is, the first interlayer insulating film 318 is formed, and the landing plug 314 is formed in the first interlayer insulating film 318 to contact the drain region 314 of the transistor. In other words, after the photolithography process is performed to form an opening 315 exposing the impurity implantation region, for example, the drain region 310, the interior of the opening 315 is filled with a conductive film, for example, a doped polysilicon layer. do. Subsequently, the bit line contact pads 316 are formed on the landing plugs 314. That is, the bit line contact pads 316 are formed by forming a conductive layer, for example, a doped polysilicon layer on the first interlayer insulating layer 318 and then patterning the conductive layer by performing a photolithography process. Thereafter, a second interlayer insulating layer 320 is formed on the bit line contact pad 316.

제 1 층간절연막(318) 및 제 2 층간절연막(320)은 실리콘 산화막, 실리콘 산화질화막, BSG막, PSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막, USG막 또는 이들의 조합막일 수 있다. 그리고, 제 1 층간절연막(318) 및 제 2 층간절연막(320)은 통상적인 방법, 예컨대 CVD방법, LPCVD방법 또는 PECVD 방법을 사용하여 형성할 수 있다.The first interlayer insulating film 318 and the second interlayer insulating film 320 are a silicon oxide film, a silicon oxynitride film, a BSG film, a PSG film, a BPSG film, a TEOS film, an ozone-TEOS film, a PE-TEOS film, a USG film, or the like. It may be a combination film. The first interlayer insulating film 318 and the second interlayer insulating film 320 may be formed using a conventional method such as a CVD method, an LPCVD method, or a PECVD method.

계속해서, 사진 식각공정을 수행하여 트랜지스터(T)의 소오스 영역(312)을 노출시키는 콘택홀(322)을 제 1 층간절연막(318) 및 제 2 층간절연막(320)내에 형성한다.Subsequently, a photolithography process is performed to form contact holes 322 in the first interlayer insulating film 318 and the second interlayer insulating film 320 that expose the source region 312 of the transistor T.

도 3b를 참조하면, 통상적인 방법으로 콘택홀(322) 내부를 도전막으로 매립하여 도전성 플러그(324)를 형성한다. 예를 들어, 도전막을 스퍼터링 방법을 사용하여 반도체 기판(300)의 전면에 형성한 후, 화학기계적 연마방법 또는 에치백 방법을 사용하여 도전막의 상부표면을 제 2 층간절연막(320)의 상부표면과 실질적으로 동일화 레벨로 평탄화하여 도전성 플러그(324)를 형성할 수 있다. 상기 도전성플러그(324)는 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 하지만, 상기 도전성 플러그(324)는 도핑된 폴리실리콘막, 텅스텐막(W), 탄탈륨막(Ta), 루테늄막(Ru), 이리듐막(Ir), 오스뮴막(Os), 백금막(Pt), 텅스텐 실리사이드막(WSi), 코발트 실리사이드막(CoSi), 텅스텐 질화막(WN) 또는 이들의 조합막으로 형성할 수도 있다.Referring to FIG. 3B, the conductive plug 324 is formed by filling the inside of the contact hole 322 with a conductive film in a conventional manner. For example, after the conductive film is formed on the entire surface of the semiconductor substrate 300 using the sputtering method, the upper surface of the conductive film is formed on the upper surface of the second interlayer insulating film 320 by using a chemical mechanical polishing method or an etch back method. The conductive plug 324 can be formed by substantially planarizing to the same level. The conductive plug 324 is preferably formed of a doped polysilicon film. However, the conductive plug 324 is a doped polysilicon film, tungsten film (W), tantalum film (Ta), ruthenium film (Ru), iridium film (Ir), osmium film (Os), platinum film (Pt) , Tungsten silicide film (WSi), cobalt silicide film (CoSi), tungsten nitride film (WN), or a combination thereof.

상기와 같이 콘택홀(322) 내에 도전성 플러그(324)를 형성한 다음, 반도체 기판(300)의 전면을 프리클리닝(precleaning)한다. 그런 다음, 도전성 플러그(324)의 상면에 형성된 자연산화막을 제거한다. 예컨대, 도전성 플러그(324)가 도핑된 폴리실리콘막인 경우에는 후속공정을 진행하기 위해 반도체 기판(300)을 옮기는 과정 또는 상기 프리클리닝 과정에서 도전성 플러그(324) 상에 자연산화막이 형성된다. 따라서, 상기 자연산화막 의한 반도체 메모리 소자의 콘택저항 증가를 방지하기 위해 상기 자연산화막을 제거하는 공정을 수행하고 나서 후속공정을 진행하게 된다.After forming the conductive plug 324 in the contact hole 322 as described above, the entire surface of the semiconductor substrate 300 is precleaned. Then, the natural oxide film formed on the upper surface of the conductive plug 324 is removed. For example, when the conductive plug 324 is a doped polysilicon film, a natural oxide film is formed on the conductive plug 324 in the process of moving the semiconductor substrate 300 or in the pre-cleaning process in order to proceed with the subsequent process. Therefore, in order to prevent an increase in contact resistance of the semiconductor memory device due to the natural oxide film, a process of removing the natural oxide film is performed and then a subsequent process is performed.

구체적으로, 상기 플리클리닝을 실시한 후 건조한 상태의 반도체 기판 전면을 특정 주파수, 예컨대 13.56MHz의 라디오 주파수(RF)를 이용하여 클리닝한다. 그러면, 상기 도전성 플러그(324) 상에 형성된 자연산화막이 제거된다. 상기 RF 클리닝은 여러 가지 방법으로 실시할 수 있으나, 스퍼터링 장비 내에서 강한 전장에 의해 가속된 아르곤 이온(Ar+)을 이용하여 실시하는 것이 바람직하다.Specifically, after performing the cleaning, the entire surface of the semiconductor substrate in a dry state is cleaned using a specific frequency, for example, a radio frequency (RF) of 13.56 MHz. Then, the natural oxide film formed on the conductive plug 324 is removed. The RF cleaning may be performed in various ways, but it is preferable to perform the argon ions (Ar + ) accelerated by a strong electric field in the sputtering equipment.

상기와 같이 클리닝 공정을 수행하여 도전성 플러그(324) 상의 자연산화막을 제거한 다음, 반도체 기판(300)의 전면에 고융점 금속막(326)과 표면평탄화막(328)을 순차적으로 형성한다. 상기 고융점 금속막(326) 및 표면 평탄화막(328)은 통상적인 방법, 예컨대 스퍼터링방법 또는 CVD방법을 사용하여 형성할 수 있다. 상기 도전성 플러그(324)를 도핑된 폴리실리콘막으로 형성한 경우에는, 상기 고융점 금속막(326)은 후속 실리사이드화 공정에서 도전성 플러그(324) 방향으로의 확산특성이 우수하며 실리사이드화 공정에서 실리사이드화 되더라도 고온에서 안정한 저항 특성, 예컨대 낮은 면저항을 가질 수 있는 물질막인 것이 바람직하다. 따라서, 상기 고융점 금속막(326)은 코발트막으로 형성하는 것이 바람직하다. 하지만, 고융점 금속막(326)은 니켈막, 티타늄막, 탄탈륨막, 하프늄막 또는 크롬막으로도 형성할 수 있다. 상기 도전성 플러그(324)가 도핑된 폴리실리콘막으로 형성된 경우에, 상기 고융점 금속막(326)은 후속 실리사이드화 공정에서 실리사이드화되는 소스 물질막이다. 따라서, 상기 고융점 금속막(326)을 형성할 때에는 후속 실리사이드화 공정에서 형성하고자 하는 실리사이드막의 두께를 고려하여 충분한 두께로 형성하는 것이 바람직하다. 따라서, 고융점 금속막(326)은 50Å 내지 200Å 사이의 두께로 형성할 수 있는데, 바람직하게는 130Å 정도의 두께로 형성한다.After removing the natural oxide film on the conductive plug 324 by performing the cleaning process as described above, the high melting point metal film 326 and the surface planarization film 328 are sequentially formed on the entire surface of the semiconductor substrate 300. The high melting point metal film 326 and the surface planarization film 328 may be formed using a conventional method such as a sputtering method or a CVD method. In the case where the conductive plug 324 is formed of a doped polysilicon film, the high melting point metal film 326 has excellent diffusion characteristics toward the conductive plug 324 in a subsequent silicideization process and silicide in a silicideation process. It is preferable that it is a material film which can have stable resistance at high temperature, for example, low sheet resistance even if it is reduced. Therefore, the high melting point metal film 326 is preferably formed of a cobalt film. However, the high melting point metal film 326 may also be formed of a nickel film, titanium film, tantalum film, hafnium film, or chromium film. When the conductive plug 324 is formed of a doped polysilicon film, the high melting point metal film 326 is a source material film that is silicided in a subsequent silicideation process. Therefore, when forming the high melting point metal film 326, it is preferable to form a sufficient thickness in consideration of the thickness of the silicide film to be formed in a subsequent silicide formation process. Therefore, the high melting point metal film 326 can be formed to a thickness between 50 kPa and 200 kPa, preferably 130 kPa.

상기 표면 평탄화막(328)은 후속 실리사이드화 공정에서 고융점 금속막(326) 상에 표면 거칠기(surface roughness)가 발생되는 것을 방지할 뿐만 아니라, 후속 실리사이드화 공정에서 산소가 고융점 금속막(326)을 통과하여 도전성 플러그(324)로 확산하는 것을 방지하기 위하여 형성하는 것이다. 따라서, 표면 평탄화막(328)은 티타늄 질화막(TiN)막으로 형성하는 것이 바람직하다. 또한, 표면평탄화막(328)은 50Å 내지 150Å 사이의 두께로 형성할 수 있지만, 100Å 정도의 두께로 형성하는 것이 바람직하다. 상기 RF 클리닝 공정, 고융점 금속막(326) 형성공정 및 표면 평탄화막(328) 형성공정은 반도체 메모리 소자의 전체 제조공정 수를 줄이기 위해 동일한 장치에서 인시튜(in-situ)로 진행하는 것이 바람직하다.The surface planarization film 328 not only prevents surface roughness from occurring on the high melting point metal film 326 in a subsequent silicide process, but also allows oxygen to form a high melting point metal film 326 in a subsequent silicide process. Is formed to prevent diffusion through the conductive plug 324. Therefore, the surface planarization film 328 is preferably formed of a titanium nitride film (TiN) film. In addition, the surface planarization film 328 may be formed to a thickness of 50 kPa to 150 kPa, but preferably formed to a thickness of about 100 kPa. The RF cleaning process, the high melting point metal film 326 forming process and the surface planarization film forming process 328 may be performed in-situ in the same device in order to reduce the total number of manufacturing processes of the semiconductor memory device. Do.

도 3c를 참조하면, 상기와 같이 고융점 금속막(도 3b의 326 참조) 및 표면 평탄화막(도 3b의 328 참조)을 형성한 다음, 고융점 금속막(도 3b의 326 참조)과 도전성 플러그(324) 사이에서 실리사이드화 반응을 유발하는 열처리 공정을 진행한다. 상기 열처리 공정은 급속 열처리 방식으로 이루어지는 것이 바람직하다. 예를 들어, 도전성 플러그(324)를 실리사이드화하기 위해 질소 분위기 하에서 급속 열처리 공정을 진행하되 400℃ 내지 1000℃ 사이의 온도, 바람직하게는 480℃ 정도의 온도에서 90초 정도 실시하는 것이 바람직하다. 물론, 급속 열처리 공정에 의한 열처리 시간은 형성하고자 하는 실리사이드막의 두께에 따라서 달라질 수 있다. 이처럼, 열처리 공정이 진행되면 고융점 금속을 구성하는 원자, 예컨대 코발트 원자가 도전성 플러그(324)를 구성하는 원자, 예컨대 실리콘 원자와 정해진 비에 따라 반응하게 된다. 이러한 반응은 열처리 공정이 종료될 때까지 계속된다. 열처리 공정이 종료되고 나면 도전성 플러그(324)의 상부에는 내산화성이 있는 고융점 금속의 실리사이드막이 형성되게 된다. 그 결과, 콘택홀(322)은 도전막으로 이루어진 하부 플러그(330)와 고융점 금속의 실리사이드막으로 이루어진 상부 플러그(332)로 채워지게 된다. 예를 들어, 도전성 플러그(324)가 도핑된 폴리실리콘막으로 이루어지고, 고융점 금속막(도 3b의 326 참조)이 코발트막으로 이루어진 경우에는, 상기 실리사이드화 열처리 공정이 종료되면 콘택홀(330)의 하부에는 도핑된 폴리실리콘막으로 이루어진 하부 플러그(330)가 형성되고 콘택홀(330)의 상부에는 코발트 실리사이드막으로 이루어진 상부 플러그(332)가 형성된다.Referring to FIG. 3C, the high melting point metal film (see 326 of FIG. 3B) and the surface planarization film (see 328 of FIG. 3B) are formed as described above, and then the high melting point metal film (see 326 of FIG. 3B) and the conductive plug are formed. A heat treatment process causing a silicideation reaction is performed between 324. The heat treatment step is preferably made of a rapid heat treatment method. For example, in order to silicide the conductive plug 324, a rapid heat treatment process is performed under a nitrogen atmosphere, but it is preferably performed at a temperature between 400 ° C. and 1000 ° C., preferably at a temperature of about 480 ° C. for about 90 seconds. Of course, the heat treatment time by the rapid heat treatment process may vary depending on the thickness of the silicide film to be formed. As such, when the heat treatment process proceeds, the atoms constituting the high melting point metal, such as cobalt atoms, react with the atoms constituting the conductive plug 324, such as silicon atoms, in a predetermined ratio. This reaction continues until the heat treatment process is complete. After the heat treatment process is completed, a high melting point metal silicide film having oxidation resistance is formed on the conductive plug 324. As a result, the contact hole 322 is filled with a lower plug 330 made of a conductive film and an upper plug 332 made of a silicide film of a high melting point metal. For example, in the case where the conductive plug 324 is formed of a doped polysilicon film, and the high melting point metal film (see 326 of FIG. 3B) is made of a cobalt film, the contact hole 330 is terminated when the silicide heat treatment process is completed. A lower plug 330 made of a doped polysilicon film is formed under the bottom of the top surface, and an upper plug 332 made of a cobalt silicide film is formed on the top of the contact hole 330.

상기와 같이 실리사이드화 공정을 수행하고 나서, 표면 평탄화막(도 3b의 328 참조) 및 실리사이드화하지 아니한 고융점 금속막(도 3b의 326 참조)을 습식식각 방법을 사용하여 제거한다. 예를 들어, 표면 평탄화막(도 3b의 328 참조) 및 실리사이드화하지 아니한 고융점 금속막(도 3b의 326 참조)은 인산과 질산의 혼합용액을 사용하여 제거할 수 있다. 그런 다음, 결과물을 반응 안정화를 위해 다시 한번 650℃ 정도에서 급속 열처리한다. 예를 들어, 반응 안정화를 위한 급속 열처리 공정은 질소 분위기 하에서 약 30 초 동안 수행할 수 있다.After performing the silicidation process as described above, the surface planarization film (see 328 of FIG. 3B) and the non-silicided high melting point metal film (see 326 of FIG. 3B) are removed using a wet etching method. For example, the surface planarization film (see 328 of FIG. 3B) and the non-silicided high melting point metal film (see 326 of FIG. 3B) can be removed using a mixed solution of phosphoric acid and nitric acid. Then, the resultant is rapidly heat treated at about 650 ° C. again to stabilize the reaction. For example, a rapid heat treatment process for stabilizing the reaction may be performed for about 30 seconds under a nitrogen atmosphere.

상기와 같은 일련의 공정을 통하여 도전성 플러그(324)의 상부에는 코발트 실리사이드막과 같은 실리사이드막으로 이루어진 상부 플러그(332)가 형성되고, 상기 상부 플러그(332)는 오믹 콘택층으로 사용되게 된다. 도전성 플러그(324)의 상부에 형성되는 상부 플러그(332)의 두께는 30Å 내지 1000Å 사이일 수 있지만, 300Å 내지 500Å 사이인 것이 바람직하다.Through the series of processes described above, an upper plug 332 made of a silicide film such as a cobalt silicide film is formed on the conductive plug 324, and the upper plug 332 is used as an ohmic contact layer. The thickness of the upper plug 332 formed on the upper portion of the conductive plug 324 may be between 30 mV and 1000 mV, but is preferably between 300 mV and 500 mV.

도 3d를 참조하면, 상부 플러그(332) 및 제 2 층간절연막(320) 상에 계면막(334)을 형성한다. 구체적으로 도시하지는 않았지만, 계면막(334)은 접착막과 확산방지막을 순차적으로 적층하여 형성하는 것이 바람직하다.Referring to FIG. 3D, an interfacial film 334 is formed on the upper plug 332 and the second interlayer insulating film 320. Although not specifically illustrated, the interface film 334 is preferably formed by sequentially stacking an adhesive film and a diffusion barrier film.

상기 접착막은 도전성 플러그(324)의 상부 플러그(332) 및 제 2 층간절연막(320)과 확산방지막 사이의 접착력을 향상시키기 위하여 형성하는 물질막이다. 따라서, 접착막은 전이금속막, 예컨대 Ti막으로 형성하는 것이 바람직하다. 상기 접착막의 두께는 접착막으로 형성하고자 하는 물질막에 따라서 달라지겠지만, 10Å 내지 200Å 정도의 두께로 형성하는 것이 바람직하다. 상기 접착막을 Ti막으로 형성하는 경우에는 50Å 정도의 두께로 형성하는 것이 바람직하다.The adhesive layer is a material layer formed to improve adhesion between the upper plug 332 of the conductive plug 324 and the second interlayer insulating layer 320 and the diffusion barrier layer. Therefore, the adhesive film is preferably formed of a transition metal film such as a Ti film. The thickness of the adhesive film will vary depending on the material film to be formed as the adhesive film, but is preferably formed to a thickness of about 10 kPa to about 200 kPa. In the case where the adhesive film is formed of a Ti film, the adhesive film is preferably formed to a thickness of about 50 GPa.

상기 확산방지막은 계면막(334) 상부에 형성되는 물질막과 계면막(334) 하부에 형성된 도전성 플러그(324)가 후속공정을 진행하는 과정에서 서로 반응하는 것을 방지할 뿐만 아니라, 산소 분위기에서 수행되는 후속공정에서의 산소 확산에 의한 도전성 플러그(324)의 열화를 방지한다. 따라서, 확산방지막은 이러한 기능을 수행할 수 있는 물질막으로 형성하는 것이 바람직하다. 예컨대, 확산방지막은 Ir막으로 형성하는 것이 바람직하다. 물론, 확산방지막은 Ti막, Ta막, W막, Ni막, Cr막, Ir막, Ru막, 이들(Ti, Ta, W, Ni, Cr, Ir 또는 Ru)의 질화막(Nitride), 브롬화막(Boride), 탄화막(Carbide), 실리사이드막(Silicide) 또는 이들의 조합막으로 형성할 수도 있다. 또한, 확산방지막은 Ti-Si-N계 화합물막, Ti-B-N계 화합물막, Ta-Si-N계 화합물막, Ta-B-N계 화합물막, Ta-Al-N계 화합물막, W-B-N계 화합물막, W-Si-N계 화합물막, Ti-Al계 화합물막 또는 Ta-Al계 화합물막으로 형성할 수도 있다. 상기 확산방지막은 형성하는 물질막에 따라서 그 두께를 다르게 형성할 수 있지만, 40Å 내지 1800Å의 두께로 형성하는 것이 바람직하다. 확산방지막을 Ir막으로 형성한 경우에는 1100Å 정도의 두께로 형성하는 것이 바람직하다.The diffusion barrier not only prevents the material film formed on the interfacial film 334 and the conductive plug 324 formed under the interfacial film 334 from reacting with each other in a subsequent process, and is performed in an oxygen atmosphere. Deterioration of the conductive plug 324 due to oxygen diffusion in the subsequent step is prevented. Therefore, the diffusion barrier is preferably formed of a material film capable of performing this function. For example, the diffusion barrier film is preferably formed of an Ir film. Of course, the diffusion barrier includes a Ti film, a Ta film, a W film, a Ni film, a Cr film, an Ir film, a Ru film, a nitride film (Bitride), and a bromide film of these (Ti, Ta, W, Ni, Cr, Ir, or Ru). (Boride), a carbide (Carbide), a silicide film (Silicide) or a combination thereof may be formed. Further, the diffusion barrier film is a Ti-Si-N compound film, a Ti-BN compound film, a Ta-Si-N compound film, a Ta-BN compound film, a Ta-Al-N compound film, or a WBN compound film. Or a W-Si-N compound film, a Ti-Al compound film, or a Ta-Al compound film. The diffusion barrier layer may have a different thickness depending on the material layer to be formed, but preferably, the diffusion barrier layer has a thickness of 40 kPa to 1800 kPa. In the case where the diffusion barrier is formed of an Ir film, it is preferable to form a thickness of about 1100 GPa.

계면막(334)을 형성한 다음, 계면막 상에 하부 도전막(336)을 형성한다. 하부 도전막(336)은 금속 산화물막과 내열성 금속막을 순차적으로 적층하여 형성하는것이 바람직하다.After forming the interface film 334, the lower conductive film 336 is formed on the interface film. The lower conductive film 336 is preferably formed by sequentially stacking a metal oxide film and a heat resistant metal film.

상기 금속 산화물막은 산화막이라 하더라도 도전성을 가질 뿐만 아니라 후속공정에서 하부 도전막(336) 상에 형성되는 유전막(338)에서 산소 원자가 이탈하더라도 산소원자를 재 공급해줄 수 있는 물질막으로 형성하는 것이 바람직하다. 따라서, 금속 산화물막은 IrO2막으로 형성하는 것이 바람직하다. 하지만, 금속 산화물막은 IrO2막, RuO2막, (Ca, Sr)RuO3막, LaSrCoO3막 또는 이들의 조합막으로도 형성할 수 있다. 상기 금속 산화물막은 화학기상 증착방법, 원자층 증착방법, 물리적 증착방법 또는 레이저 용발방법을 사용하여 형성할 수 있다. 하지만, 금속 산화물막을 형성하기 위한 방법은 형성하고자 하는 물질막에 따라서 달라질 수 있다. 금속 산화물막을 IrO2막으로 형성할 경우에는 스퍼터링 방법을 사용하는 것이 바람직하다. 금속 산화물막의 두께는 형성하고자 하는 물질막에 따라서 달라지겠지만, 금속 산화물막은 100Å 내지 1000Å 사이의 두께로 형성할 수 있다. 금속 산화물막을 IrO2막으로 형성한 경우에는 500Å 정도의 두께로 형성하는 것이 바람직하다.The metal oxide film may be formed of a material film capable of resupplying oxygen atoms even if the oxide film is not only conductive, but also oxygen atoms escape from the dielectric film 338 formed on the lower conductive film 336 in a subsequent process. . Therefore, the metal oxide film is preferably formed of an IrO 2 film. However, the metal oxide film may also be formed of an IrO 2 film, a RuO 2 film, a (Ca, Sr) RuO 3 film, a LaSrCoO 3 film, or a combination thereof. The metal oxide film may be formed using a chemical vapor deposition method, an atomic layer deposition method, a physical vapor deposition method or a laser deposition method. However, the method for forming the metal oxide film may vary depending on the material film to be formed. When the metal oxide film is formed of an IrO 2 film, it is preferable to use a sputtering method. The thickness of the metal oxide film may vary depending on the material film to be formed, but the metal oxide film may be formed to a thickness of between 100 kPa and 1000 kPa. When the metal oxide film is formed of an IrO 2 film, it is preferable to form it with a thickness of about 500 GPa.

한편, 금속 산화물막을 형성한 다음에는 열처리 공정을 수행하여 금속 산화물막을 결정화하는 것이 바람직하다. 금속 산화물막을 열처리하는 온도는 금속 산화물막으로 형성하고자 하는 물질막에 따라서 달라진다. 금속 산화물막을 IrO2막으로 형성한 경우에는 600℃ 정도에서 상기 열처리 공정을 수행하는 것이 바람직하다.On the other hand, after the metal oxide film is formed, it is preferable to perform a heat treatment process to crystallize the metal oxide film. The temperature at which the metal oxide film is heat-treated varies depending on the material film to be formed of the metal oxide film. When the metal oxide film is formed of an IrO 2 film, it is preferable to perform the heat treatment at about 600 ° C.

상기 내열성 금속막은 후속공정에서 하부 도전막(336) 상에 형성되는유전막(338)의 결정성장을 유발할 수 있을 뿐만 아니라, 유전막(338)을 균일하게 성장시킬 수 있는 물질막으로 형성하는 것이 바람직하다. 따라서, 내열성 금속막은 Pt막으로 형성하는 것이 바람직하다. 하지만, 내열성 금속막은 Pt막, Ir막, Ru막, Rh막, Os 막, Pd막 또는 이들의 조합막으로 형성할 수도 있다. 상기 내열성 금속막은 화학기상 증착방법, 물리적 증착방법, 원자층 증착방법, 스퍼터링 방법 또는 레이저 용발방법을 사용하여 형성할 수 있다. 예를 들어, 내열성 금속막을 Pt막으로 형성할 경우에는 스퍼터링 방법을 사용하여 형성하는 것이 바람직하다. 내열성 금속막의 두께는 형성하고자 하는 물질막에 따라서 달라지지만, 내열성 금속막은 400Å 내지 2500Å 사이의 두께로 형성할 수 있다. 예를 들어, 내열성 금속막을 Pt막으로 형성한 경우에는 1500Å 정도의 두께로 형성하는 것이 바람직하다.The heat resistant metal film may not only cause crystal growth of the dielectric film 338 formed on the lower conductive film 336 in a subsequent process, but may be formed of a material film capable of uniformly growing the dielectric film 338. . Therefore, the heat resistant metal film is preferably formed of a Pt film. However, the heat resistant metal film may be formed of a Pt film, an Ir film, a Ru film, an Rh film, an Os film, a Pd film, or a combination thereof. The heat resistant metal film may be formed using a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, a sputtering method or a laser deposition method. For example, when forming a heat resistant metal film as a Pt film, it is preferable to form using a sputtering method. The thickness of the heat resistant metal film depends on the material film to be formed, but the heat resistant metal film may be formed to a thickness between 400 kPa and 2500 kPa. For example, when a heat resistant metal film is formed into a Pt film, it is preferable to form in thickness of about 1500 kPa.

하부 도전막(336)을 형성한 다음에는, 하부 도전막(336) 상에 유전막(338)을 형성한다. 상기 유전막(338)은 TiO2막, Ta2O5막 Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막, PbTiO3막, SiO2막, SiN막, (Ba, Sr)TiO3막, (Pb, La)(Zr, Ti)O3막, Pb(Zr, Ti)O3막, SrBi2Ta2O9막 또는 이들의 조합막으로 형성할 수 있다. 하지만, 후속공정에서 형성되는 캐패시터의 정전용량을 더욱 향상시키기 위하여 유전막(338)은 고유전체막 또는 강유전체막으로 형성하는 것이 바람직하다. 예를 들어, 상기 유전막(338)은 PZT막, BST막, PLZT막 또는 이들의 조합막으로 형성하는 것이 바람직하다. 유전막(338)은 통상적인 방법으로 형성할 수 있는데, 유전막(338)을 형성하기 위한 구체적인 방법의 선택은 상기에서 유전막(338)으로 나열한 물질막의 종류에 따라서 달라진다. 유전막(338)을 PZT막으로 형성한 경우에는 졸겔(sol-gel)방법을 사용하여 형성하는 것이 바람직하다. 또한, 유전막(338)의 형성두께는 유전막(338)으로 형성하고자 하는 물질막에 따라서 달라지겠지만, 유전막(338)은 500Å 내지 2000Å의 두께로 형성하는 것이 바람직하다. 유전막(338)을 PZT막으로 형성한 경우에는 2000Å 정도의 두께로 형성하는 것이 바람직하다.After the lower conductive layer 336 is formed, a dielectric layer 338 is formed on the lower conductive layer 336. The dielectric film 338 may include a TiO 2 film, a Ta 2 O 5 film, an Al 2 O 3 film, a BaTiO 3 film, a SrTiO 3 film, a Bi 4 Ti 3 O 12 film, a PbTiO 3 film, a SiO 2 film, a SiN film, (Ba , Sr) TiO 3 film, (Pb, La) (Zr, Ti) O 3 film, Pb (Zr, Ti) O 3 film, SrBi 2 Ta 2 O 9 film, or a combination thereof. However, in order to further improve the capacitance of the capacitor formed in the subsequent process, the dielectric film 338 is preferably formed of a high dielectric film or a ferroelectric film. For example, the dielectric film 338 may be formed of a PZT film, a BST film, a PLZT film, or a combination thereof. The dielectric film 338 may be formed by a conventional method, and the selection of a specific method for forming the dielectric film 338 depends on the type of material film listed as the dielectric film 338 above. When the dielectric film 338 is formed of a PZT film, the dielectric film 338 is preferably formed using a sol-gel method. The thickness of the dielectric film 338 may vary depending on the material film to be formed of the dielectric film 338. However, the dielectric film 338 is preferably formed to have a thickness of 500 kPa to 2000 kPa. In the case where the dielectric film 338 is formed of a PZT film, the dielectric film 338 is preferably formed to a thickness of about 2000 GPa.

한편, 유전막(338)을 형성한 이후에는 산소분위기 및 600℃ 내지 900℃ 사이의 온도에서 열처리를 수행한다. 유전막(338)을 PZT막으로 형성한 경우에는 750℃ 정도에서 상기 열처리 공정을 수행한다. 그러면, 상기 열처리에 의하여 유전막(338)이 조밀해져 캐패시터의 정전용량이 향상되며, 캐패시터의 누설전류 특성이 완화된다. 한편, 산소분위기의 열처리가 실시되기 때문에, 산소가 도전성 플러그(324)로 확산될 수 있다. 하지만, 확산방지막이 포함되어 있는 계면막(334)과 코발트 실리사이드막으로 된 상부 플러그(332)가 도전성 플러그(324)의 상부에 형성되어 있기 때문에, 도전성 플러그(324)의 하부막인 하부 플러그(330)로의 산소확산은 차단된다.On the other hand, after the dielectric film 338 is formed, heat treatment is performed at an oxygen atmosphere and a temperature between 600 ° C and 900 ° C. When the dielectric film 338 is formed of a PZT film, the heat treatment process is performed at about 750 ° C. As a result, the dielectric film 338 is densified by the heat treatment, so that the capacitance of the capacitor is improved, and the leakage current characteristics of the capacitor are alleviated. On the other hand, since heat treatment of the oxygen atmosphere is performed, oxygen can be diffused into the conductive plug 324. However, since the upper plug 332 made of the interfacial film 334 including the diffusion barrier film and the cobalt silicide film is formed on the upper portion of the conductive plug 324, the lower plug that is the lower film of the conductive plug 324 ( Oxygen diffusion to 330 is blocked.

유전막(338)을 형성한 다음에는, 유전막(338) 상에 상부 도전막(340)을 형성한다. 상부 도전막(340)은 내열성 금속막, 금속 산화물막 또는 이들의 조합막으로 형성할 수 있다. 상기 금속막은 Pt막, Ir막, Ru막, Rh막, Os막 또는 Pd막일 수 있으며, 상기 금속 산화물막은 RuO2막, IrO2막, (Ca, Sr)RuO3막 또는 LaSrCoO3막일 수 있다. 상부 도전막(340)은 IrO2막과 Ir막이 순차적으로 적층된 2 중막으로 형성하는것이 바람직하다. IrO2막은 유전막(338)으로부터 산소원자가 이탈할 경우 산소원자를 재공급해 준다. 한편, 상부 도전막(340)은 형성하고자 하는 물질막에 따라서 형성두께가 달라지겠지만, 상부 도전막(340)은 500Å 내지 3000Å 사이의 두께로 형성하는 것이 바람직하다. 상기 상부 도전막(340)을 금속 산화물막과 내열성 금속막이 순차적으로 적층된 2 중막으로 형성할 경우에는, 금속 산화물막은 100Å 내지 1000Å 사이의 두께로 형성하고, 내열성 금속막은 400Å 내지 2000Å 사이의 두께로 형성하는 것이 바람직하다. 상부 도전막(340)을 IrO2막과 Ir막이 순차적으로 적층된 2 중막으로 형성할 경우에는 IrO2막은 300Å 정도의 두께로 형성하고, Ir막은 1200Å 정도의 두께로 형성하는 것이 바람직하다.After the dielectric film 338 is formed, an upper conductive film 340 is formed on the dielectric film 338. The upper conductive film 340 may be formed of a heat resistant metal film, a metal oxide film, or a combination thereof. The metal film may be a Pt film, an Ir film, a Ru film, an Rh film, an Os film, or a Pd film, and the metal oxide film may be a RuO 2 film, an IrO 2 film, a (Ca, Sr) RuO 3 film, or a LaSrCoO 3 film. The upper conductive film 340 is preferably formed of a double film in which an IrO 2 film and an Ir film are sequentially stacked. The IrO 2 film supplies oxygen atoms again when oxygen atoms are separated from the dielectric film 338. Meanwhile, although the thickness of the upper conductive film 340 may vary depending on the material film to be formed, the upper conductive film 340 is preferably formed to have a thickness of between 500 kPa and 3000 kPa. When the upper conductive film 340 is formed as a double layer in which a metal oxide film and a heat resistant metal film are sequentially stacked, the metal oxide film is formed to a thickness of 100 kPa to 1000 kPa, and the heat resistant metal film has a thickness of 400 kPa to 2000 kPa. It is preferable to form. When the upper conductive film 340 is formed as a double film in which an IrO 2 film and an Ir film are sequentially stacked, the IrO 2 film is preferably formed to a thickness of about 300 GPa, and the Ir film is preferably formed to a thickness of about 1200 GPa.

도 3e를 참조하면, 계면막(334), 하부 도전막(336), 유전막(338) 및 상부 도전막(340)을 패터닝하여 계면막 패턴(334'), 캐패시터 하부전극(336'), 캐패시터 유전막(338') 및 캐패시터 상부전극(340')을 각각 형성한다. 캐패시터(C)를 형성하기 위한 상기 패터닝 단계는 1회의 사진 식각공정으로 수행될 수도 있고, 2회이상의 사진 식각공정으로 수행될 수도 있다. 캐패시터(C)를 2회의 사진 식각공정으로 형성할 경우, 먼저 상부 도전막(340)을 패터닝하여 상부전극(340')을 형성한다. 그 다음, 유전막(338), 하부 도전막(336), 계면막(334)을 패터닝하여 캐패시터 유전막(338'), 하부전극(336') 및 계면막 패턴(334')을 형성한다. 캐패시터(C)를 3회의 사진 식각공정으로 형성할 경우에는 상부 도전막(340)/유전막(338) 및 하부 도전막(336)/계면막(334) 각각에 대하여 별개의 사진 식각공정을 수행할 수도 있고, 상부 도전막(340)/유전막(338)/하부 도전막(336) 및 계면막(334) 각각에 대하여 별개의 사진 식각공정을 수행할 수도 있다.Referring to FIG. 3E, the interface film 334, the lower conductive film 336, the dielectric film 338, and the upper conductive film 340 are patterned to form the interface film pattern 334 ′, the capacitor lower electrode 336 ′, and the capacitor. A dielectric film 338 'and a capacitor upper electrode 340' are formed, respectively. The patterning step for forming the capacitor C may be performed by one photolithography process, or may be performed by two or more photolithography processes. When the capacitor C is formed by two photolithography processes, first, the upper conductive layer 340 is patterned to form the upper electrode 340 '. Next, the dielectric film 338, the lower conductive film 336, and the interface film 334 are patterned to form the capacitor dielectric film 338 ′, the lower electrode 336 ′, and the interface film pattern 334 ′. When the capacitor C is formed by three photolithography processes, a separate photolithography process may be performed on each of the upper conductive layer 340 / dielectric layer 338 and the lower conductive layer 336 and the interface layer 334. Alternatively, a separate photolithography process may be performed on each of the upper conductive film 340, the dielectric film 338, the lower conductive film 336, and the interface film 334.

도 3f 및 도 3g를 참조하면, 상기와 같이 2회 또는 3회의 사진 식각공정을 수행하여 캐패시터(C)를 형성하면, 도 3e에 도시된 것과는 달리 캐패시터(C)의 측벽 프로파일은 계단형의 형태를 가질 수 있다. 도 3f는 2회의 사진 식각공정을 수행하여 캐패시터(C)를 형성한 경우를 도시한 것이고, 도 3g는 3회의 사진 식각공정을 수행하여 캐패시터(C)를 형성한 경우를 도시한 것이다.Referring to FIGS. 3F and 3G, when the capacitor C is formed by performing the photolithography process twice or three times as described above, the sidewall profile of the capacitor C is stepped, unlike in FIG. 3E. It can have FIG. 3F illustrates a case where the capacitor C is formed by performing two photolithography processes, and FIG. 3G illustrates a case where the capacitor C is formed by performing three photolithography processes.

상기와 같이, 캐패시터(C)를 형성한 다음에는 그 결과물을 450℃ 내지 600℃도 사이의 온도 및 산소 분위기 하에서 열처리하는 것이 바람직하다. 이처럼, 열처리를 하게 되면 캐패시터를 안정화시킬 수 있으며, 상기 캐패시터를 형성하기 위하여 수행한 식각공정에서 유발된 손상을 회복시킬 수 있다. 특히, 도전성 플러그(324)의 상부 플러그(332)를 900℃까지 열적으로 안정한 면저항을 가진 코발트 실리사이드막으로 형성하게 되면, 하부 도전막(336)을 구성하는 금속 산화물막 및 유전막(338)을 형성한 이후 또는 캐패시터(C)를 형성한 이후에 수행되는 600℃ 이상의 고온 열처리 공정에서 캐패시터(C)와 하부 플러그(330) 사이의 콘택저항의 열화를 보다 효과적으로 방지할 수 있게 된다.As described above, after the formation of the capacitor C, it is preferable to heat-treat the resultant at a temperature between 450 ° C and 600 ° C and an oxygen atmosphere. As such, when the heat treatment is performed, the capacitor may be stabilized, and the damage caused by the etching process performed to form the capacitor may be recovered. In particular, when the upper plug 332 of the conductive plug 324 is formed of a cobalt silicide film having a thermally stable sheet resistance up to 900 ° C., a metal oxide film and a dielectric film 338 constituting the lower conductive film 336 are formed. The degradation of contact resistance between the capacitor C and the lower plug 330 may be more effectively prevented in a high temperature heat treatment process of 600 ° C. or higher performed after or after the formation of the capacitor C.

한편, 상기와 같이 캐패시터(C)를 형성하고 난 이후에는 ILD공정, IMD공정, 패시베이션 공정 등이 진행되는 것이 일반적이다. 그런데, 이러한 공정들이 진행되는 동안 캐패시터 유전막(338')의 유전특성이 열화될 우려가 있다. 즉, ILD공정, IMD공정 및 패시베이션 공정이 진행되는 동안에 수소 소스가스(hydrogen basedgas), 예컨대 수소가스가 발생하여 캐패시터 유전막(338')을 열화시킬 수 있다. 따라서, 캐패시터(C)를 형성하고 난 이후에 수행하는 공정에서 캐패시터(C)를 외부 환경으로부터 보호해 주기 위해, 캐패시터(C)를 감싸는 기능성막을 형성한다. 이를 위해 본 발명에 따른 반도체 메모리 소자 제조방법은 캐패시터(C)를 감싸는 다중막으로 구성된 캡슐화막(EL)을 제공한다.On the other hand, after the formation of the capacitor (C) as described above, it is common that the ILD process, the IMD process, the passivation process, and so on. However, there is a concern that the dielectric characteristics of the capacitor dielectric film 338 'may deteriorate during these processes. That is, hydrogen based gas, such as hydrogen gas, may be generated during the ILD process, the IMD process, and the passivation process to deteriorate the capacitor dielectric film 338 '. Therefore, in order to protect the capacitor C from the external environment in the process performed after the formation of the capacitor C, a functional film surrounding the capacitor C is formed. The semiconductor memory device manufacturing method according to the present invention for this purpose provides an encapsulation film (EL) consisting of a multi-layer surrounding the capacitor (C).

그런데, 다중막으로 구성된 캡슐화막(EL)은 캐패시터(C)를 외부환경으로부터 보호하기 위해 다음과 같은 기능을 수행할 수 있도록 형성하는 것이 바람직하다. 먼저, 캐패시터 유전막(338')의 휘발을 방지하여야 한다. 즉, 캐패시터 유전막(338')을 PZT막, BST막 또는 PLZT막과 같은 고유전체막 또는 강유전체막으로 형성할 경우 강유전체막이 후속하는 집적공정에서 휘발하는 것을 방지하여야 한다. 왜냐하면, 강유전체막이 휘발하면 캐패시터(C)가 열화되어 전하축적에 의하여 정보를 저장하는 고유의 기능이 상실되기 때문이다. 그리고, 캡슐화막(EL)은 캐패시터 유전막(338')과 반응을 일으키지 않아야 한다. 또한, 캡슐화막(EL)은 후속하는 집적공정에서 수소 소스가스가 직접적으로 캐패시터 유전막(338')으로 확산하는 것을 차단할 수 있어야 한다. 뿐만 아니라, 후속 집적공정에서 형성되는 층간절연막(ILD막), 금속간 절연막(IMD막) 또는 패시베이션막 내에 봉입된 수소 소스가스가 캐패시터 유전막(338')으로 확산하는 것을 차단할 수 있어야 한다.However, the encapsulation film EL composed of multiple layers is preferably formed to perform the following functions in order to protect the capacitor C from the external environment. First, volatilization of the capacitor dielectric film 338 'needs to be prevented. That is, when the capacitor dielectric film 338 'is formed of a high dielectric film or a ferroelectric film such as a PZT film, a BST film, or a PLZT film, the ferroelectric film must be prevented from volatilizing in a subsequent integration process. This is because when the ferroelectric film is volatilized, the capacitor C is deteriorated and the inherent function of storing information by the charge accumulation is lost. In addition, the encapsulation layer EL should not cause a reaction with the capacitor dielectric layer 338 ′. In addition, the encapsulation film EL should be able to block diffusion of the hydrogen source gas directly into the capacitor dielectric film 338 'in a subsequent integration process. In addition, the hydrogen source gas encapsulated in the interlayer insulating film (ILD film), the intermetallic insulating film (IMD film), or the passivation film formed in a subsequent integration process should be prevented from diffusing to the capacitor dielectric film 338 '.

따라서, 본 발명은 캡슐화막(EL)을 형성하되, 블락킹막과 캐패시터 보호막을 포함하도록 캡슐화막(EL)을 형성한다. 여기에서, 캐패시터 보호막은 후속 집적공정에서 수소 소스가스가 캐패시터 유전막(338')으로 확산하는 것을 방지하는 기능을주로 수행한다. 그리고, 블락킹막은 캐패시터 보호막보다 안쪽에 형성되어, 블락킹막의 안쪽에 형성된 물질막과 캐패시터 보호막이 서로 반응하는 것을 방지하는 기능 및/또는 캐패시터 유전막(338')의 휘발방지 기능을 주로 수행한다. 물론, 주로 수행하는 기능에 있어서 블락킹막과 캐패시터 보호막은 차이는 있지만, 상기에서 나열한 기능들을 전부 수행함은 물론이다. 블락킹막과 캐패시터 보호막의 기능은 캡슐화막(EL)을 형성하는 과정 또는 캐패시터(C)를 형성하고 난 이후에 진행되는 후속 집적공정에서 주로 나타난다. 따라서, 이에 대해서는 이후에 상세하게 언급하기로 한다.Therefore, in the present invention, the encapsulation film EL is formed, but the encapsulation film EL is formed to include the blocking film and the capacitor protective film. Here, the capacitor protective film mainly performs a function of preventing the hydrogen source gas from diffusing into the capacitor dielectric film 338 'in a subsequent integration process. In addition, the blocking film is formed inside the capacitor protective film to mainly prevent the material film formed on the inside of the blocking film and the capacitor protective film from reacting with each other and / or to prevent volatilization of the capacitor dielectric film 338 ′. Of course, although the blocking film and the capacitor protective film differ in terms of mainly performed functions, of course, all of the functions listed above are performed. The function of the blocking film and the capacitor protective film is mainly shown in the process of forming the encapsulation film EL or in the subsequent integration process performed after the formation of the capacitor C. Therefore, this will be described in detail later.

캡슐화막(EL)을 다중막으로 형성할 경우, 다음과 같이 캡슐화막(EL)을 구성하여 캐패시터(C)를 감쌀 수 있다. 예를 들어, 3중막으로 이루어진 캡슐화막(EL)의 경우, 블락킹막, 완충막 및 캐패시터 보호막의 순서로 적층시킨 캡슐화막(EL)으로 캐패시터(C)를 감쌀수 있다. 그리고, 2중막으로 이루어진 캡슐화막(EL)의 경우, 블락킹막과 캐패시터 보호막으로 적층된 캡슐화막(EL)으로 캐패시터(C)를 감쌀수도 있다. 이처럼, 캡슐화막(C)의 물질막 수 및 그 구성은 다양하게 결정될 수 있다. 그러나, 적어도 블락킹막과 캐패시터 보호막은 포함시키는 것이 바람직하다. 여기에서 적층시키고자 하는 물질막의 수는 캡슐화막(EL) 형성 공정의 경제성을 등을 고려하여 결정하여야 함은 물론이다.When the encapsulation film EL is formed in multiple layers, the encapsulation film EL may be formed as follows to surround the capacitor C. FIG. For example, in the case of the encapsulation film EL formed of a triple film, the capacitor C may be wrapped with the encapsulation film EL stacked in the order of the blocking film, the buffer film, and the capacitor protective film. In addition, in the case of the encapsulation film EL formed of a double film, the capacitor C may be wrapped by the encapsulation film EL laminated with a blocking film and a capacitor protective film. As such, the number of material films and the configuration of the encapsulation film C may be variously determined. However, it is preferable to include at least the blocking film and the capacitor protective film. Herein, the number of material films to be stacked must be determined in consideration of the economics of the encapsulation film EL process.

도 3h를 참조하면, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예에서는 캡슐화막(EL)을 2 중막으로 형성한다. 먼저, 캐패시터(C)를 감싸는 블락킹막(342)을 반도체 기판(300)의 전면에 형성한다. 그리고 나서, 블락킹막(342)상에 캐패시터 보호막(344)을 형성한다. 블락킹막(342)으로 형성할 물질막은 블락킹막(342)의 기능을 고려하여 선택한다. 바람직하게는, 블락킹막(342)은 TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 형성할 수 있다. 한편, 블락킹막(342)으로 형성하고자 하는 물질막의 선택에 있어서, 캐패시터 보호막(344)과 반응을 일으키지 않는 물질막을 선택하는 것이 바람직하다. 따라서, 블락킹막(342)을 형성하기 위한 물질막의 종류는 캐패시터 유전막(338')으로 형성한 물질막의 종류에 의하여 결정하는 것이 바람직하다. 예를 들어, PZT막, BST막 또는 PLZT막과 같은 고유전체막 또는 강유전체막으로 캐패시터 유전막(338')을 형성한 경우에는, TiO2막으로 블락킹막(342)을 형성하는 것이 바람직하다. 상기 블락킹막(342)의 두께는 블락킹막(342)이 수행하는 기능, 블락킹막(342)으로 선택한 물질막의 물성 등을 고려하여 결정한다. 따라서, 블락킹막(342)은 50Å 내지 1500Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 3H, in the first embodiment of the method of manufacturing a semiconductor memory device according to the present invention, the encapsulation film EL is formed of a double layer. First, a blocking film 342 surrounding the capacitor C is formed on the entire surface of the semiconductor substrate 300. Then, a capacitor protective film 344 is formed on the blocking film 342. The material film to be formed as the blocking film 342 is selected in consideration of the function of the blocking film 342. Preferably, the blocking film 342 may be formed of a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film. On the other hand, in selecting the material film to be formed of the blocking film 342, it is preferable to select a material film that does not react with the capacitor protective film 344. Therefore, the type of the material film for forming the blocking film 342 is preferably determined by the type of the material film formed of the capacitor dielectric film 338 '. For example, when the capacitor dielectric film 338 'is formed of a high dielectric film or a ferroelectric film such as a PZT film, a BST film, or a PLZT film, the blocking film 342 is preferably formed of a TiO 2 film. The thickness of the blocking film 342 is determined in consideration of the function performed by the blocking film 342, the properties of the material film selected as the blocking film 342, and the like. Therefore, the blocking film 342 is preferably formed to a thickness of 50 kV to 1500 kPa.

한편, 블락킹막(342)을 형성하기 위한 구체적인 방법의 선택은, 상기에서 나열한 물질막의 종류에 따라서 달라진다. 왜냐하면, 블락킹막(342)으로 형성할 수 있는 물질막으로 나열한 각각의 물질막에 따라, 블락킹막(342)의 형성시 적용이 용이한 방법이 있기 때문이다. 바람직하게는, 블락킹막(342)은 화학기상증착(Chemical Vapor deposition)방법, 물리적 증착(Physical Vapor Deposition)방법, 스퍼터링(Sputtering)방법, 원자층 증착(Atomic Layer Deposition)방법 또는 레이저 용발방법(Laser ablation)을 사용하여 형성할 수 있다. 하지만, 블락킹막(342)을 TiO2막으로 형성할 경우에는 스퍼터링 방법을 사용하여 형성하는 것이 보다 바람직하다. 몰론, 스퍼터링 방법 이외의 방법도 사용할 수 있음은 물론이다.On the other hand, the selection of a specific method for forming the blocking film 342 depends on the kind of the material film listed above. This is because, according to the respective material films listed as the material films that can be formed as the blocking film 342, there is a method that can be easily applied when the blocking film 342 is formed. Preferably, the blocking film 342 has a chemical vapor deposition method, a physical vapor deposition method, a sputtering method, an atomic layer deposition method, or a laser deposition method (Laser). ablation). However, when the blocking film 342 is formed of a TiO 2 film, it is more preferable to use the sputtering method. Of course, methods other than the sputtering method can also be used.

스퍼터링 방법을 사용하여 TiO2막을 블락킹막(342)으로 형성할 경우에, 타겟물질, 스퍼터링 가스 및 반응가스로는 각각 티탄 금속, 아르곤가스 및 산소가스를 사용할 수 있다. 그리고, 공정조건은 다음과 같이 설정할 수 있다. 예를 들어, 블락킹막(342)을 형성하기 위한 장치로 D.C 스퍼터링 장비를 사용할 때에는 1kW 내지 6kW 사이의 전력을 인가할 수 있지만, 6 kW정도인 정도인 것이 바람직하다. 그리고, 챔버의 온도는 25℃ 내지 700℃ 사이일 수 있지만, 630℃ 정도가 바람직하다. 챔버의 압력은 1 mtorr 내지 5 mtorr 사이로 조절할 수 있지만, 1 mtorr정도로 조절하는 것이 바람직하다. 또한, 아르곤가스와 산소가스의 유량은 각각 8 sccm 내지 14 sccm 사이로 조절할 수 있지만, 10 sccm정도로 각각 조절하는 것이 바람직하다.In the case of forming the TiO 2 film as the blocking film 342 using the sputtering method, titanium metal, argon gas, and oxygen gas may be used as the target material, the sputtering gas, and the reaction gas, respectively. In addition, process conditions can be set as follows. For example, when the DC sputtering equipment is used as the device for forming the blocking film 342, power between 1 kW and 6 kW can be applied, but it is preferably about 6 kW. And, the temperature of the chamber may be between 25 ° C and 700 ° C, preferably about 630 ° C. The pressure in the chamber can be adjusted between 1 mtorr and 5 mtorr, but preferably about 1 mtorr. In addition, although the flow rate of argon gas and oxygen gas can be adjusted between 8 sccm and 14 sccm, respectively, it is preferable to adjust each to about 10 sccm.

캐패시터 보호막(344)으로 형성할 물질막은 캐패시터 보호막(344)이 수행하는 기능을 고려하여 선택한다. 바람직하게는, 캐패시터 보호막(344)은 TiO2막, Ta2O5막, Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 형성할 수 있다. 여기에서, 캐패시터 보호막(344)으로 형성할 물질막의 종류는, 캐패시터 유전막(338')으로 형성된 물질막의 종류 및 블락킹막(342)으로 형성된 물질막의 종류에 따라서 달라질 수 있다. 예를 들어, 블락킹막(342)과 반응성이 있는 물질막으로 캐패시터 보호막(344)을 형성하지 않는 것이 바람직하다. 또한, 블락킹막(342)과는다른 물질막으로 캐패시터 보호막(344)을 형성하는 것이 바람직하다. 상기 물질막들 중에서 Al2O3막으로 캐패시터 보호막(344)을 형성하는 것이 보다 바람직하다. 한편, 캐패시터 보호막(344)의 두께는 캐패시터 보호막(344)이 수행하는 기능, 캐패시터 보호막(344)으로 선택한 물질막의 물성 등을 고려하여 결정한다. 바람직하게는, 캐패시터 보호막(344)은 50Å 내지 5000Å의 두께로 형성하는 것이 바람직하다. 하지만, 캐패시터 보호막(344)은 50Å 내지 1500Å의 두께로 형성하는 것이 보다 바람직하다. 한편, 캐패시터 보호막(344)이 1500Å이상이 되면, 캐패시터 보호막(344)이 층간절연막으로 사용될 수 있다. 따라서, 후속하는 ILD공정을 실시하지 않을 수 있다.The material film to be formed as the capacitor protection film 344 is selected in consideration of the function performed by the capacitor protection film 344. Preferably, the capacitor protective film 344 may be formed of a TiO 2 film, a Ta 2 O 5 film, an Al 2 O 3 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film. . The type of material film to be formed of the capacitor protective film 344 may vary depending on the type of material film formed of the capacitor dielectric film 338 ′ and the type of material film formed of the blocking film 342. For example, it is preferable not to form the capacitor protective film 344 with a material film that is reactive with the blocking film 342. In addition, it is preferable to form the capacitor protective film 344 with a material film different from the blocking film 342. It is more preferable to form the capacitor protective film 344 with the Al 2 O 3 film among the material films. On the other hand, the thickness of the capacitor protective film 344 is determined in consideration of the function performed by the capacitor protective film 344, the physical properties of the material film selected as the capacitor protective film 344, and the like. Preferably, the capacitor protective film 344 is preferably formed to a thickness of 50 kPa to 5000 kPa. However, the capacitor protective film 344 is more preferably formed to a thickness of 50 kPa to 1500 kPa. On the other hand, when the capacitor protective film 344 is 1500 kV or more, the capacitor protective film 344 can be used as the interlayer insulating film. Thus, subsequent ILD processes may not be performed.

캐패시터 보호막(344)을 형성하기 위한 구체적인 방법의 선택은, 상기에서 나열한 물질막의 종류에 따라서 달라질 수 있다. 그 이유에 대해서는 블락킹막(342)의 형성 단계를 설명하면서 이미 언급한 바 있다. 바람직하게는, 캐패시터 보호막(344)은 화학기상증착(Chemical Vapor deposition)방법, 물리적 증착(Physical Vapor Deposition)방법, 스퍼터링(Sputtering)방법, 원자층 증착(Atomic Layer Deposition)방법 또는 레이저 용발방법을 사용하여 형성할 수 있다.The selection of a specific method for forming the capacitor protective film 344 may vary depending on the type of material film listed above. The reason has already been mentioned while explaining the forming step of the blocking film 342. Preferably, the capacitor protective film 344 uses a chemical vapor deposition method, a physical vapor deposition method, a sputtering method, an atomic layer deposition method or a laser deposition method. Can be formed.

하지만, 원자층 증착방법을 사용하여 캐패시터 보호막(344)을 형성하는 것이 보다 바람직하다. 왜냐하면, 원자층 증착방법은 다음과 같은 공정상의 장점을 가지고 있기 때문이다. 즉, 원자층 증착방법은 저온에서 공정을 수행하는 것이 가능하다. 그리고, 물리적 및 화학적으로 매우 안정한 캐패시터 보호막(344)을 형성할 수있다. 따라서, 이미 언급한 바 있는 캐패시터 보호막(344)의 기능을 강화시킬 수 있다. 또한, 캐패시터 보호막(344)을 형성할 때, 1 원자층 단위로 반복 형성하기 때문에, 막의 두께를 정확하게 제어하는 것이 가능하다. 아울러, 캐패시터 보호막(344)이 증착되는 피증착표면의 토폴로지가 아무리 복잡하더라도, 100%의 스텝 커버리지를 가지도록 캐패시터 보호막(344)을 형성할 수 있다.However, it is more preferable to form the capacitor protective film 344 using the atomic layer deposition method. This is because the atomic layer deposition method has the following process advantages. That is, the atomic layer deposition method can be carried out at a low temperature. Then, the capacitor protective film 344 which is very stable physically and chemically can be formed. Therefore, the function of the capacitor protective film 344 which has already been mentioned can be strengthened. In addition, when the capacitor protective film 344 is formed, since it is repeatedly formed in units of one atomic layer, it is possible to accurately control the thickness of the film. Further, no matter how complicated the topology of the deposited surface on which the capacitor protective film 344 is deposited, the capacitor protective film 344 can be formed to have 100% step coverage.

상기 원자층 증착방법을 사용하여 캐패시터 보호막(344)으로 Al2O3막을 형성할 때에는, 먼저 원자층 증착장치의 챔버 내에 로딩된 반도체 기판의 상부로 알루미늄 소스가스를 흘려준다. 알루미늄 소스가스로는 TMA(TriMethyl Aluminum), DMAH(DiMethylAluminum Hydride), DMEAA(DiMethylEthylAmine Alane), TIBA(TriIsoButyAluminum) 또는 이들의 조합가스를 사용할 수 있다. 흘려준 알루미늄 소스가스는 반도체 기판의 전면에 화학적 또는 물리적으로 흡착된다. 그 다음, 챔버 내에 잔류하는 가스를 제거한 후, 불활성 가스로 반도체 기판의 상부를 퍼지(purge)하여 물리적으로 흡착된 알루미늄 소스가스를 제거한다. 불활성 가스는 Ar가스, N2가스, N2O가스 또는 이들의 조합가스를 사용할 수 있다. 이어서, 산소 소스가스를 반도체 기판의 상부에 흘려주다. 산소 소스가스로는 H2O가스, N2O가스, O3가스 또는 이들의 조합가스를 사용할 수 있다. 알루미늄 소스가스와 산소 소스가스와의 반응은 알루미늄 소스가스가 흡착되어 있는 반도체 기판의 상부표면에서만 일어나기 때문에, 1 원자레벨의 박막이 형성된다. 그리고나서, 잔류하는 산소 소스가스를 챔버에서 제거한 후, 불활성 가스를 퍼지하여 반도체 기판의 상부표면에 물리적으로 흡착된 산소 소스가스를 제거한다. 상기 불활성 가스로 사용할 수 있는 가스의 종류는 이미 설명한 바 있다. 상기와 같은 과정을 거쳐 1 원자레벨의 박막이 형성되면, 원자층 증착방법의 1 사이클이 종료된다. 캐패시터 보호막(344)을 소정의 두께, 예컨대 100Å의 두께로 형성할 때에는 원하는 막두께를 얻을 때까지 원자층 증착방법의 사이클을 반복한다.When the Al 2 O 3 film is formed by the capacitor protective film 344 using the atomic layer deposition method, aluminum source gas is first flowed over the semiconductor substrate loaded in the chamber of the atomic layer deposition apparatus. As an aluminum source gas, TMA (TriMethyl Aluminum), DMAH (DiMethylAluminum Hydride), DMEAA (DiMethylEthylAmine Alane), TIBA (TriIsoButyAluminum) or a combination thereof may be used. The flowed aluminum source gas is chemically or physically adsorbed on the front surface of the semiconductor substrate. Next, after removing the gas remaining in the chamber, the upper portion of the semiconductor substrate is purged with an inert gas to remove the physically adsorbed aluminum source gas. As the inert gas, Ar gas, N 2 gas, N 2 O gas, or a combination thereof may be used. Subsequently, an oxygen source gas is flowed over the semiconductor substrate. As the oxygen source gas, H 2 O gas, N 2 O gas, O 3 gas, or a combination thereof may be used. Since the reaction between the aluminum source gas and the oxygen source gas occurs only on the upper surface of the semiconductor substrate on which the aluminum source gas is adsorbed, a thin film of one atomic level is formed. Then, after the remaining oxygen source gas is removed from the chamber, the inert gas is purged to remove the oxygen source gas physically adsorbed on the upper surface of the semiconductor substrate. The kind of gas which can be used as the inert gas has already been described. When the thin film of one atomic level is formed through the above process, one cycle of the atomic layer deposition method is completed. When the capacitor protective film 344 is formed to a predetermined thickness, for example, a thickness of 100 GPa, the cycle of the atomic layer deposition method is repeated until the desired film thickness is obtained.

캐패시터 보호막(344)으로 Al2O3막을 원자층 증착방법을 사용하여 형성하기 위한 바람직한 공정조건은 다음과 같다. 즉, Al2O3막의 증착온도는 웨이퍼 온도를 기준으로 150℃ 내지 500℃ 사이일 수 있지만, 300℃ 정도가 바람직하다. 알루미늄 소스가스의 펄싱시간은 0.1 초 내지 2 초일 수 있지만, 1 초 정도인 것이 바람직하다. 그리고, 물리적으로 흡착된 알루미늄 소스가스를 제거하기 위한 불활성 가스의 퍼지시간은 0.1초 내지 10 초일 수 있지만, 5초 정도인 것이 바람직하다. 또한, 산소 소스가스의 펄싱시간은 0.1초 내지 20초일 수 있지만, 0.2 초 정도인 것이 바람직하다. 아울러, 물리적으로 흡착된 산소 소스가스를 제거하기 위한 불활성 가스의 퍼지시간은 0.1초 내지 20초일 수 있지만, 6 초 정도인 것이 바람직하다.Preferred process conditions for forming the Al 2 O 3 film as the capacitor protective film 344 using the atomic layer deposition method are as follows. That is, the deposition temperature of the Al 2 O 3 film may be between 150 ° C and 500 ° C based on the wafer temperature, but preferably about 300 ° C. The pulsing time of the aluminum source gas may be 0.1 second to 2 seconds, but preferably about 1 second. The purge time of the inert gas for removing the physically adsorbed aluminum source gas may be 0.1 seconds to 10 seconds, but is preferably about 5 seconds. In addition, the pulsing time of the oxygen source gas may be 0.1 seconds to 20 seconds, preferably about 0.2 seconds. In addition, the purge time of the inert gas for removing the physically adsorbed oxygen source gas may be 0.1 seconds to 20 seconds, preferably about 6 seconds.

한편, 캡슐화막(EL)의 기능을 더욱 향상시키기 위하여 블락킹막(342)을 형성한 후 및/또는 캐패시터 보호막(344)을 형성한 후에 열처리 단계를 수행할 수 있다.Meanwhile, in order to further improve the function of the encapsulation film EL, a heat treatment step may be performed after the blocking film 342 is formed and / or after the capacitor protective film 344 is formed.

구체적으로, 블락킹막(342)을 형성한 후에 블락킹막(342)의 절연특성을 강화시키기 위하여 산소 분위기의 열처리 공정을 선택적(Optional)으로 수행할 수 있다. 바람직하게는, 600℃ 이하에서 열처리 공정을 수행한다. 왜냐하면, 블락킹막(342)을 고온, 예컨대 600℃ 이상에서 열처리하게 되면 산소가 도전성 플러그(324)로 확산할 우려가 있기 때문이다. 보다 바람직하게는, 400℃ 내지 600℃ 사이에서 열처리 공정을 수행한다.In detail, after the blocking film 342 is formed, an oxygen heat treatment process may be optionally performed to enhance the insulating property of the blocking film 342. Preferably, the heat treatment process is performed at 600 ° C or lower. This is because oxygen may diffuse into the conductive plug 324 when the blocking film 342 is heat-treated at a high temperature, for example, 600 ° C. or higher. More preferably, the heat treatment process is performed between 400 ° C and 600 ° C.

캐패시터 보호막(344)을 형성한 다음에 캐패시터 보호막(344)의 절연특성을 강화하기 위하여 산소분위기의 열처리 공정을 선택적(optional)으로 수행할 수도 있다. 바람직하게는 600℃ 이하에서 열처리 공정을 수행한다. 보다 바람직하게는, 400℃ 내지 600℃ 사이의 온도에서 열처리 공정을 수행한다.After the capacitor protective film 344 is formed, the heat treatment process of the oxygen atmosphere may be optionally performed to enhance the insulating property of the capacitor protective film 344. Preferably, the heat treatment is performed at 600 ° C. or lower. More preferably, the heat treatment process is performed at a temperature between 400 ° C and 600 ° C.

한편, 경우에 따라서 캐패시터 보호막(344)을 형성한 이후에 600℃ 이상의 고온 열처리 공정을 수행할 수도 있다. 왜냐하면, 캡슐화막(EL)막이 형성되어 있기 때문에, 산소가 쉽게 도전성 플러그(324)로 확산되지 않기 때문이다. 특히, 원자층 증착방법 이외의 방법으로 캐패시터 보호막(344)을 형성한 경우에는, 캐패시터 보호막(344)을 형성한 후에 고온 열처리 공정을 수행하는 것이 바람직할 수도 있다. 왜냐하면, 원자층 증착방법에 의하여 형성된 캐패시터 보호막(344)의 경우는, 막질이 매우 안정하기 때문에 고온에서 열처리를 진행하지 않더라도 캐패시터 보호막(344)으로써의 기능을 수행할 수 있지만, 다른 방법으로 형성된 캐패시터 보호막(344)의 경우에는 600℃ 이상의 고온 열처리 공정을 통하여 절연특성을 강화시킬 필요가 있기 때문이다. 특히, 블락킹막(342)을 형성하고 열처리 공정을 진행하지 않았고, 캐패시터 보호막(344)을 원자층 증착방법에 의하여 형성하지 않은 경우에는, 600℃ 이상의 고온 열처리 공정을 실시하는 것이 바람직하다. 한편, 원자층증착방법에 의하여 형성된 캐패시터 보호막(344)은 막질이 안정하기 때문에, 열처리 공정이 진행되는 동안 도전성 플러그(324)로 산소가 확산되는 것을 보다 확실하게 방지할 수 있다. 따라서, 캐패시터 보호막(344)의 열처리 단계에서의 공정마진을 더욱 증가시킬 수 있게 된다.Meanwhile, in some cases, after the capacitor protective film 344 is formed, a high temperature heat treatment process of 600 ° C. or more may be performed. This is because since the encapsulation film EL film is formed, oxygen does not readily diffuse into the conductive plug 324. In particular, when the capacitor protective film 344 is formed by a method other than the atomic layer deposition method, it may be desirable to perform the high temperature heat treatment process after the capacitor protective film 344 is formed. In the case of the capacitor protective film 344 formed by the atomic layer deposition method, since the film quality is very stable, the capacitor protective film 344 can perform the function as the capacitor protective film 344 even if the heat treatment is not performed at a high temperature. This is because in the case of the protective film 344, it is necessary to strengthen the insulation characteristics through a high temperature heat treatment process of 600 ° C or higher. In particular, when the blocking film 342 is not formed and the heat treatment step is not performed, and the capacitor protective film 344 is not formed by the atomic layer deposition method, it is preferable to perform a high temperature heat treatment step of 600 ° C or higher. On the other hand, since the capacitor protective film 344 formed by the atomic layer deposition method is stable in film quality, it is possible to more reliably prevent the diffusion of oxygen into the conductive plug 324 during the heat treatment process. Therefore, the process margin in the heat treatment step of the capacitor protective film 344 can be further increased.

상기와 같이 캐패시터(C)를 캡슐화막(EL)으로 감싸게 되면, 후속공정에서 캐패시터(C)가 열화되는 것을 방지할 수 있다. 이에 대해서는 이하에서 구체적으로 설명하기로 한다.When the capacitor C is wrapped with the encapsulation film EL as described above, the capacitor C may be prevented from deteriorating in a subsequent process. This will be described in detail below.

도 3i를 참조하면, 캡슐화막(EL)을 형성하고 난 다음 ILD 공정을 진행한다. 즉, 반도체 기판(300)의 전면에 제 3 층간절연막(346)을 형성한다. 제 3 층간절연막(346)은 실리콘 산화막, 실리콘 산화질화막, BSG막, PSG막, BPSG, TEOS막, 오존-TEOS막, PE-TEOS막, USG막 또는 이들의 조합막일 수 있다.Referring to FIG. 3I, after forming the encapsulation layer EL, an ILD process is performed. That is, the third interlayer insulating film 346 is formed on the entire surface of the semiconductor substrate 300. The third interlayer insulating film 346 may be a silicon oxide film, a silicon oxynitride film, a BSG film, a PSG film, a BPSG, a TEOS film, an ozone-TEOS film, a PE-TEOS film, a USG film, or a combination thereof.

예를 들어, 제 3 층간절연막(346)을 화학기상증착방법을 사용하여 실리콘 산화막으로 형성할 경우에는, 실란가스와 산소가스가 반응가스로 사용된다. 그런데, 실란가스와 산소가스의 반응결과 수소가 부산물로 파생되어 캐패시터 유전막(338')를 열화시킬 수 있다. 그러나, 본 발명에 따르면, 캐패시터(C)는 다중막으로 구성된 캡슐화막(EL)으로 감싸여져 있기 때문에, ILD공정에서 수소가 캐패시터(C)로 확산하는 것을 차단할 수 있다. 캡슐화막(EL)을 구성하는 물질막 중에서, 특히 캐패시터 보호막(344)이 수소 차단기능을 주로 수행한다. 몰론, 정도의 차이는 있지만 블락킹막(342)도 수소 차단 기능을 수행함은 물론이다.For example, when the third interlayer insulating film 346 is formed of a silicon oxide film using a chemical vapor deposition method, silane gas and oxygen gas are used as reaction gases. However, as a result of the reaction between the silane gas and the oxygen gas, hydrogen may be derived as a by-product, which may degrade the capacitor dielectric film 338 '. However, according to the present invention, since the capacitor C is surrounded by the encapsulation film EL composed of multiple films, hydrogen can be prevented from diffusing to the capacitor C in the ILD process. Among the material films constituting the encapsulation film EL, in particular, the capacitor protective film 344 mainly performs a hydrogen blocking function. Of course, although there is a difference in degree, the blocking film 342 also performs a hydrogen blocking function, of course.

이어서, 메탈공정을 진행한다. 즉, 먼저 제 3 층간절연막(346), 캐패시터 보호막(344) 및 블락킹막(342)을 통상적인 방법으로 패터닝하여, 캐패시터 상부전극(340')의 일부를 노출시키는 콘택홀(348)을 형성한다. 제 3 층간절연막(346)은 플루오르를 기초로한(Fluorine-based) 습식식각 또는 건식식각 방법에 의하여 패터닝할 수 있다. 그리고, 캐패시터 보호막(344) 및 블락킹막(342)은 아르곤과 CF4분위기에서 반응성 이온 식각방법을 사용하여 패터닝할 수 있다. 콘택홀(348)을 형성한 다음, 상부전극 메탈콘택(350)을 형성한다. 콘택홀(348)을 형성한 후, 회복 열처리 공정(Recovery annealing)을 수행할 수도 있다. 회복 열처리 공정은, 예컨대 450℃ 내지 500℃ 사이의 온도에서 산소분위기로 수행할 수 있다. 도시하지는 않았지만, 상부전극 메탈콘택(350)이 형성될 때, 하부전극 메탈콘택도 같이 형성될 수도 있다.Next, a metal process is performed. That is, first, the third interlayer insulating film 346, the capacitor protective film 344, and the blocking film 342 are patterned in a conventional manner to form a contact hole 348 exposing a part of the capacitor upper electrode 340 ′. . The third interlayer insulating film 346 may be patterned by a fluorine-based wet etching method or a dry etching method. The capacitor protective film 344 and the blocking film 342 may be patterned by using a reactive ion etching method in an argon and CF 4 atmosphere. After forming the contact hole 348, the upper electrode metal contact 350 is formed. After the contact hole 348 is formed, a recovery annealing process may be performed. The recovery heat treatment process may be performed, for example, in an oxygen atmosphere at a temperature between 450 ° C and 500 ° C. Although not shown, when the upper electrode metal contact 350 is formed, the lower electrode metal contact may also be formed.

도 3j를 참조하면, 상부전극 메탈콘택(350)을 형성한 다음 패시베이션 공정을 진행하여 패시베이션막(352)을 형성한다. 패시베이션막(352)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합막으로 형성할 수 있다. 하지만, 패시베이션막(352)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다. 상기 패시베이션막(352)의 두께는 보통 2000Å 내지 20000Å 사이의 두께로 형성한다. 패시베이션막(352)은 화학기상증착방법, 물리적 증착방법, 원자층 증착방법, 스퍼터링 방법 또는 레이저 용발방법을 사용하여 형성할 수 있다. 하지만, 패시베이션막(352)은 PECVD방법을 사용하여 형성하는 것이 바람직하다.Referring to FIG. 3J, the passivation layer 352 is formed by forming an upper electrode metal contact 350 and then performing a passivation process. The passivation film 352 may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a combination thereof. However, the passivation film 352 is preferably formed of a silicon nitride film or a silicon oxynitride film. The passivation film 352 is usually formed to a thickness of between 2000 kPa and 20000 kPa. The passivation film 352 may be formed using a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, a sputtering method or a laser deposition method. However, the passivation film 352 is preferably formed using a PECVD method.

패시베이션막(352)을 PECVD방법을 사용하여 실리콘 질화막으로 형성할 경우에는, RF파워는 300 내지 600W일 수 있지만, 400W정도가 바람직하다. 반응챔버 내의 압력은 1 내지 15torr 사이일 수 있지만, 5torr정도인 것이 바람직하다. 반응챔버내의 온도는 150℃ 내지 500℃ 사이일 수 있지만, 300℃ 정도인 것이 바람직하다. 반응가스로 사용되는 실란가스(SiH4)의 공급유량은 50 내지 500sccm 사이일 수 있지만, 150sccm정도인 것이 바람직하다. 반응가스로 사용되는 암모니아(NH3)가스의 공급유량은 20 내지 200sccm 사이일 수 있지만, 40sccm 정도인 것이 바람직하다.When the passivation film 352 is formed of a silicon nitride film by using a PECVD method, the RF power may be 300 to 600 W, but about 400 W is preferable. The pressure in the reaction chamber may be between 1 and 15 torr, but preferably about 5 torr. The temperature in the reaction chamber may be between 150 ° C and 500 ° C, but is preferably about 300 ° C. The supply flow rate of silane gas (SiH 4 ) used as the reaction gas may be between 50 and 500 sccm, but is preferably about 150 sccm. The supply flow rate of the ammonia (NH 3 ) gas used as the reaction gas may be between 20 and 200 sccm, but is preferably about 40 sccm.

패시베이션막(352)을 PECVD방법을 사용하여 실리콘 산화질화막으로 형성할 경우에는 RF파워, 반응챔버 내의 압력 및 반응챔버 내의 온도는 패시베이션막(352)을 PECVD방법을 사용하여 실리콘 질화막으로 형성하는 경우와 실질적으로 동일하다. 다만, 반응가스로 사용되는 실란가스(SiH4)의 공급유량은 10 내지 200sccm 사이일 수 있지만, 50sccm정도인 것이 바람직하다. 반응가스로 사용되는 암모니아(NH3)가스의 공급유량은 20 내지 500sccm 사이일 수 있지만, 150sccm 정도인 것이 바람직하다. 반응가스로 사용되는 N2O가스의 공급유량은 20 내지 500sccm 사이일 수 있지만, 150sccm정도인 것이 바람직하다.When the passivation film 352 is formed of a silicon oxynitride film using PECVD, the RF power, the pressure in the reaction chamber, and the temperature in the reaction chamber are similar to the case where the passivation film 352 is formed of silicon nitride using PECVD. Substantially the same. However, the supply flow rate of the silane gas (SiH 4 ) used as the reaction gas may be between 10 and 200 sccm, but is preferably about 50 sccm. The supply flow rate of the ammonia (NH 3 ) gas used as the reaction gas may be between 20 and 500 sccm, but is preferably about 150 sccm. The supply flow rate of the N 2 O gas used as the reaction gas may be between 20 and 500 sccm, but is preferably about 150 sccm.

한편, 패시베이션막(352)을 형성하는 과정에서도, ILD공정과 마찬가지로 수소 소스가스가 캐패시터(C)로 침투할 수 있다. 하지만, 캐패시터 보호막(344)이 수소 소스가스의 캐패시터(C) 침투를 차단하게 된다. 그 결과, 패시베이션 공정이 진행되는 과정에서도 캐패시터(C)의 열화가 방지된다. 블락킹막(342)도 정도의 차이는 있지만 수소 소스가스의 캐패시터(C) 침투를 차단할 수 있음은 물론이다.On the other hand, in the process of forming the passivation film 352, the hydrogen source gas can penetrate into the capacitor C similarly to the ILD process. However, the capacitor protective film 344 blocks the penetration of the capacitor C of the hydrogen source gas. As a result, deterioration of the capacitor C is prevented even during the passivation process. Although the blocking film 342 also has a degree of difference, it is of course possible to block the penetration of the capacitor C of the hydrogen source gas.

한편, 상기 상부전극 메탈콘택(350)을 형성하기 위하여 콘택홀(348)을 형성하는 과정에서 캐패시터 상부전극(340') 상에 형성된 캡슐화막(EL)의 일부가 제거된다는 것에 대해서는 설명한 바 있다. 따라서, 메탈콘택 형성공정 이후에 수행되는 패시베이션 공정에서 수소 소스가스가 캡슐화막(EL)이 제거된 캐패시터 상부전극(340') 부분으로 침투할 수 있다. 또한, 패시베이션막(352) 자체에도 수소 소스가스가 봉입되어 있기 때문에, 패시베이션 공정이 종료된 이후에도 봉입된 상기 수소 소스가스가 캐패시터(C) 방향으로 확산하여 캐패시터 유전막(338')을 열화시킬 수도 있다. 따라서, 패시베이션 공정에서의 수소침투에 의한 캐패시터 유전막(338')의 열화를 보다 완전하게 방지하기 위하여 패시베이션 공정을 진행하기 전에 수소침투 방지막(354)을 선택적으로 형성할 수 있다. 상기 수소침투 방지막(354)은 후속 패시베이션막(352) 형성공정에서 유발되는 수소소스 가스가 캐패시터(C) 방향으로 확산하여 캐패시터 유전막(338')을 열화시키는 것을 방지한다.Meanwhile, it has been described that a part of the encapsulation layer EL formed on the capacitor upper electrode 340 ′ is removed in the process of forming the contact hole 348 to form the upper electrode metal contact 350. Therefore, in the passivation process performed after the metal contact forming process, the hydrogen source gas may penetrate into the capacitor upper electrode 340 ′ from which the encapsulation film EL is removed. In addition, since the hydrogen source gas is also encapsulated in the passivation film 352, the encapsulated hydrogen source gas may diffuse in the capacitor C direction even after the passivation process is completed, thereby degrading the capacitor dielectric film 338 '. . Therefore, in order to more fully prevent deterioration of the capacitor dielectric film 338 'due to hydrogen permeation in the passivation process, the hydrogen permeation prevention film 354 may be selectively formed before the passivation process. The hydrogen permeation prevention layer 354 prevents the hydrogen source gas induced in the subsequent passivation layer 352 forming process from diffusing toward the capacitor C to deteriorate the capacitor dielectric layer 338 ′.

상기 수소침투 방지막(354)은 캡슐화막(EL)을 구성하는 캐패시터 보호막(344)과 실질적으로 동일한 기능을 수행한다. 따라서, 수소침투 방지막(354)으로 형성하는 물질막이 갖추어야 할 물리적, 화학적, 결정학적 물성은 캐패시터 보호막(344)으로 형성하는 물질막과 실질적으로 동일하다. 상기 수소침투 방지막(354)은 Al2O3,TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막, PbTiO3막 또는 이들의 조합막으로 형성할 수 있다. 하지만, 수소침투 방지막(354)은 Al2O3막으로 형성하는 것이 바람직하다. 상기 수소침투 방지막(354)은 통상적인 방법인 화학기상 증착방법, 물리적 증착방법, 스퍼터링 방법, 원자층 증착방법 또는 레이저 용발방법을 사용하여 형성할 수 있다. 하지만, 상기 수소침투 방지막(354)은 원자층 증착방법에 의하여 형성하는 것이 바람직하다. 원자층 증착방법에 의하여 수소침투 방지막(354)을 형성할 경우에 얻을 수 있는 장점은 원자층 증착방법에 의하여 캐패시터 보호막(344)을 형성할 경우에 얻을 수 있는 장점과 실질적으로 동일하다. 상기 수소침투 방지막(354)을 원자층 증착방법에 의하여 형성할 경우에 바람직한 공정조건은, 캐패시터 보호막(344)을 원자층 증착방법으로 형성할 경우에 적용할 수 있는 바람직한 공정조건과 실질적으로 동일하다.The hydrogen penetration prevention film 354 performs substantially the same function as the capacitor protective film 344 constituting the encapsulation film EL. Therefore, the physical, chemical, and crystallographic properties of the material film formed by the hydrogen penetration barrier 354 are substantially the same as the material film formed by the capacitor protective film 344. The hydrogen penetration barrier 354 may be formed of an Al 2 O 3, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, a PbTiO 3 film, or a combination thereof. Can be. However, the hydrogen penetration prevention film 354 is preferably formed of an Al 2 O 3 film. The hydrogen permeation prevention film 354 may be formed using a chemical vapor deposition method, a physical vapor deposition method, a sputtering method, an atomic layer deposition method or a laser deposition method which is a conventional method. However, the hydrogen penetration barrier 354 is preferably formed by an atomic layer deposition method. The advantage obtained when the hydrogen permeation prevention film 354 is formed by the atomic layer deposition method is substantially the same as the advantage obtained when the capacitor protective film 344 is formed by the atomic layer deposition method. Preferred process conditions for forming the hydrogen permeation prevention film 354 by the atomic layer deposition method are substantially the same as the preferred process conditions that can be applied when the capacitor protective film 344 is formed by the atomic layer deposition method. .

상기 수소침투 방지막(354)은 50Å 내지 20000Å 사이의 두께로 형성할 수 있지만, 200Å 내지 300Å 사이의 두께로 형성하는 것이 바람직하다.The hydrogen permeation prevention film 354 may be formed to a thickness between 50 kPa and 20000 kPa, but preferably, a thickness of 200 kPa to 300 kPa.

한편, 도시하지는 않았지만 수소침투 방지막(354)을 형성하기 전에 산화막으로 된 완충막(미도시)을 선택적으로 형성할 수도 있다. 상기 완충막(미도시)은 상압 CVD방법 또는 PECVD방법을 사용하여 형성할 수 있다. 예를 들어, 상기 완충막을 상압 CVD방법에 의한 산화막으로 형성할 경우, 상기 완충막은 오존-TEOS막, PSG막 또는 BPSG막으로 형성할 수 있다. 상기 완충막을 PECVD방법에 의한 산화막으로 형성할 경우에는, 상기 완충막은 PE-TEOS막 또는 PE-SiH4막으로 형성할 수 있다.Although not shown, a buffer film (not shown) made of an oxide film may be selectively formed before the hydrogen penetration prevention film 354 is formed. The buffer film (not shown) may be formed using an atmospheric pressure CVD method or a PECVD method. For example, when the buffer film is formed of an oxide film by an atmospheric pressure CVD method, the buffer film may be formed of an ozone-TEOS film, a PSG film, or a BPSG film. When the buffer film is formed of an oxide film by PECVD, the buffer film may be formed of a PE-TEOS film or a PE-SiH 4 film.

상기 완충막(미도시)은 PE-CVD방법을 사용하여 실란가스에 기초한 산화막 또는 TEOS가스에 기초한 산화막으로 형성하는 것이 바람직하다. 완충막(미도시)을 PE-CVD방법을 사용하여 PE-TEOS막으로 형성할 경우에, RF파워는 100W 내지 500W 사이일 수 있지만, 200W인 것이 바람직하다. 반응챔버의 압력은 1 내지 15torr사이일 수 있지만, 5torr인 것이 바람직하다. 반응챔버의 온도는 150 내지 450℃ 사이일수 있지만, 300℃인 것이 바람직하다.The buffer film (not shown) is preferably formed of an oxide film based on silane gas or an oxide film based on TEOS gas using a PE-CVD method. When a buffer film (not shown) is formed of a PE-TEOS film using a PE-CVD method, the RF power may be between 100W and 500W, but is preferably 200W. The pressure in the reaction chamber may be between 1 and 15 torr, preferably 5 torr. The temperature of the reaction chamber may be between 150 and 450 ° C., but is preferably 300 ° C.

도 3a 및 도 3j를 참조하여 설명한 바와 같이, 캐패시터(C)를 캡슐화막(EL)으로 감싼 상태에서 ILD공정, 패시베이션 공정 등을 진행하면, 수소 소스가스에 의한 캐패시터 유전막(338')의 열화를 방지할 수 있다. 아울러, 패시베이션 공정을 진행하기 전에 수소침투 방지막(354)을 추가로 더 형성할 경우에는 캐패시터(C)를 형성한 이후에 수행되는 반도체 메모리 소자의 집적과정에서 캐패시터 유전막(338')이 열화되는 것을 보다 완전하게 방지할 수 있게 된다.As described with reference to FIGS. 3A and 3J, when the ILD process and the passivation process are performed while the capacitor C is encapsulated with the encapsulation film EL, deterioration of the capacitor dielectric film 338 ′ due to the hydrogen source gas is prevented. It can prevent. In addition, when the hydrogen permeation prevention film 354 is further formed before the passivation process, the capacitor dielectric film 338 ′ deteriorates during the integration process of the semiconductor memory device, which is performed after the capacitor C is formed. It can be prevented more completely.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 2 실시예는 도전성 플러그(도 3b의 324 참조)를 도핑된 폴리실리콘으로 형성하고 후속 실리사이드화 열처리 공정에서 도전성 플러그(도 3b의 324 참조) 전체를 실리사이드화한다는 점만을 제외하면, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예와 실질적으로 동일하게 공정단계들이 진행된다.A second embodiment of the method of manufacturing a semiconductor memory device according to the present invention is to form a conductive plug (see 324 in FIG. 3B) with doped polysilicon and suicide the entire conductive plug (see 324 in FIG. 3B) in a subsequent silicide heat treatment process. The process steps proceed substantially the same as the first embodiment of the method of manufacturing a semiconductor memory device according to the present invention, except that the process is performed.

제 2 실시예에서는 도전성 플러그(도 3b의 324 참조) 전체를 실리사이드화하여야 하므로, 실리사이드화 열처리 공정에서 소스 물질막으로 사용되는 고융점 금속막(도 3b의 326 참조)을 상기 제 1 실시예의 경우보다 두껍게 형성하는 것이 바람직하다. 따라서, 상기 고융점 금속막(도 3b의 326 참조)은 130Å 이상의 두께로 형성하여 실리사이드화 열처리 공정이후에도 고융점 금속막이 잔류할 수 있도록 하는 것이 바람직하다. 도전성 플러그(도 3b의 324 참조) 전체를 실리사이드화하는 열처리 공정은 제 1 실시예의 경우와 실질적으로 동일한 공정조건으로 진행된다.In the second embodiment, since the entire conductive plug (see 324 in FIG. 3B) must be silicided, a high melting point metal film (see 326 in FIG. 3B) used as a source material film in the silicide heat treatment process is used in the case of the first embodiment. It is preferable to form thicker. Therefore, the high melting point metal film (see 326 of FIG. 3B) is preferably formed to a thickness of 130 GPa or more so that the high melting point metal film remains after the silicide heat treatment process. The heat treatment process for silicideing the entire conductive plug (see 324 in FIG. 3B) is carried out under substantially the same process conditions as in the first embodiment.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 3 실시예에서는 제 1 실시예의 경우와는 달리 고융점 금속의 실리사이드막, 예컨대 코발트 실리사이드막을 상부 플러그(도 3c의 332참조)로 형성하는 것이 아니라, 계면막(도 3d의 334 참조)내에 형성한다.In the third embodiment of the method of manufacturing a semiconductor memory device according to the present invention, unlike the case of the first embodiment, a silicide film of a high melting point metal, such as a cobalt silicide film, is not formed of an upper plug (see 332 in FIG. 3C), but instead of an interface. It is formed in a film (see 334 in Fig. 3D).

도 4a를 참조하면, 제 1 실시예의 경우와 실질적으로 동일한 공정단계를 진행하여 제 1 및 제 2 층간절연막(318 및 320) 내에 도전성 플러그(324)를 형성한다. 상기 도전성 플러그(324)는 도 3c에 도시된 하부 플러그(330)와 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 도전성 플러그(324)는 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 그런 다음, 도전성 플러그(324) 및 제 2 층간절연막(320) 상에 도전막(356), 고융점 금속막(358) 및 표면 평탄화막(360)을 순차적으로 형성한다. 상기 도전막(356)은 도 3c에 도시된 하부 플러그(330)와 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 도전막(356)은 도핑된 폴리실리콘막으로 형성하되, 3000Å 내지 10000Å 사이의 두께로 형성하는 것이 바람직하다. 상기 고융점 금속막(358)은 도 3b에 도시된 고융점 금속막(326)과 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 고융점 금속막(358)은 코발트막으로 형성하되, 50Å 내지 200Å 사이의 두께로 형성하는 것이 바람직하다. 상기 표면 평탄화막(360)은 도 3b에 도시된 표면 평탄화막(328)과 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 표면 평탄화막(360)은 티타늄 질화막으로 형성하되, 50Å 내지 150Å 사이의 두께로 형성하는 것이 바람직하다.Referring to FIG. 4A, conductive plugs 324 are formed in the first and second interlayer insulating films 318 and 320 by performing the same process steps as those in the first embodiment. The conductive plug 324 may be formed of a material film substantially the same as the lower plug 330 illustrated in FIG. 3C. For example, the conductive plug 324 is preferably formed of a doped polysilicon film. Then, the conductive film 356, the high melting point metal film 358, and the surface planarization film 360 are sequentially formed on the conductive plug 324 and the second interlayer insulating film 320. The conductive film 356 may be formed of a material film substantially the same as the lower plug 330 illustrated in FIG. 3C. For example, the conductive film 356 is formed of a doped polysilicon film, it is preferable to form a thickness of between 3000kPa to 10000kPa. The high melting point metal film 358 may be formed of a material film substantially the same as the high melting point metal film 326 illustrated in FIG. 3B. For example, the high melting point metal film 358 is formed of a cobalt film, but preferably formed in a thickness of 50 kPa to 200 kPa. The surface planarization film 360 may be formed of a material film substantially the same as the surface planarization film 328 illustrated in FIG. 3B. For example, the surface planarization film 360 is formed of a titanium nitride film, it is preferable to form a thickness of 50 ~ 150Å.

한편, 도핑된 폴리실리콘막으로 도전막(356)을 형성하게 되면 도전막(356)상부표면에 자연산화막이 형성된다. 따라서, 고융점 금속막(358)을 형성하기 전에 도전막(356) 상에 형성된 자연산화막을 제거하는 것이 바람직하다. 상기 자연산화막을 제거하는 방법은, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예를 설명하면서 상세하게 설명한 바 있으므로 여기에서는 생략한다.On the other hand, when the conductive film 356 is formed of the doped polysilicon film, a natural oxide film is formed on the upper surface of the conductive film 356. Therefore, it is preferable to remove the native oxide film formed on the conductive film 356 before forming the high melting point metal film 358. Since the method for removing the native oxide film has been described in detail with reference to the first embodiment of the method of manufacturing a semiconductor memory device according to the present invention, it is omitted here.

도 4b를 참조하면, 도전막(356), 고융점 금속막(358) 및 표면 평탄화막(360)을 순차적으로 형성한 다음, 실리사이드화 열처리 공정을 수행하여 도전막(356) 상부를 실리사이드막(362)으로 변화시킨다. 상기 고융점 금속막(358)을 코발트막으로 형성한 경우에는 상기 실리사이드화 열처리 공정이 진행되는 과정에서 도전막(356)의 상부가 코발트 실리사이드막으로 변화하게 된다. 상기 실리사이드화 열처리 공정은 도 3c에 도시된 상부 플러그(332)를 형성하는 과정에서 수행한 실리사이드화 열처리 공정과 실질적으로 동일하게 진행된다.Referring to FIG. 4B, the conductive film 356, the high melting point metal film 358, and the surface planarization film 360 are sequentially formed, and then a silicide treatment heat treatment process is performed on the upper surface of the conductive film 356. 362). When the high melting point metal film 358 is formed of a cobalt film, an upper portion of the conductive film 356 is changed to a cobalt silicide film during the silicide heat treatment process. The silicidation heat treatment process proceeds substantially the same as the silicidation heat treatment process performed in the process of forming the upper plug 332 shown in FIG. 3C.

상기 실리사이드화 열처리 공정 이후에는 미반응 고융점 금속막(358) 및 표면 평탄화막(360)을 제거한다. 미반응 고융점 금속막(358) 및 표면 평탄화막(360)을 제거하는 방법은 본 발명에 따른 반도체 메모리 소자 제조방법에 대한 제 1 실시예의 경우와 실질적으로 동일하다.After the silicide treatment heat treatment process, the unreacted high melting point metal film 358 and the surface planarization film 360 are removed. The method of removing the unreacted high melting point metal film 358 and the surface planarization film 360 is substantially the same as in the first embodiment of the method of manufacturing the semiconductor memory device according to the present invention.

상기와 같이 미반응 고융점 금속막(358) 및 표면 평탄화막(360)을 제거한 이후에는, 실리사이드막(358) 상에 확산방지막(미도시)을 형성한다. 그런데, 확산방지막(미도시)을 형성하는 단계부터 진행되는 공정단계는 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예의 경우와 실질적으로 동일하므로 여기에서는 생략하기로 한다.After removing the unreacted high melting point metal film 358 and the surface planarization film 360 as described above, a diffusion barrier film (not shown) is formed on the silicide film 358. However, the process steps proceeding from forming the diffusion barrier layer (not shown) are substantially the same as those of the first embodiment of the method of manufacturing the semiconductor memory device according to the present invention, and thus will be omitted herein.

한편, 상기에서는 도전성 플러그(324) 및 도전막(356)을 별개의 공정을 진행하여 형성하였다. 하지만, 공정단계의 수를 줄이기 위하여 도전성 플러그(324) 및 도전막(356)을 하나의 공정으로 형성할 수도 있다. 예를 들어, 도핑된 폴리실리콘을 콘택홀(322) 및 제 2 층간절연막(320)상에 형성한 후, 제 2 층간절연막(320)의 상부표면에 도핑된 폴리실리콘막이 소정 높이로 잔류하도록 도핑된 폴리실리콘의 상부표면을 평탄화한다. 그러면, 도전성 플러그(324) 및 도전막(356)을 단일공정으로 형성할 수 있게 된다.Meanwhile, in the above, the conductive plug 324 and the conductive film 356 were formed by performing separate processes. However, in order to reduce the number of process steps, the conductive plug 324 and the conductive film 356 may be formed in one process. For example, after the doped polysilicon is formed on the contact hole 322 and the second interlayer insulating film 320, the doped polysilicon film on the upper surface of the second interlayer insulating film 320 remains doped at a predetermined height. The upper surface of the polysilicon is planarized. Then, the conductive plug 324 and the conductive film 356 can be formed in a single process.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 4 실시예는 확산방지막 형성단계 및 하부 도전막 형성단계를 생략한 점을 제외하면 제 3 실시예의 경우와 실질적으로 동일한 공정단계들이 진행된다. 다시 말해, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 4 실시예에서 형성되는 실리사이드막(예컨대, 코발트 실리사이드막)은 확산방지막으로써 사용될 뿐만 아니라, 캐패시터 하부전극으로써도 사용된다.In the fourth embodiment of the method of manufacturing a semiconductor memory device according to the present invention, the same process steps as in the third embodiment are performed except that the diffusion barrier film forming step and the lower conductive film forming step are omitted. In other words, the silicide film (e.g., cobalt silicide film) formed in the fourth embodiment of the semiconductor memory device manufacturing method according to the present invention is used not only as a diffusion barrier but also as a capacitor lower electrode.

한편, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 4 실시예에서는 실리사이드화 열처리 공정에서 형성되는 실리사이드막(예컨대, 코발트 실리사이드막)은 캐패시터 하부전극으로 사용되기 때문에, 상기 실리사이드화 열처리 공정에서 실리콘 소스로 사용되는 도전막(도 4a의 356 참조)은 충분한 두께로 형성하는 것이 바람직하다. 따라서, 도전막(도 4a의 356 참조)은 3000Å 내지 10000Å 사이의 두께로 형성하는 것이 바람직하다. 또한, 상기 실리사이드화 열처리 공정을 통하여 형성되는 실리사이드막(도 4b의 362 참조)이 3000Å 내지 10000Å 사이의 두께로형성되도록 상기 실리사이드화 열처리 공정을 진행하는 것이 바람직하다.Meanwhile, in the fourth embodiment of the method of manufacturing a semiconductor memory device according to the present invention, since the silicide film (eg, cobalt silicide film) formed in the silicide heat treatment process is used as the capacitor lower electrode, the silicon source in the silicide heat treatment process The conductive film (see 356 in FIG. 4A) used is preferably formed to a sufficient thickness. Therefore, it is preferable to form the conductive film (see 356 in FIG. 4A) with a thickness between 3000 kPa and 10000 kPa. In addition, it is preferable to proceed with the silicidation heat treatment process so that the silicide film (see 362 of FIG. 4b) formed through the silicidation heat treatment process is formed to a thickness between 3000 kPa and 10000 kPa.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 5 실시예는 하부 도전막을 형성하기 전에 도전성 플러그 및 제 2 층간절연막 상에 실리사이드막과 확산방지막을 순차적으로 형성한다는 점 및 상기 실리사이드막은 CVD방법 또는 스퍼터링 방법에 의하여 직접 형성된다는 점을 제외하면 제 3 실시예와 실질적으로 동일한 공정단계에 의하여 진행된다. 상기 실리사이드막은 도 3c에 도시된 상부 플러그(332)와 실질적으로 동일한 물질막으로 형성하는 것이 바람직하며, 50Å 내지 1000Å 사이의 두께로 형성하는 것이 바람직하다. 상기 확산방지막은 도 3d에 도시된 계면막(334)에 포함된 확산방지막과 실질적으로 동일한 물질막으로 형성하는 것이 바람직하다.According to a fifth embodiment of the method of fabricating a semiconductor memory device according to the present invention, a silicide film and a diffusion barrier layer are sequentially formed on a conductive plug and a second interlayer insulating film before the lower conductive film is formed. It proceeds by substantially the same process steps as in the third embodiment except that it is directly formed by the third embodiment. The silicide layer is preferably formed of a material film that is substantially the same as the upper plug 332 shown in FIG. 3C, and is preferably formed to have a thickness between 50 μm and 1000 μm. The diffusion barrier layer is preferably formed of a material film substantially the same as the diffusion barrier layer included in the interface layer 334 of FIG. 3D.

도 5를 참조하면, 본 발명에 따른 반도체 메모리 소자 제조방법의 제 6 실시예는 하부 플러그(330)와 상부 플러그(332)로 구성되는 도전성 플러그(324)의 형성단계까지는 제 1 실시예의 경우와 실질적으로 동일한 공정단계가 진행한다.Referring to FIG. 5, the sixth embodiment of the method of manufacturing a semiconductor memory device according to the present invention is the same as that of the first embodiment until the formation of the conductive plug 324 including the lower plug 330 and the upper plug 332. Substantially the same process steps proceed.

이어서, 도전성 플러그(324)의 상부 플러그(332) 상에 계면막 패턴(364)과 캐패시터 하부전극(366)을 단위셀 별로 형성한다. 구체적으로는, 상부 플러그(332) 및 제 2 층간절연막(320) 상에 계면막 및 하부 도전막을 순차적으로 형성한다. 상기 계면막 및 하부 도전막은 도 3d에 도시된 계면막(334) 및 하부 도전막(336)과 실질적으로 동일하다. 그런 다음, 사진 식각공정을 수행하여 상기 계면막 및 하부 도전막을 패터닝하여 계면막 패턴(364)과 캐패시터 하부전극(366)을 형성한다.Subsequently, the interface film pattern 364 and the capacitor lower electrode 366 are formed for each unit cell on the upper plug 332 of the conductive plug 324. Specifically, the interface film and the lower conductive film are sequentially formed on the upper plug 332 and the second interlayer insulating film 320. The interface film and the lower conductive film are substantially the same as the interface film 334 and the lower conductive film 336 shown in FIG. 3D. Then, the interface layer and the lower conductive layer are patterned by performing a photolithography process to form the interface layer pattern 364 and the capacitor lower electrode 366.

상기와 같이 계면막 패턴(364) 및 캐패시터 하부전극(366)을 형성한 이후에는 반도체 기판(300)의 전면에 통상적인 방법, 예컨대 PECVD방법을 사용하여 제 3 층간절연막(368)을 형성한다. 제 3 층간절연막(368)으로 형성할 수 있는 물질막의 종류는 제 1 층간절연막(318)을 형성할 수 있는 물질막의 종류와 실질적으로 동일하다. 그 다음, 사진 식각공정을 수행하여 제 3 층간절연막(368) 내에 캐패시터 하부전극(366)의 상부표면을 노출시키는 개구(370)를 형성한다. 그리고 나서, 상기 개구(370)의 측벽에 통상적인 방법을 사용하여 확산방지 스페이서(372)를 형성한다. 상기 확산방지 스페이서(372)는 도 3h에 도시된 캐패시터 보호막(342)과 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 확산방지 스페이서(372)는 ALD-Al2O3막으로 형성하는 것이 바람직하다. 확산방지 스페이서(372)를 형성한 다음, 확산방지 스페이서(372)의 막질을 안정화하여 그 기능을 향상시키기 위해 400℃ 내지 600℃ 사이의 온도 및 산소 분위기 하에서 열처리 공정을 선택적으로 수행할 수 있다. 상기 개구(370) 내에는 통상적인 방법, 예컨대 졸겔방법을 사용하여 캐패시터 유전막(374)을 형성한다. 상기 캐패시터 유전막(374)은 도 3e의 캐패시터 유전막(338')과 실질적으로 동일한 물질막으로 형성할 수 있다. 캐패시터 유전막(374)을 형성한 이후에는 캐패시터 유전막(374)을 결정화하고, 캐패시터 유전막(374)의 유전특성을 강화하기 위하여 600 내지 800℃ 사이의 온도 및 산소 분위기 하에서 열처리 공정을 선택적으로 수행할 수 있다. 상기 캐패시터 유전막(374)의 상부에는 캐패시터 상부전극(376)을 형성한다. 상기 캐패시터 상부전극(376)은 상부 도전막을 통상적인 방법, 예컨대 스퍼터링 방법을 사용하여 반도체 기판의 전면에 형성한 후, 사진 식각공정을 수행하여 상부 도전막을 패터닝함으로써 형성할 수 있다. 상기 상부 도전막을 형성할 수 있는 물질막의 종류, 두께, 구성 및 형성방법은 도 3d에 도시된 상부 도전막(340)의 경우와 실질적으로 동일하다. 그리고 나서, 캐패시터 유전막(374)의 상부표면 중에서 캐패시터 상부전극(376)이 형성되지 않은 부분 및 캐패시터 상부전극(376)의 표면을 직접적으로 감싸는 캡슐화막(EL')을 형성한다. 상기 캡슐화막(EL')은 도 3h에 도시된 캡슐화막(EL)과 같이 다중막으로 형성하는 것이 바람직하다. 그리고, 캡슐화막(EL')은 적어도 블락킹막(378) 및 캐패시터 보호막(380)을 포함하도록 형성하는 것이 바람직하다. 예를 들어, 반도체 기판(300)의 전면에 블락킹막(378) 및 캐패시터 보호막(380)을 순차적으로 형성한다. 블락킹막(378)과 캐패시터 보호막(380)으로 형성할 수 있는 물질막의 종류, 물질막의 두께 및 그 형성방법은 도 3h의 블락킹막(342)과 캐패시터 보호막(344)의 경우와 실질적으로 동일하다. 상기 캐패시터 보호막(380)을 형성하기 전 및/또는 캐패시터 보호막(380)을 형성한 후에 산소분위기하의 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 본 발명에 따른 반도체 메모리 소자 제조방법의 제 1 실시예와 실질적으로 동일한 공정조건하에 수행할 수 있다.After forming the interfacial film pattern 364 and the capacitor lower electrode 366 as described above, the third interlayer insulating film 368 is formed on the entire surface of the semiconductor substrate 300 by using a conventional method such as PECVD. The type of material film that can be formed of the third interlayer insulating film 368 is substantially the same as the type of material film that can form the first interlayer insulating film 318. A photolithography process is then performed to form openings 370 in the third interlayer insulating film 368 exposing the upper surface of the capacitor lower electrode 366. A diffusion barrier spacer 372 is then formed on the sidewall of the opening 370 using conventional methods. The diffusion barrier spacer 372 may be formed of a material film substantially the same as the capacitor protective film 342 illustrated in FIG. 3H. For example, the diffusion barrier spacer 372 is preferably formed of an ALD-Al 2 O 3 film. After forming the diffusion barrier spacer 372, a heat treatment process may be selectively performed under a temperature and an oxygen atmosphere of 400 ℃ to 600 ℃ to stabilize the film quality of the diffusion barrier spacer 372 to improve its function. The capacitor dielectric film 374 is formed in the opening 370 using a conventional method, such as a sol-gel method. The capacitor dielectric film 374 may be formed of a material film substantially the same as the capacitor dielectric film 338 ′ of FIG. 3E. After the capacitor dielectric film 374 is formed, the capacitor dielectric film 374 may be crystallized and a heat treatment process may be selectively performed under a temperature and an oxygen atmosphere of 600 to 800 ° C. to enhance the dielectric properties of the capacitor dielectric film 374. have. A capacitor upper electrode 376 is formed on the capacitor dielectric layer 374. The capacitor upper electrode 376 may be formed by forming an upper conductive layer on the entire surface of the semiconductor substrate using a conventional method, for example, a sputtering method, and then patterning the upper conductive layer by performing a photolithography process. The type, thickness, structure, and formation method of the material film capable of forming the upper conductive film are substantially the same as those of the upper conductive film 340 illustrated in FIG. 3D. Thereafter, an encapsulation film EL ′ is formed on the upper surface of the capacitor dielectric film 374 where the capacitor upper electrode 376 is not formed and directly surrounds the surface of the capacitor upper electrode 376. The encapsulation film EL 'is preferably formed in multiple layers, such as the encapsulation film EL shown in FIG. 3H. The encapsulation film EL 'is preferably formed to include at least the blocking film 378 and the capacitor protective film 380. For example, the blocking film 378 and the capacitor protective film 380 are sequentially formed on the entire surface of the semiconductor substrate 300. The type of material film that can be formed of the blocking film 378 and the capacitor protective film 380, the thickness of the material film, and a method of forming the same are substantially the same as those of the blocking film 342 and the capacitor protective film 344 of FIG. 3H. Before forming the capacitor protective film 380 and / or after forming the capacitor protective film 380, a heat treatment process under an oxygen atmosphere may be performed. The heat treatment process may be performed under substantially the same process conditions as the first embodiment of the method of manufacturing a semiconductor memory device according to the present invention.

캡슐화막(EL')을 형성하고 난 다음, ILD공정을 수행하여 반도체 기판(300)의 전면에 제 4 층간절연막(382)을 형성한다. 제 4 층간절연막(382)을 형성할 수 있는 물질막의 종류는 제 1 층간절연막(318)의 경우와 실질적으로 동일하다. 그런 다음, 메탈공정을 진행하여 제 4 층간절연막(382)을 관통하여 캐패시터 상부전극(376)을 콘택하는 상부전극 메탈콘택(384)을 형성한다. 도시하지는 않았지만, 이 과정에서하부전극 메탈콘택이 형성될 수도 있다. 그리고 나서, 반도체 기판(300)의 전면에 패시베이션막(386)을 형성한다. 상기 패시베이션막(386)막으로 형성할 수 있는 물질막의 종류, 두께, 구성 및 형성방법은 도 3j에 도시된 패시베이션막(352)의 경우와 실질적으로 동일하다.After the encapsulation film EL 'is formed, a fourth interlayer insulating film 382 is formed on the entire surface of the semiconductor substrate 300 by performing an ILD process. The type of material film capable of forming the fourth interlayer insulating film 382 is substantially the same as that of the first interlayer insulating film 318. Next, a metal process is performed to form an upper electrode metal contact 384 penetrating through the fourth interlayer insulating film 382 to contact the capacitor upper electrode 376. Although not shown, a bottom electrode metal contact may be formed in this process. Then, a passivation film 386 is formed over the entire surface of the semiconductor substrate 300. The type, thickness, structure, and formation method of the material film that can be formed of the passivation film 386 are substantially the same as those of the passivation film 352 illustrated in FIG. 3J.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 6 실시예에서도 캐패시터 유전막(374)을 확산방지 스페이서(372) 및 캡슐화막(EL')을 사용하여 직접적으로 감싼 후에 후속공정을 진행하기 때문에, ILD공정, 패시베이션 공정 등에서 유발되는 수소 소스가스에 의해 캐패시터 유전막(374)이 열화되는 것을 방지할 수 있다.In the sixth embodiment of the method of manufacturing a semiconductor memory device according to the present invention, the capacitor dielectric film 374 is directly wrapped using the diffusion barrier spacer 372 and the encapsulation film EL ', and then a subsequent process is performed. It is possible to prevent the capacitor dielectric film 374 from being deteriorated by the hydrogen source gas generated in the passivation process.

한편, 본 발명에 따른 반도체 메모리 소자 제조방법에 대한 제 6 실시예의 경우에도 상기 제 1 실시예와 마찬가지로, 패시베이션 공정을 진행하기 전에 수소침투 방지막(388)을 반도체 기판(300)의 전면에 선택적으로 형성할 수 있다. 또한, 도시하지는 않았지만, 수소침투 방지막(388)을 형성하기 전에 반도체 기판(300)의 전면에 완충막(미도시)을 선택적으로 형성할 수도 있다. 상기 수소침투 방지막(388) 및 완충막(미도시)으로 형성할 수 있는 물질막의 종류, 두께, 구성 및 형성방법은 상기 제 1 실시예의 경우와 실질적으로 동일하다. 상기와 같이 패시베이션 공정을 수행하기 전에 완충막(미도시) 및/또는 수소침투 방지막(388)을 형성하게 되면, 패시베이션 공정에서 유발된 수소소스 가스가 상부전극 메탈콘택(384)이 형성된 부분을 통하여 캐패시터 유전막(374)으로 확산하는 것을 보다 완전하게 차단할 수 있게 된다.Meanwhile, also in the sixth embodiment of the method of manufacturing a semiconductor memory device according to the present invention, similarly to the first embodiment, the hydrogen permeation prevention film 388 is selectively placed on the entire surface of the semiconductor substrate 300 before the passivation process. Can be formed. Although not shown, a buffer film (not shown) may be selectively formed on the entire surface of the semiconductor substrate 300 before the hydrogen penetration prevention film 388 is formed. The type, thickness, structure, and formation method of the material film that may be formed of the hydrogen penetration barrier 388 and the buffer film (not shown) are substantially the same as those of the first embodiment. When the buffer film and / or the hydrogen penetration prevention film 388 are formed before the passivation process as described above, the hydrogen source gas generated in the passivation process is formed through the upper electrode metal contact 384. The diffusion into the capacitor dielectric film 374 can be more completely blocked.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 7 실시예는 제 1 및 제 2층간절연막(318 및 320) 내에 형성된 콘택홀(322) 내에 형성되는 도전성 플러그(324) 전체를 고융점 금속의 실리사이드막으로 형성한다. 그 이후에는, 상기 제 6 실시예의 경우와 실질적으로 동일하게 공정단계들이 진행된다. 제 1 및 제 2 층간절연막(318 및 320) 내에 형성된 콘택홀(322) 내에 고융점 금속의 실리사이드막을 형성하는 방법은 상기 제 2 실시예에서 이미 설명한 바 있으므로, 여기에서는 생략한다.In a seventh embodiment of the method of fabricating a semiconductor memory device according to the present invention, a silicide film of a high melting point metal is formed in the entire conductive plug 324 formed in the contact holes 322 formed in the first and second interlayer insulating films 318 and 320. To form. Thereafter, the process steps proceed substantially the same as in the sixth embodiment. Since the method for forming the silicide film of the high melting point metal in the contact holes 322 formed in the first and second interlayer insulating films 318 and 320 has already been described in the second embodiment, it will be omitted here.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 8 실시예는 제 1 및 제 2 층간절연막(318 및 320) 내에 형성된 콘택홀(322) 내에 단일막, 예컨대 도핑된 폴리실리콘으로 이루어진 도전성 플러그(324)를 형성한다는 점, 계면막 패턴(364)은 도전막 패턴＼실리사이드막 패턴＼확산방지막 패턴이 순차적으로 적층된 3 중막 패턴이 되도록 형성한다는 점을 제외하면, 상기 제 6 실시예의 경우와 실질적으로 동일하게 공정단계들이 진행된다.An eighth embodiment of a method of manufacturing a semiconductor memory device according to the present invention includes a conductive plug 324 made of a single layer, for example, doped polysilicon, in a contact hole 322 formed in the first and second interlayer insulating films 318 and 320. The interfacial film pattern 364 is substantially the same as in the sixth embodiment except that the conductive film pattern, the silicide film pattern, and the diffusion barrier film pattern are formed to be a stacked triple film pattern. Process steps are performed.

상기와 같이 계면막 패턴(364)을 3중막 패턴으로 형성하기 위해서는 먼저, 도전성 플러그(324) 및 제 2 층간절연막(320) 상에 도전막, 실리사이드막 및 확산방지막을 순차적으로 형성한다. 그런데, 도전막, 실리사이드막 및 확산방지막을 순차적으로 형성하는 방법은 상기 제 3 실시예의 경우와 실질적으로 동일하다. 그리고, 상기 도전막, 실리사이드막 및 확산방지막으로 형성하고자 하는 물질막의 종류 및 두께는 상기 제 3 실시예의 경우와 실질적으로 동일하다.In order to form the interfacial layer pattern 364 as a triple layer pattern as described above, first, a conductive layer, a silicide layer, and a diffusion barrier layer are sequentially formed on the conductive plug 324 and the second interlayer insulating layer 320. However, the method of sequentially forming the conductive film, the silicide film, and the diffusion barrier film is substantially the same as in the third embodiment. The type and thickness of the material film to be formed of the conductive film, the silicide film, and the diffusion barrier film are substantially the same as those of the third embodiment.

본 발명에 따른 반도체 메모리 소자 제조방법의 제 9 실시예는 제 1 및 제 2 층간절연막(318 및 320) 내에 형성된 콘택홀(322) 내에 단일막, 예컨대 도핑된 폴리실리콘막으로 도전성 플러그(324)를 형성하는 단계까지는 상기 제 7 실시예의 경우와 실질적으로 동일하게 공정단계를 진행한다. 그런 다음, 도전성 플러그(324) 및 제 2 층간절연막(320) 상에 도핑된 폴리실리콘막과 실리사이드막을 형성한다. 이러한 단계는 상기 제 4 실시예의 경우와 실질적으로 동일하게 진행된다. 그런 다음, 상기 사진식각 공정을 수행하여 상기 실리사이드막 및 도핑된 폴리실리콘막을 캐패시터 하부전극(366) 및 계면막 패턴(364)으로 각각 패터닝한다. 캐피시터 하부전극(366)을 형성한 이후에는, 상기 제 6 실시예의 경우와 실질적으로 동일한 공정단계들이 진행된다.A ninth embodiment of the method of manufacturing a semiconductor memory device according to the present invention is a conductive plug 324 as a single layer, such as a doped polysilicon layer, in contact holes 322 formed in the first and second interlayer dielectric layers 318 and 320. Until the step of forming a process proceeds substantially the same as the case of the seventh embodiment. Then, the doped polysilicon film and the silicide film are formed on the conductive plug 324 and the second interlayer insulating film 320. This step proceeds substantially the same as in the case of the fourth embodiment. Then, the photolithography process is performed to pattern the silicide layer and the doped polysilicon layer into a capacitor lower electrode 366 and an interface layer pattern 364, respectively. After the capacitor lower electrode 366 is formed, substantially the same process steps as those of the sixth embodiment are performed.

본 발명에 따른 메모리 소자 제조방법의 제 10 실시예는 제 1 및 제 2 층간절연막(318 및 320) 내에 형성된 콘택홀(322) 내에 단일막, 예컨대 도핑된 폴리실리콘막으로 이루어진 도전성 플러그(324)를 형성하는 단계까지는 상기 제 7 실시예의 경우와 실질적으로 동일한 공정단계들이 진행된다. 그런 다음, 도전성 플러그(324) 및 제 2 층간절연막(320) 상에 실리사이드막과 확산방지막을 순차적으로 형성한다. 그리고 나서, 사진 식각공정을 수행하여 상기 실리사이드막 및 확산방지막을 패터닝함으로써 계면막 패턴(364)을 형성한다. 계면막 패턴(364)을 형성한 이후에는 본 발명에 따른 반도체 메모리 소자 제조방법의 제 6 실시예의 경우와 실질적으로 동일한 공정단계들이 진행된다.A tenth embodiment of a memory device manufacturing method according to the present invention is a conductive plug 324 made of a single layer, such as a doped polysilicon layer, in contact holes 322 formed in the first and second interlayer dielectric layers 318 and 320. Process steps that are substantially the same as those of the seventh embodiment are performed until the step of forming. Then, the silicide layer and the diffusion barrier layer are sequentially formed on the conductive plug 324 and the second interlayer dielectric layer 320. Thereafter, a photolithography process is performed to pattern the silicide layer and the diffusion barrier to form the interface layer pattern 364. After the formation of the interface film pattern 364, substantially the same process steps as those of the sixth embodiment of the method of fabricating the semiconductor memory device according to the present invention are performed.

이하에서는 다중막으로 이루어진 캡슐화막(EL)으로 캐패시터(C)를 감싸게 되면, ILD 공정, 패시베이션 공정에서 발생하는 수소 소스가스에 의하여 캐패시터(C)가 열화되지 않는다는 것을 실험예를통하여 설명한다. 이를 위해 시편1(S1)을 아래와 같은 조건으로 형성하였다. 그리고 나서, 시편1(S1)의 캐패시터에 -5볼트 내지 5볼트 사이의 전압을 인가하면서 분극 이력도(Polarization) 및 캐패시터의 누설전류(leakage current)를 측정하고 그 결과를 도 6 및 도 7에 각각 도시하였다.Hereinafter, the case in which the capacitor C is enclosed by the encapsulation film EL formed of multiple layers, the capacitor C is not deteriorated by the hydrogen source gas generated in the ILD process or the passivation process. For this purpose, specimen 1 (S 1 ) was formed under the following conditions. Then, the polarization hysteresis (Polarization) and the leakage current (leakage current) of the capacitor were measured while applying a voltage between -5 volts and 5 volts to the capacitor of the specimen 1 (S 1 ), and the results are shown in FIGS. 6 and 7. Shown in each.

시편 1(S1) 제작과정은 다음과 같다. 먼저, 반도체 기판 상에 캐패시터 공정을 진행하여 강유전체 캐패시터를 형성하였다. 캐패시터의 면적은 1.44×10-6㎠이고, 캐패시터 유전막은 PZT막으로서 두께는 2000Å이다. 그리고, 캐패시터의 상부전극은 Ir막과 IrO2막의 2 중막이며, 그 두께는 각각 1200Å과 300Å이고, 캐패시터 하부전극은 Pt막과 IrO2막의 2 중막이며, 그 각각 1500Å과 500Å이다.The production process of specimen 1 (S 1 ) is as follows. First, a capacitor process was performed on a semiconductor substrate to form a ferroelectric capacitor. The area of the capacitor is 1.44 × 10 −6 cm 2, and the capacitor dielectric film is a PZT film having a thickness of 2000 kPa. The upper electrode of the capacitor is a double film of an Ir film and an IrO 2 film, and its thickness is 1200 mW and 300 mW, respectively, and the capacitor lower electrode is a double film of a Pt film and an IrO 2 film, respectively.

그리고 나서, 캡슐화막을 2 중막으로 형성하였다. 즉, 블락킹막은 스퍼터링 방법을 사용하여 TiO2막을 1000Å의 두께로 형성하였다. 그리고 나서, 산소분위기 및 450℃에서 30분간 열처리 하였다. 캐패시터 보호막은 원자층 증착방법을 사용하여 Al2O3막을 120Å의 두께로 형성하였다.Then, the encapsulation film was formed into a double film. That is, using the block King film sputtering method to form TiO 2 film in a thickness of 1000Å. Then, heat treatment was performed in an oxygen atmosphere and 450 ° C. for 30 minutes. The capacitor protective film was formed using an atomic layer deposition method to form an Al 2 O 3 film having a thickness of 120 kPa.

이어서, 수소 소스가스를 유발하는 ILD공정을 진행하여 캐패시터가 형성된 반도체 기판의 전면에 층간절연막을 형성하였다. 이어서, 상부전극과 하부전극의 일부를 노출시키는 콘택홀을 형성하였다. 콘택홀을 형성하면서 생긴 손상을 회복하기 위해, 산소분위기 및 450℃에서 30 분간 시편1(S1)을 열처리하였다. 그 다음, 상부전극 메탈콘택 및 하부전극 메탈콘택을 형성하였다.Subsequently, an ILD process for inducing hydrogen source gas was performed to form an interlayer insulating film on the entire surface of the semiconductor substrate on which the capacitor was formed. Subsequently, a contact hole exposing a part of the upper electrode and the lower electrode was formed. In order to recover the damage caused by forming the contact holes, the specimen 1 (S 1 ) was heat-treated for 30 minutes at an oxygen atmosphere and 450 ° C. Next, the upper electrode metal contact and the lower electrode metal contact were formed.

도 6을 참조하면, TiO2막＼Al2O3막으로 구성된 캡슐화막을 형성하고 나서 ILD공정을 진행한 결과 캐패시터 유전막이 열화되지 않았음을 확인할 수 있다. 즉, 잔류 분극도값이 25 μC/㎠ 정도로써 원래의 값을 거의 그대로 유지하고 있음을 알 수 있다. 이 실험결과는 캡슐화막이 캐패시터 유전막의 열화를 방지하였음을 보여주고 있다.Referring to FIG. 6, after forming an encapsulation film composed of a TiO 2 film and an Al 2 O 3 film, the ILD process was performed. As a result, the capacitor dielectric film was not deteriorated. In other words, it can be seen that the residual polarization value is approximately 25 µC / cm 2, and the original value is almost maintained. The experimental results show that the encapsulation film prevented the deterioration of the capacitor dielectric film.

도 7을 참조하면, 캐패시터의 누설전류가 약 1볼트 내지 4볼트사이에서 약 10-10암페어의 값을 가지고 있음을 확인할 수 있다. 따라서, 캐패시터 누설전류는 반도체 메모리 소자의 동작전압 내에서 안정적인 분포를 보이고 있음을 확인할 수 있다. 즉, 이 실험결과도 캡슐화막이 캐패시터 유전막의 열화를 방지하고 있음을 보여주고 있다.Referring to FIG. 7, it can be seen that the leakage current of the capacitor has a value of about 10 −10 amperes between about 1 Volt and 4 Volts. Therefore, it can be seen that the capacitor leakage current shows a stable distribution within the operating voltage of the semiconductor memory device. In other words, the experimental results also show that the encapsulation film prevents the deterioration of the capacitor dielectric film.

다음은, 시편2(S2)와 시편3(S3)을 추가로 제작하고 시편1(S1)과 비교 실험을 하였다. 비교의 편의를 위하여 시편1(S1)의 블락킹막과 캐패시터 보호막으로 사용된 TiO2막 및 Al2O3막을 시편1(S1)과 동일한 방법을 사용하여 시편2(S1) 및 시편3(S3)의 캡슐화막으로 각각 형성하였다. 즉, 시편2(S1)의 캡슐화막은 TiO2막만을 스퍼터링 방법을 사용하여 형성하였고, 시편3(S3)의 캡슐화막은 Al2O3막만을 원자층 증착방법을 사용하여 형성하였다.Next, specimens 2 (S 2 ) and specimens 3 (S 3 ) were further prepared and compared with specimen 1 (S 1 ). For comparison convenience, using the same method the specimen 1 (S 1) block kingmak and used as the capacitor protection film TiO 2 film and the Al 2 O 3 film of the specimen 1 (S 1) sample 2 (S 1) and the specimen 3 It was formed by the encapsulation film of (S 3 ), respectively. That is, the encapsulation film was formed only TiO 2 film of the specimen 2 (S 1) by using the sputtering method, only the specimen encapsulating film Al 2 O 3 film of 3 (S 3) was formed by using the atomic layer deposition method.

구체적으로, 시편2(S2)와 시편3(S3)을 제조하기 위하여 먼저, 캐패시터 공정을 수행하여 반도체 기판 상에 시편1(S1)과 동일한 조건으로 캐패시터를 형성하였다. 그리고 나서, 단일막으로 이루어진 캡슐화막을 형성하였다. 시편2(S2) 및 시편3(S3)의 단일막으로 이루어진 캡슐화막은 다음과 같은 조건으로 형성되었다.Specifically, in order to manufacture specimen 2 (S 2 ) and specimen 3 (S 3 ), first, a capacitor process was performed to form a capacitor on the semiconductor substrate under the same conditions as specimen 1 (S 1 ). Then, an encapsulation film consisting of a single film was formed. An encapsulation film consisting of a single film of specimen 2 (S 2 ) and specimen 3 (S 3 ) was formed under the following conditions.

시편2(S2)는 캡슐화막으로 TiO2막을 스퍼터링 방법을 사용하여 1000Å의 두께로 형성하였다. 그리고 나서, 캡슐화막의 절연특성을 강화하기 위하여 산소분위기 및 650℃에서 30분 동안 열처리를 하였다. 시편1(S1)의 블락킹막을 형성할 때보다는 열처리 온도를 상승시켰다.Specimen 2 (S 2 ) was an encapsulation film, and a TiO 2 film was formed to a thickness of 1000 Å using the sputtering method. Then, heat treatment was performed for 30 minutes at an oxygen atmosphere and 650 ° C. to enhance the insulating properties of the encapsulation film. The heat treatment temperature was increased rather than forming the blocking film of Specimen 1 (S 1 ).

시편3(S3)은 캡슐화막으로 Al2O3막을 원자층 증착방법을 사용하여 120Å의 두께로 형성하였다. 이때, 알루미늄 소스가스 및 산소 소스가스는 Al(CH4)3가스 및 H2O가스를 각각 사용하였다. 그리고, 캡슐화막은 열처리하지 않았다.Specimen 3 (S 3 ) was formed as an encapsulation film with an Al 2 O 3 film having a thickness of 120 kPa using an atomic layer deposition method. In this case, Al (CH 4 ) 3 gas and H 2 O gas were used as the aluminum source gas and the oxygen source gas, respectively. The encapsulation film was not heat treated.

그리고 나서, 시편1(S1)과 마찬가지로 ILD공정, 메탈공정을 수행하여 시편2(S2)와 시편3(S3)의 하부전극 및 상부전극에 메탈콘택을 형성하였다.Then, the metal contact was formed on the lower electrode and the upper electrode of the specimen 2 (S 2 ) and the specimen 3 (S 3 ) by performing the ILD process and the metal process similarly to the specimen 1 (S 1 ).

그 다음, 시편2(S2) 및 시편3(S3) 각각에 대하여 시편1(S1)과 마찬가지로 전압을 변화시켜가면서 분극도를 측정하여 그 결과를 도 8에 도시하였다. 도 8에는 시편1(S1)에 대한 분극이력곡선도 함께 도시하였다.Then, the polarization degree was measured for each of the specimens 2 (S 2 ) and 3 (S 3 ) in the same manner as in the specimen 1 (S 1 ), and the results are shown in FIG. 8. 8 also shows the polarization history curve for specimen 1 (S 1 ).

한편, 시편1(S1), 시편2(S2) 및 시편3(S3)에서 12개의 칩다이를 선택하고, 배리어 콘택저항을 각각 측정하여 그 결과를 도 9에 도시하였다.Meanwhile, 12 chip dies were selected from specimen 1 (S 1 ), specimen 2 (S 2 ), and specimen 3 (S 3 ), and the barrier contact resistances were measured, respectively, and the results are shown in FIG. 9.

도 8을 참조하면, 시편2(S2)의 분극이력곡선의 면적은 시편1(S1)의 분극이력곡선의 면적보다 작다는 것을 확인할 수 있다. 즉, ILD공정에서 시편2(S2)의 캐패시터 유전막의 강유전성은 시편1(S1)보다 열화되었음을 알 수 있다. 그리고, 시편3(S3)의 잔류 분극도는 거의 0에 가깝기 때문에 캐패시터 유전막의 강유전성이 완전히 열화된 것을 확인할 수 있다. 이로부터 다음과 같은 결론을 내릴 수 있다.Referring to FIG. 8, it can be seen that the area of the polarization history curve of the specimen 2 (S 2 ) is smaller than the area of the polarization history curve of the specimen 1 (S 1 ). That is, it can be seen that the ferroelectricity of the capacitor dielectric film of specimen 2 (S 2 ) was degraded than that of specimen 1 (S 1 ) in the ILD process. In addition, since the residual polarization degree of the specimen 3 (S 3 ) is nearly zero, it can be confirmed that the ferroelectricity of the capacitor dielectric film is completely degraded. From this, the following conclusions can be drawn.

-시편2(S2)의 캡슐화막(TiO2막)은 ILD공정에서 수소의 확산을 차단할 수는 있으나, 시편1(S1)과 같이 캡슐화막을 2중막(TiO2＼Al2O3막)으로 형성한 경우보다 수소 차단효과는 약하다.-The encapsulation film (TiO 2 film) of Specimen 2 (S 2 ) can block the diffusion of hydrogen in the ILD process, but the encapsulation film is double layered (TiO 2 ＼Al 2 O 3 film) like Specimen 1 (S 1 ). The hydrogen blocking effect is weaker than that formed.

-시편1(S1)의 블락킹막(TiO2막)에 대한 열처리 온도는 시편2(S2)의 캡슐화막(TiO2막)에 대한 열처리 온도보다 낮다. 따라서, 블락킹막에 대한 절연특성이 시편2(S2)의 캡슐화막보다는 나쁨에도 불구하고 시편1(S1)의 수소 차단효과가 좋으므로, 수소확산 차단기능은 시편1(S1)의 캐패시터 보호막이 주로 수행한다.The heat treatment temperature for the blocking film (TiO 2 film) of the specimen 1 (S 1 ) is lower than the heat treatment temperature for the encapsulation film (TiO 2 film) of the specimen 2 (S 2 ). Therefore, even though the insulating property of the blocking film is worse than the encapsulation film of specimen 2 (S 2 ), the hydrogen blocking effect of specimen 1 (S 1 ) is good, so that the hydrogen diffusion blocking function is a capacitor of specimen 1 (S 1 ). The protective film is mainly performed.

- 시편2(S2)와 같이 단일막으로 캡슐화막을 형성하고, 600℃ 이상의 열처리를 통하여 캡슐화막의 절연특성을 향상시킨다고 하더라도 수소에 의한 캐패시터 열화문제를 완전히 해결하지는 못한다.-Even if the encapsulation film is formed as a single film like specimen 2 (S 2 ), and the insulation property of the encapsulation film is improved through heat treatment of 600 ° C. or more, it does not completely solve the problem of deterioration of the capacitor due to hydrogen.

- 시편3(S3)의 캐패시터의 유전막(Al2O3막)이 완전히 열화된 이유는 캡슐화막을 형성하는 방법과 관련된다. 즉, 산소 소스가스로서 H2O가스를 사용하였기 때문이다. 그런데, 본 발명은 블락킹막을 형성한 후 캐패시터 보호막을 형성한다. 따라서, 캐패시터 보호막(Al2O3)을 원자층 증착방법으로 형성할 때에 산소 소스가스로 H2O가스를 사용할 수가 있다.The reason why the dielectric film (Al 2 O 3 film) of the capacitor of specimen 3 (S 3 ) is completely degraded is related to the method of forming the encapsulation film. That is, because H 2 O gas was used as the oxygen source gas. However, the present invention forms a capacitor protective film after forming the blocking film. Therefore, when forming the capacitor protective film Al 2 O 3 by the atomic layer deposition method, H 2 O gas can be used as the oxygen source gas.

도 9를 참조하면, 시편1(S1)의 배리어 콘택저항은 시편3(S3)의 배리어 콘택저항보다는 작다는 것을 알 수 있다. 그리고, 시편2(S2)의 배리어 콘택저항은 평균 1MΩ이상으로 배리어 콘택저항이 열화되었음을 알 수 있다. 이로부터 다음과 같은 결론을 내릴 수 있다.Referring to FIG. 9, it can be seen that the barrier contact resistance of the specimen 1 (S 1 ) is smaller than the barrier contact resistance of the specimen 3 (S 3 ). In addition, it can be seen that the barrier contact resistance of the specimen 2 (S 2 ) is deteriorated to an average of 1 MΩ or more. From this, the following conclusions can be drawn.

- 시편1(S1)의 캡슐화막 중 블락킹막을 형성할 때의 열처리 온도는 450℃로써 시편2(S2)의 캡슐화막을 형성할 때의 열처리 온도인 600℃보다는 낮다. 따라서, 시편2(S2)의 배리어 콘택저항이 열화된 이유는 고온 열처리 공정을 수행하여 캡슐화막을 열처리함으로써, 산소가 콘택 플러그로 확산하였기 때문이다.The heat treatment temperature at the time of forming the blocking film of the encapsulation film of the specimen 1 (S 1 ) is 450 ° C., which is lower than the heat treatment temperature at the time of forming the encapsulation film of the specimen 2 (S 2 ). Therefore, the barrier contact resistance of the specimen 2 (S 2 ) is deteriorated because oxygen is diffused into the contact plug by performing a high temperature heat treatment to heat the encapsulation film.

- 시편3(S3)의 캡슐화막은 시편 2(S2)의 캡슐화막보다 산소의 확산을 방지하는 능력이 우수하다. 한편, 시편1(S1)의 캡슐화막 중 캐패시터 보호막은 시편3(S3)의 캡슐화막과 동일한 조건으로 형성되었다. 그런데, 산소확산차단 능력은 시편1(S1)의 캡슐화막이 우수하다. 따라서, 캡슐화막을 2중막으로 형성하면 캡슐화막의 산소차단능력이 향상된다.-The encapsulation film of specimen 3 (S 3 ) is superior to the diffusion of oxygen than the encapsulation film of specimen 2 (S 2 ). Meanwhile, the capacitor protective film of the encapsulation film of the specimen 1 (S 1 ) was formed under the same conditions as the encapsulation film of the specimen 3 (S 3 ). However, the oxygen diffusion blocking ability is excellent in the encapsulation film of the specimen 1 (S 1 ). Therefore, when the encapsulation film is formed into a double film, the oxygen blocking ability of the encapsulation film is improved.

상기에서는 첨부한 도면을 참고하여 본 발명에 대한 바람직한 실시예를 상세하게 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 본 발명의 기술적 사상의 범위 안에서 당 분야에서 통상의 지식으로 그 변형이나 그 개량이 가능하다.In the above, preferred embodiments of the present invention have been described in detail with reference to the accompanying drawings. However, the present invention is not limited thereto, and modifications and improvements thereof are possible in the field of the technical idea of the present invention with ordinary knowledge in the art.

본 발명에 따른 반도체 메모리 소자의 일 측면에 따르면, 캐패시터 유전막이 ILD막, 패시베이션막 등의 내부에 봉입된 수소에 의하여 유전특성이 열화되는 것을 방지할 수 있게 된다. 또한, 본 발명에 따른 반도체 메모리 소자의 다른 측면에 따르면, 코발트 실리사이드막과 같은 저저항 콘택용 배리어막이 구비되기 때문에 반도체 메모리 소자의 동작속도를 향상시킬 수 있다.According to an aspect of the semiconductor memory device according to the present invention, it is possible to prevent the capacitor dielectric film from deteriorating the dielectric property by hydrogen encapsulated in the ILD film, the passivation film, or the like. In addition, according to another aspect of the semiconductor memory device according to the present invention, since a barrier film for low resistance contact such as a cobalt silicide film is provided, the operation speed of the semiconductor memory device can be improved.

본 발명에 따른 반도체 메모리 소자 제조방법의 일 측면에 따르면, 다중막으로 이루어진 캡슐화막으로 캐패시터를 감싸므로써 캐패시터를 수소 소스가스로부터 보호할 수 있다. 즉, 캐패시터를 형성하고 나서 수행되는 ILD공정 등에서 유발되는 수소 소스가스에 의해 캐패시터 유전막이 열화되는 것을 방지할 수 있다. 또한, 본 발명에 따른 반도체 소자 제조방법의 또 다른 측면에 따르면, 산소 분위기 하에서 수행되는 고온 열처리 공정에서 반도체 메모리 소자의 콘택저항이 상승하는 것을 방지할 수 있다. 아울러, 패시베이션막을 형성하기 전에 완충막 및/또는 수소침투 방지막을 형성하게 되면, 패시베이션 공정에서 유발된 수소에 의하여 캐패시터 유전막이 열화되는 것을 방지할 수 있다.According to an aspect of the method of manufacturing a semiconductor memory device according to the present invention, the capacitor can be protected from the hydrogen source gas by encapsulating the capacitor in a multi-layer encapsulation film. That is, it is possible to prevent the capacitor dielectric film from being deteriorated by the hydrogen source gas generated in the ILD process or the like performed after the capacitor is formed. In addition, according to another aspect of the method of manufacturing a semiconductor device according to the present invention, it is possible to prevent the contact resistance of the semiconductor memory device from increasing in the high temperature heat treatment process performed in an oxygen atmosphere. In addition, if the buffer film and / or the hydrogen permeation prevention film are formed before the passivation film is formed, it is possible to prevent the capacitor dielectric film from being deteriorated by hydrogen generated in the passivation process.

Claims (26)

하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 삽입된 캐패시터 유전막을 포함하는 캐패시터;A capacitor including a lower electrode, an upper electrode, and a capacitor dielectric layer interposed between the lower electrode and the upper electrode; 상기 캐패시터의 전 표면을 감싸며 적어도 2개의 서로 다른 절연물질로 이루어진 물질막을 포함하는 다중 캡슐화막;A multi-encapsulation film surrounding the entire surface of the capacitor and including a material film made of at least two different insulating materials; 상기 다중 캡슐화막 상에 형성된 절연막;An insulating film formed on the multiple encapsulation film; 상기 다중 캡슐화막 및 상기 절연막을 관통하여 상기 상부전극을 콘택하는 메탈콘택;A metal contact penetrating the multi-encapsulation film and the insulating film to contact the upper electrode; 상기 메탈콘택 및 상기 절연막 상에 형성된 패시베이션막; 및A passivation film formed on the metal contact and the insulating film; And 상기 메탈콘택과 상기 패시베이션막 사이에 개재된 수소침투 방지막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a hydrogen penetration prevention layer interposed between the metal contact and the passivation layer. 제 1 항에 있어서,The method of claim 1, 상기 다중 캡슐화막은 적어도 블락킹막과 캐패시터 보호막을 포함하되, 상기 블락킹막이 상기 캐패시터 보호막의 안쪽에 구비되며 상기 블락킹막과 상기 캐패시터 보호막은 서로 다른 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The multi-encapsulation layer includes at least a blocking layer and a capacitor protective layer, wherein the blocking layer is provided inside the capacitor protective layer, and the blocking layer and the capacitor protective layer are made of a different material. 제 2 항에 있어서,The method of claim 2, 상기 다중 캡슐화막은 2 중막이고,The multi-encapsulation film is a double film, 상기 블락킹막은 상기 상부전극 메탈콘택이 상기 상부전극을 콘택하는 부분을 제외하고 캐패시터의 전 표면을 감싸는 절연막이고, 상기 캐패시터 보호막은 상기 블락킹막의 전 표면을 감싸는 절연막인 것을 특징으로 하는 반도체 메모리 소자.The blocking film is an insulating film covering the entire surface of the capacitor except for the portion where the upper electrode metal contact contacts the upper electrode, and the capacitor protective film is an insulating film surrounding the entire surface of the blocking film. . 제 2 항에 있어서,The method of claim 2, 상기 블락킹막은 상기 블락킹막의 하부에 형성된 물질막과 상기 캐패시터 보호막 사이의 반응을 방지할 수 있는 물질로 이루어지고,The blocking film is made of a material capable of preventing a reaction between a material film formed under the blocking film and the capacitor protective film. 상기 캐패시터 보호막은 상기 절연막 내에 봉입된 수소가 캐패시터 유전막으로 침투하는 것을 방지할 수 있는 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The capacitor protective film is a semiconductor memory device, characterized in that made of a material capable of preventing the hydrogen encapsulated in the insulating film penetrates into the capacitor dielectric film. 제 2 항에 있어서,The method of claim 2, 상기 블락킹막은 상기 캐패시터 유전막의 휘발을 방지할 수 있는 물질로 이루어지고,The blocking film is made of a material capable of preventing volatilization of the capacitor dielectric film, 상기 캐패시터 보호막은 상기 절연막 내에 봉입된 수소가 캐패시터 유전막으로 침투하는 것을 방지할 수 있는 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The capacitor protective film is a semiconductor memory device, characterized in that made of a material capable of preventing the hydrogen encapsulated in the insulating film penetrates into the capacitor dielectric film. 제 2 항에 있어서,The method of claim 2, 상기 블락킹막은 상기 캐패시터 유전막의 휘발을 방지하고, 상기 블락킹막의 하부에 형성된 물질막과 상기 캐패시터 보호막 사이의 반응을 방지할 수 있는 물질로 이루어지고,The blocking film is made of a material which prevents volatilization of the capacitor dielectric film and prevents a reaction between a material film formed under the blocking film and the capacitor protective film. 상기 캐패시터 보호막은 상기 절연막 내에 봉입된 수소가 캐패시터 유전막으로 침투하는 것을 방지할 수 있는 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The capacitor protective film is a semiconductor memory device, characterized in that made of a material capable of preventing the hydrogen encapsulated in the insulating film penetrates into the capacitor dielectric film. 제 2 항에 있어서,The method of claim 2, 상기 블락킹막은 400℃ 내지 600℃ 사이의 온도 및 산소 분위기 하에서 열처리된 안정화 물질막인 것을 특징으로 하는 반도체 메모리 소자.The blocking film is a semiconductor memory device, characterized in that the stabilizing material film heat-treated under an oxygen atmosphere and the temperature of 400 ℃ to 600 ℃. 제 2 항에 있어서,The method of claim 2, 상기 캐패시터 보호막은 원자층 증착방법에 의하여 형성된 ALD-물질막인 것을 특징으로 하는 반도체 메모리 소자.The capacitor protective film is a semiconductor memory device, characterized in that the ALD material film formed by the atomic layer deposition method. 제 2 항에 있어서, 상기 블락킹막과 상기 캐패시터 보호막의 각각의 두께는 50Å 내지 1500Å 사이인 것을 특징으로 하는 반도체 메모리 소자.3. The semiconductor memory device according to claim 2, wherein each of said blocking film and said capacitor protective film has a thickness between 50 mW and 1500 mW. 제 2 항에 있어서,The method of claim 2, 상기 블락킹막은 TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The blocking film is a semiconductor memory device, characterized in that the TiO 2 film, Ta 2 O 5 film, BaTiO 3 film, SrTiO 3 film, Bi 4 Ti 3 O 12 film or PbTiO 3 film. 제 2 항에 있어서,The method of claim 2, 상기 캐패시터 보호막은 Al2O3, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막,Bi4Ti3O12막 또는 PbTiO3막이되, 상기 블락킹막을 이루는 물질과는 다른 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The capacitor protective film may be an Al 2 O 3 , a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film, which is different from the material forming the blocking film. A semiconductor memory device, characterized in that consisting of. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 수소침투 방지막은 금속 산화물막인 것을 특징으로 하는 반도체 메모리 소자.And the hydrogen penetration prevention film is a metal oxide film. 제 1 항에 있어서,The method of claim 1, 상기 수소침투 방지막은 원자층 증착방법에 의하여 형성된 ALD-물질막인 것을 특징으로 하는 반도체 메모리 소자.The hydrogen penetration prevention film is an ALD material film formed by an atomic layer deposition method. 제 1 항에 있어서,The method of claim 1, 상기 수소침투 방지막은 Al2O3막, TiO2막, Ta2O5막, BaTiO3막, SrTiO3막, Bi4Ti3O12막 또는 PbTiO3막인 것을 특징으로 하는 반도체 메모리 소자.The hydrogen permeation prevention film is an Al 2 O 3 film, a TiO 2 film, a Ta 2 O 5 film, a BaTiO 3 film, an SrTiO 3 film, a Bi 4 Ti 3 O 12 film, or a PbTiO 3 film. 제 1 항에 있어서,The method of claim 1, 상기 수소침투 방지막은 400℃ 내지 600℃ 사이에서 열처리된 안정화 물질막인 것을 특징으로 하는 반도체 메모리 소자.The hydrogen penetration prevention film is a semiconductor memory device, characterized in that the stabilizing material film heat-treated between 400 ℃ to 600 ℃. 제 1 항에 있어서,The method of claim 1, 상기 메탈콘택과 상기 수소침투 방지막 사이에 개재된 완충막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a buffer film interposed between the metal contact and the hydrogen penetration barrier. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터 하부전극이 코발트 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.And the capacitor lower electrode is formed of a cobalt silicide layer. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터 하부에 형성된 층간절연막; 및An interlayer insulating film formed under the capacitor; And 상기 층간절연막 내에 구비되어 상기 캐패시터 하부전극과 전기적으로 연결되는 도전성 플러그를 더 포함하고,A conductive plug provided in the interlayer insulating film and electrically connected to the capacitor lower electrode; 상기 캐패시터 하부전극과 상기 도전성 플러그 사이에 코발트 실리사이드막이 포함된 계면막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.And an interfacial film including a cobalt silicide film between the capacitor lower electrode and the conductive plug. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터 하부에 형성된 층간절연막; 및An interlayer insulating film formed under the capacitor; And 상기 층간절연막 내에 구비되어 상기 캐패시터 하부전극과 전기적으로 연결되는 도전성 플러그를 더 포함하고,A conductive plug provided in the interlayer insulating film and electrically connected to the capacitor lower electrode; 상기 도전성 플러그는 코발트 실리사이드막으로만 이루어지거나, 도전막과 코발트 실리사이드막이 순차적으로 적층된 2중막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The conductive plug is made of a cobalt silicide film only, or a semiconductor memory device, characterized in that the conductive film and the cobalt silicide film is made of a double layer sequentially stacked. 삭제delete 삭제delete 삭제delete 하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 삽입된 캐패시터 유전막을 포함하는 캐패시터, 상기 캐패시터 상에 형성된 절연막, 상기 절연막을 관통하여 상기 상부전극과 콘택하는 메탈콘택 및 상기 메탈콘택 상에 형성된 패시베이션막을 포함하는 반도체 메모리 소자로서,A capacitor including a lower electrode, an upper electrode, and a capacitor dielectric layer interposed between the lower electrode and the upper electrode, an insulating film formed on the capacitor, a metal contact penetrating the insulating film and contacting the upper electrode, and formed on the metal contact A semiconductor memory device comprising a passivation film, 상기 메탈콘택과 상기 패시베이션막 사이에 ALD-물질막으로 이루어진 수소침투 방지막이 개재되어 있는 것을 특징으로 하는 반도체 메모리 소자.And a hydrogen permeation prevention film made of an ALD material film between the metal contact and the passivation film. 하부전극, 상부전극 및 상기 하부전극과 상기 상부전극 사이에 삽입되는 캐패시터 유전막을 포함하는 반도체 메모리 소자의 캐패시터를 반도체 기판에 형성하는 단계; 및Forming a capacitor of a semiconductor memory device on a semiconductor substrate, the capacitor including a lower electrode, an upper electrode, and a capacitor dielectric layer interposed between the lower electrode and the upper electrode; And 상기 캐패시터의 전 표면을 직접적으로 감싸는 다중 캡슐화막을 형성하는 단계;Forming a multi-encapsulation film directly surrounding the entire surface of the capacitor; 상기 다중 캡슐화막 상에 절연막을 형성하는 단계;Forming an insulating film on the multiple encapsulation film; 상기 다중 캡슐화막 및 상기 절연막을 관통하여 상기 상부전극을 콘택하는 메탈콘택을 형성하는 단계;Forming a metal contact penetrating the multiple encapsulation layer and the insulating layer to contact the upper electrode; 상기 메탈콘택 및 상기 절연막 상에 수소침투 방지막을 형성하는 단계; 및Forming a hydrogen penetration prevention layer on the metal contact and the insulating layer; And 상기 수소침투 방지막 상에 패시베이션막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And forming a passivation film on said hydrogen penetration prevention film.
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