KR100370163B1 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- KR100370163B1 KR100370163B1 KR10-2000-0078521A KR20000078521A KR100370163B1 KR 100370163 B1 KR100370163 B1 KR 100370163B1 KR 20000078521 A KR20000078521 A KR 20000078521A KR 100370163 B1 KR100370163 B1 KR 100370163B1
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- semiconductor device
- hmds
- film
- mask
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/38—Treatment before imagewise removal, e.g. prebaking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 하측에 형성되는 물질층 사이의 공간을 최소한으로 확보하여 이후 형성될 신호 라인을 평탄화시키고 저항을 감소시키기 위한 반도체 소자 제조 방법에 관한 것으로, 기판에 감광막을 증착한 후, 마스크를 통해 상기 감광막을 노광하여 프로톤을 발생시키는 단계와, 상기 감광막을 HMDS 처리하여 상기 프로톤과 HMDS와의 반응을 시키는 단계와, 상기 감광막을 냉각하는 단계와, 상기 감광막을 현상하여 상기 프로톤과 HMDS의 결합 비율이 높은 감광막 부위가 남아있도록 하여 상기 마스크의 폭보다 좁은 감광막 패턴을 형성하는 단계를 포함하여 이루어진 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for securing a minimum space between layers of a material formed on the lower side to planarize signal lines to be formed and reducing resistance. After the deposition, exposing the photoresist film through a mask to generate protons, subjecting the photoresist film to HMDS treatment to react the protons with HMDS, cooling the photoresist film, and developing the photoresist film to And forming a photoresist pattern narrower than the width of the mask by allowing the photoresist portion having a high bonding ratio between protons and HMDS to remain.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 최소한의 공간을 확보하여 소자의 성능을 향상시키기 위한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and to a semiconductor device manufacturing method for improving the performance of the device by securing a minimum space.
일반적으로, 반도체 소자에 있어서, 고집적화 될수록 셀 사이즈는 작아지고 있지만 노광 장비의 한계로 인하여 0.7㎛ 이상 두께의 감광막에서 0.18㎛ 이하로 디파인(define) 하기에는 문제가 있다. 따라서, 감광막을 노광 및 현상하였을 때그 간격이 0.18㎛가 되도록 조절하여 반도체 소자를 제조한다.In general, in the semiconductor device, the cell size becomes smaller as the integration becomes higher, but there is a problem in that it is defined to be less than 0.18 μm in the photosensitive film having a thickness of 0.7 μm or more due to the limitation of the exposure equipment. Therefore, when the photosensitive film is exposed and developed, the gap is adjusted to be 0.18 mu m to manufacture a semiconductor device.
이와 같은 종래의 반도체 소자 제조 공정을 비휘발성 메모리 소자인 EEPROM을 참조하여 설명하면 다음과 같다.Such a conventional semiconductor device manufacturing process will be described with reference to EEPROM, which is a nonvolatile memory device.
도 1a 내지 1b는 종래의 EEPROM 메모리 소자 공정 단면도이다.1A-1B are cross-sectional views of a conventional EEPROM memory device process.
도 1a와 같이 실리콘 기판(1)에 활성 영역과 필드 영역을 정의하여 필드 영역에 필드 산화막(2)을 형성한다. 그리고 활성 영역에 터널링 산화막(3)을 형성하고 전면에 도핑된 폴리 실리콘(4)과 감광막(5)을 차례로 증착한다.As shown in FIG. 1A, a field oxide film 2 is formed in the field region by defining an active region and a field region in the silicon substrate 1. In addition, a tunneling oxide film 3 is formed in the active region, and the doped polysilicon 4 and the photosensitive film 5 are sequentially deposited.
도 1b와 같이, 플로우팅 게이트 형성용 마스크를 이용한 노광 및 현상 공정으로 상기 감광막(5a)을 패터닝 한다. 그리고 상기 패터닝된 감광막(5a)을 마스크로 이용하여 상기 도핑된 폴리 실리콘(4)을 선택적으로 제거하여 플로우팅 게이트(4a)를 형성한다. 이 때, 상기 감광막 패턴과 패턴 사이는 노광 장비의 한계로 인하여 0.18㎛를 유지한다.As illustrated in FIG. 1B, the photosensitive film 5a is patterned by an exposure and development process using a floating gate forming mask. Then, the doped polysilicon 4 is selectively removed using the patterned photosensitive film 5a as a mask to form the floating gate 4a. At this time, between the photoresist pattern and the pattern is maintained at 0.18㎛ due to the limitation of the exposure equipment.
도 1c와 같이, 상기 감광막(5a)를 제거하고 전면에 1045Å 정도의 유전체막(6)(예를 들면, ONO(Oxide/Nitride/Oxide, 40/60/45Å) 등)을 증착하고, 상기 유전체막(6)위에 700Å 정도의 도핑된 폴리 실리콘(7) 및 1500Å 정도의 WSix층(8)을 차례로 증착하고 상기 도핑된 폴리 실리콘(7) 및 WSix층(8)을 선택적으로 제거하여 콘트롤 게이트 라인을 형성한다.As shown in FIG. 1C, the photosensitive film 5a is removed, and a dielectric film 6 (eg, ONO (Oxide / Nitride / Oxide, 40/60/45 Hz), etc.) of about 1045 μs is deposited on the entire surface, and the dielectric A doped polysilicon (7) and a WSix layer (8) on the order of about 700 microseconds are deposited on the film (6) in turn, and the doped polysilicon (7) and WSix layer (8) are selectively removed to control gate lines. To form.
그러나, 이와 같은 종래의 반도체 소자 제조 방법에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional semiconductor device manufacturing method has the following problems.
첫째, 상기 폴로우팅 게이트와 플로우팅 게이트 사이의 공간이 노광 장비의 한계로 인하여 약 0.18㎛ 정도를 갖고 있으므로 상기 콘트롤 게이트 라인을 형성하기 위하여 증착된 도핑된 폴리 실리콘 및 WSix층이 상기 플로우팅 게이트와 플로우팅 게이트 사이에서 움푹패인 형태(seam)를 갖는다. 따라서, 콘트롤 게이트 라인의 저항이 증가하고 이로 인하여 리딩 속도(reading speed)가 떨어지는 현상을 일으킨다.First, since the space between the floating gate and the floating gate has about 0.18 μm due to the limitation of the exposure equipment, the doped polysilicon and WSix layers deposited to form the control gate line are connected with the floating gate. It has a recessed shape between the floating gates. Therefore, the resistance of the control gate line increases, which causes a drop in reading speed.
둘째, 상기와 같이 콘트롤 게이트 라인이 상기 플로우팅 게이트 사이에서 움푹패인 형태를 가지므로 후속 공정 진행 시 평탄화에 영향을 미쳐 증착 불량(coating fail) 등을 일으킨다.Second, as described above, since the control gate line has a recessed shape between the floating gates, the control gate line affects the planarization during the subsequent process, thereby causing a coating failure.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 플로우팅 게이트를 패터닝할 때, 플로우팅 게이트 사이의 공간을 최소로하여 콘트롤 게이트 라인이 상기 플로우팅 게이트 라인 사이에서 움푹패인 형태를 갖지 않도록 하여 소자의 리딩 속도를 향상시키고 공정을 단순화할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and when patterning the floating gate, the space between the floating gates is minimized so that the control gate line does not have a recessed shape between the floating gate lines. An object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the reading speed of the device and simplify the process.
도 1a 내지 1c는 종래의 반도체 소자 공정 단면도1A to 1C are cross-sectional views of a conventional semiconductor device process
도 2a 내지 2c는 본 발명에 따른 반도체 소자 공정 단면도2A to 2C are cross-sectional views of a semiconductor device process according to the present invention.
도 3a 내지 3d는 본 발명에 따른 감광막의 노광 및 현상 공정 단면도3A to 3D are cross-sectional views of an exposure and development process of the photosensitive film according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 실리콘 기판 2 : 필드 산화막1: silicon substrate 2: field oxide film
3 : 터널링 산화막 4, 7 : 도핑된 폴리 실리콘3: tunneling oxide film 4, 7: doped polysilicon
4a : 플로우팅 게이트 5, 5a : 감광막4a: floating gate 5, 5a: photosensitive film
6 : 유전체층 8 : WSix층6: dielectric layer 8: WSix layer
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은, 기판에 감광막을 증착한 후, 마스크를 통해 상기 감광막을 노광하여 프로톤을 발생시키는 단계와, 상기 감광막을 HMDS 처리하여 상기 프로톤과 HMDS와의 반응을 시키는 단계와, 상기 감광막을 냉각하는 단계와, 상기 감광막을 현상하여 상기 프로톤과 HMDS의 결합 비율이 높은 감광막 부위가 남아있도록 하여 상기 마스크의 폭보다 좁은 감광막 패턴을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.The semiconductor device manufacturing method of the present invention for achieving the above object is, after depositing a photoresist film on a substrate, exposing the photoresist film through a mask to generate a proton, and by the HMDS treatment of the photoresist film with the protons and HMDS Reacting, cooling the photoresist, and developing the photoresist to form a photoresist pattern narrower than the width of the mask by leaving a photoresist portion having a high bonding ratio between the protons and HMDS. Has its features.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은, 기판의 필드 영역에 필드 산화막을 형성하고 활성 영역에 터널링 산화막을 형성하는 단계와, 전면에 도전막과 감광막을 차례로 증착하는 단계와, 플로우팅 게이트 형성용 마스크를 이용하여 상기 감광막을 노광, HMDS 처리 및 냉각시키는 단계와, 상기 노광된 부분이 상기 마스크의 간격보다 더 좁은 간격을 갖도록 상기 감광막을 현상하는 단계와, 상기 감광막을 마스크로 이용하여 도전층을 식각하여 플로우팅 게이트들을 형성하는 단계와, 전면에 유전체막 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.In addition, the semiconductor device manufacturing method of the present invention for achieving the above object, the step of forming a field oxide film in the field region of the substrate and a tunneling oxide film in the active region, and depositing a conductive film and a photosensitive film on the front Exposing, HMDS processing and cooling the photoresist using a floating gate forming mask; developing the photoresist such that the exposed portion has a narrower spacing than that of the mask; And forming a floating gate by etching the conductive layer using a mask, and forming a dielectric film and a control gate on the entire surface.
상기와 같은 특징을 갖는 본 발명의 반도체 소자 제조 방법을 첨부된 도면을참조하여 보다 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, the semiconductor device manufacturing method of the present invention having the features as described above in more detail as follows.
도 2a 내지 2c는 본 발명에 따른 EEPROM 공정 단면도이고, 도 3a 내지 3d는 본 발명에 따른 감광막 패턴 시의 공정 단면도이다.2A to 2C are cross-sectional views of an EEPROM process according to the present invention, and FIGS. 3A to 3D are cross-sectional views of a process of photosensitive film pattern according to the present invention.
도 2a와 같이 실리콘 기판(1)에 활성 영역과 필드 영역을 정의하여 필드 영역에 필드 산화막(2)을 형성한다. 그리고 활성 영역에 터널링 산화막(3)을 형성하고 전면에 도핑된 폴리 실리콘(4)과 감광막(5)을 차례로 증착한다.As shown in FIG. 2A, an active region and a field region are defined in the silicon substrate 1 to form a field oxide film 2 in the field region. In addition, a tunneling oxide film 3 is formed in the active region, and the doped polysilicon 4 and the photosensitive film 5 are sequentially deposited.
도 2b와 같이, 플로우팅 게이트 형성용 마스크를 이용한 노광 및 현상 공정으로 상기 감광막(5a)을 패터닝 한다. 그리고 상기 패터닝된 감광막(5a)을 마스크로 이용하여 상기 도핑된 폴리 실리콘(4)을 선택적으로 제거하여 플로우팅 게이트(4a)를 형성한다.As illustrated in FIG. 2B, the photosensitive film 5a is patterned by an exposure and development process using a floating gate forming mask. Then, the doped polysilicon 4 is selectively removed using the patterned photosensitive film 5a as a mask to form the floating gate 4a.
이 때, 상기 감광막 패턴 공정의 상세한 설명은 도 3과 같다.At this time, the detailed description of the photosensitive film pattern process is as shown in FIG.
즉, 도 3a 및 도 3b와 같이, 상기 감광막(5)을 증착하고 플로우팅 게이트 패턴용 마스크(mask) 및 노광 장비를 이용하여 0.18㎛로 정해지는 에너지 양(energy dose)으로 노광한다.That is, as illustrated in FIGS. 3A and 3B, the photosensitive film 5 is deposited and exposed to an energy dose of 0.18 μm using a mask and exposure equipment for the floating gate pattern.
도 3c 및 도 3d와 같이, 90℃ 이상에서 HMDS 처리를 90초 이상하고 냉각 플레이트(cooling plate)에서 60초 이상 처리한 다음, P.E.B.(Post Exposure Bake)를 거처 상기 노광된 감광막(5)을 현상하면, 감광막 패턴 사이의 공간이 약 0.15㎛로 현상된다.As shown in FIGS. 3C and 3D, the HMDS treatment is performed at 90 ° C. or higher for 90 seconds or longer and 60 seconds or longer on a cooling plate, and then the exposed photosensitive film 5 is developed through PEB (Post Exposure Bake). In this case, the space between the photoresist patterns is developed to about 0.15 탆.
이 때, 상기 노광 후 P.E.B. 공정 중간에 HMDS를 웨이퍼 표면에 고르게 분사시킨 후, HMDS와 프로톤(proton)의 반응이 일어날 수 있는 온도로 열처리를 하면 노광 공정에서 생긴 프로톤의 확산이 일어나므로 상기 HMDS와 프로톤 간의 결합이 상기 감광막 표면에서 일어나고 확산되어서 계속 일어나므로 프로톤의 원래 역할인 P.A.G(Photo Acid Generator)와의 반응으로 또 다른 프로톤의 생성 작용을 억제시키고 비교적 프로톤의 농도가 적은 측벽 부분에서 HMDS와 결합이 되는 반응 분자수가 중앙 부분과 비교했을 때 상대적으로 많게되므로 현상 공정에서 TMAH(TetraMethylAmmoniumHydroxide)에 현상되지 않고 반응된 분자수 만큼 측벽 부분에 고르게 남게되어 공간 축소 효과를 가져오는 것이다. 따라서, 0.18㎛가 한계인 마스크 및 노광 장비를 이용하여 감광막 패턴 사이의 공간이 0.15㎛되는 감광막 패턴을 형성하고 이를 이용하여 도핑된 폴리 실리콘(4)을 식각하면, 플로우팅 게이트들 사이의 공간이 0.15㎛ 이하가 되는 플로우팅 게이트를 형성한다.At this time, the P.E.B. Evenly spraying the HMDS on the wafer surface in the middle of the process, and then heat treatment at a temperature at which the reaction between the HMDS and protons can occur, the proton diffusion produced in the exposure process occurs, so that the bonding between the HMDS and the protons is the surface of the photoresist film. It occurs in and spreads out, so the reaction with the original role of protons, PAG (Photo Acid Generator), inhibits the production of another proton, and the number of reactive molecules that are combined with HMDS in the sidewalls where the concentration of protons is relatively low In comparison, since it is relatively large, it is not developed in TMAH (TetraMethylAmmonium Hydroxide) in the development process and remains evenly on the sidewall as much as the number of reacted molecules, resulting in a space reduction effect. Therefore, when a photoresist pattern having a space between the photoresist patterns is formed by using a mask and exposure equipment having a limit of 0.18 μm and the doped polysilicon 4 is etched using the photoresist pattern, the space between the floating gates is formed. A floating gate which becomes 0.15 micrometer or less is formed.
도 2c와 같이, 상기 감광막(5a)를 제거하고 전면에 1045Å 정도의 유전체막(6)(예를 들면, ONO(Oxide/Nitride/Oxide, 40/60/45Å) 등)을 증착하고, 상기 유전체막(6)위에 700Å 정도의 도핑된 폴리 실리콘(7) 및 1500Å 정도의 WSix층(8)을 차례로 증착하고 상기 도핑된 폴리 실리콘(7) 및 WSix층(8)을 선택적으로제거하여 콘트롤 게이트 라인을 형성한다.As shown in FIG. 2C, the photosensitive film 5a is removed, and a dielectric film 6 (eg, ONO (Oxide / Nitride / Oxide, 40/60/45 Hz), etc.) of about 1045 μs is deposited on the entire surface of the dielectric layer. A layer of doped polysilicon (7) and a WSix layer (approximately 1500 ns) on the film (6) are deposited sequentially, and the doped polysilicon (7) and WSix layer (8) are selectively removed to control gate lines. To form.
이와 같이 플로우팅 게이트들 사이의 공간이 0.15㎛로 패터닝되므로 다음 공정의 콘트롤 게이트 라인 형성 시 움푹패인 것이 방지되고 평탄하게 증착된다.As such, the space between the floating gates is patterned to 0.15 占 퐉, thereby preventing the dents in forming the control gate line of the next process and depositing evenly.
이상에서 설명한 바와 같은 본 발명의 반도체 소자 제조 방법에 있어서는 다음과 같은 효과가 있다.The semiconductor device manufacturing method of the present invention as described above has the following effects.
감광막을 이용한 노광 및 현상 공정 시, HMDS 처리를 하여 프로톤과 HMDS가 반응하여 반응된 분자수 만큼 감광막 패턴 측벽에 남게하여 실제 마스크의 패턴 공간보다 더 좁은 공간을 갖도록 플로우팅 게이트를 패터닝하므로 차 후, 콘크롤 게이트 라인 공정 시 평탄화를 이룰 수 있다.During the exposure and development process using the photoresist film, the floating gate is patterned to have a narrower space than the pattern space of the actual mask by applying HMDS treatment so that the number of reacted protons and HMDS remains on the photoresist pattern sidewalls. In the crawl gate line process, planarization may be achieved.
더불어 콘트롤 게이트 라인의 저항이 감소되므로 프로그램/소거 및 리딩 속도가 향상되고 플로우팅 게이트의 폭이 증가되고 이로 인하여 콘트롤 게이트 라인과 플로우팅 게이트 간의 커패시턴스가 증가하므로 소자의 특성이 향상된다.In addition, the resistance of the control gate line is reduced, which improves program / erase and reading speeds, and increases the width of the floating gate, thereby increasing the capacitance between the control gate line and the floating gate, thereby improving device characteristics.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0078521A KR100370163B1 (en) | 2000-12-19 | 2000-12-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0078521A KR100370163B1 (en) | 2000-12-19 | 2000-12-19 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020049364A KR20020049364A (en) | 2002-06-26 |
| KR100370163B1 true KR100370163B1 (en) | 2003-01-30 |
Family
ID=27683334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0078521A KR100370163B1 (en) | 2000-12-19 | 2000-12-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100370163B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980081800A (en) * | 1997-04-28 | 1998-11-25 | 히가시테쯔로우 | Processing equipment |
| KR19990050476A (en) * | 1997-12-17 | 1999-07-05 | 구본준 | Pattern forming method and apparatus of semiconductor device |
-
2000
- 2000-12-19 KR KR10-2000-0078521A patent/KR100370163B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980081800A (en) * | 1997-04-28 | 1998-11-25 | 히가시테쯔로우 | Processing equipment |
| KR19990050476A (en) * | 1997-12-17 | 1999-07-05 | 구본준 | Pattern forming method and apparatus of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020049364A (en) | 2002-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100359780B1 (en) | Method for Fabricating of Semiconductor device | |
| US8049265B2 (en) | Semiconductor device and method of fabricating the same | |
| US7829413B2 (en) | Methods for forming quantum dots and forming gate using the quantum dots | |
| KR100370163B1 (en) | Method for manufacturing semiconductor device | |
| US6376292B1 (en) | Self-aligning photolithography and method of fabricating semiconductor device using the same | |
| KR20110075952A (en) | Method for manufacturing flash memory device | |
| KR100612947B1 (en) | Method for manufacturing semiconductor device with step gated asymmetry recess | |
| KR100763100B1 (en) | Method of forming a source line in a flash device | |
| KR100547241B1 (en) | Method for fabricating semiconductor device with dual gate dielectric | |
| KR0142662B1 (en) | Fabrication method of charge storage electrode of capacitance using optical interference pattern | |
| KR0167607B1 (en) | Method of making gate electrode of rom | |
| KR19980084300A (en) | Device isolation film formation method using a reflection suppression film | |
| KR100275934B1 (en) | A method for forming fine concuctive line of semiconductor device | |
| KR100246467B1 (en) | Manufacturing method of capacitor in semiconductor device using the side-lobe of phase-reversal mask | |
| KR0167608B1 (en) | Method of making gate electrode of rom | |
| KR100398578B1 (en) | Method of manufacturing flash memory device | |
| KR960011931B1 (en) | Self-alignment etching method of eprom and flash eeprom cell | |
| KR100526481B1 (en) | Method for fabricating gate space | |
| KR100209708B1 (en) | Method for forming wiring of semiconductor device | |
| KR0165417B1 (en) | Fine ptterning method of semiconductor device | |
| KR100277892B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100705250B1 (en) | Fabricating method of split gate sonos transistor | |
| KR20080060549A (en) | Method of forming a trench in semiconductor device | |
| KR100752176B1 (en) | Method for patterning thin film using by-product of plasma | |
| KR19980026067A (en) | Semiconductor memory device manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |