KR100369792B1 - Apparatus and method for processing cell of atm system - Google Patents

Apparatus and method for processing cell of atm system Download PDF

Info

Publication number
KR100369792B1
KR100369792B1 KR10-2000-0045841A KR20000045841A KR100369792B1 KR 100369792 B1 KR100369792 B1 KR 100369792B1 KR 20000045841 A KR20000045841 A KR 20000045841A KR 100369792 B1 KR100369792 B1 KR 100369792B1
Authority
KR
South Korea
Prior art keywords
ael
cell
digital signal
signal processor
transmission mode
Prior art date
Application number
KR10-2000-0045841A
Other languages
Korean (ko)
Other versions
KR20020012673A (en
Inventor
김영우
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR10-2000-0045841A priority Critical patent/KR100369792B1/en
Publication of KR20020012673A publication Critical patent/KR20020012673A/en
Application granted granted Critical
Publication of KR100369792B1 publication Critical patent/KR100369792B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
    • H04L2012/5653—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL]
    • H04L2012/5656—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL] using the AAL2

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

본 발명은 비동기전송모드 시스템의 셀 처리 장치 및 방법에 관한 것으로, 특히 AAL2를 사용하는 비동기전송모드 시스템의 셀 처리 장치 및 방법에 관한 것이다. 이러한 본 발명은 E1 링크와 연결되고, 비동기전송모드 셀 다중/역다중화부를 구비하고, 프로세서간 통신 패킷을 전송하기 위한 에이에이엘 5와 실시간 패킷을 전송하기 위한 에이에이엘 2와 에이에이엘 0을 수신하는 비동기전송모드 시스템에 있어서, 상기 에이에이엘 5를 분석하여 입력될 상기 에이에이엘 2에 대한 연결 테이블을 업데이트하는 제어기와, 상기 업데이트된 연결 테이블을 참조하여 상기 에이에이엘 2와 에이에이엘 0를 상호 변환하는 디지털 신호 처리부와, 상기 제어기에 대한 에이에이엘 5가 입력될 경우 상기 제어기로 스위칭하고, 상기 에이에이엘 2와 에이에이엘 0가 입력될 경우 상기 디지털 신호 처리기로 스위칭하고, 상기 디지털 신호 처리기에서 상호 변환된 에이에이엘 2와 에이에이엘 0를 입력받아 상기 에이에이엘 2는 상기 E1 링크로 스위칭하고 상기 에이에이엘 0는 상기 비동기전송모드 셀 다중/역다중화부로 스위칭하는 유토피아 스위치부로 이루어짐을 특징으로 한다.The present invention relates to a cell processing apparatus and method of an asynchronous transmission mode system, and more particularly, to a cell processing apparatus and method of an asynchronous transmission mode system using AAL2. The present invention is connected to the E1 link, and has an asynchronous transmission mode cell multiplexing / demultiplexing unit, and receives the AEL 5 and the AEL 0 for transmitting the real-time packet and the AEL 5 for transmitting the inter-processor communication packet. In the asynchronous transmission mode system, a controller for analyzing the ADL 5 and updating a connection table for the ADL 2 to be input, and mutually converting the AEL 2 and the AEL 0 with reference to the updated connection table. When the ADL 5 is input to the digital signal processor and the controller, the controller switches to the controller. When the AEL 2 and the ARL 0 are input, the digital signal processor switches to the digital signal processor. A2 2 and A0 are input and A2 2 is E1. Black and switching the aal2 0 is characterized by the parts yirueojim Utopia switch for switching parts of the asynchronous transfer mode cell multiplexer / demultiplexer.

Description

비동기전송모드 시스템의 셀 처리 장치 및 방법{APPARATUS AND METHOD FOR PROCESSING CELL OF ATM SYSTEM}Cell processing apparatus and method of asynchronous transmission mode system {APPARATUS AND METHOD FOR PROCESSING CELL OF ATM SYSTEM}

본 발명은 비동기전송모드 시스템의 셀 처리 장치 및 방법에 관한 것으로, 특히 AAL2(ATM Adaptation Layer 2)를 사용하는 비동기전송모드 시스템의 셀 처리 장치 및 방법에 관한 것이다.The present invention relates to a cell processing apparatus and method of an asynchronous transmission mode system, and more particularly, to a cell processing apparatus and method of an asynchronous transmission mode system using AAL2 (ATM Adaptation Layer 2).

IMT-2000 시스템에서는 교환방식으로 기존의 셀룰러 PCS에서 사용되던 회선교환방식 대신 ATM(Asynchronous Transfer Mode) 방식이 선호되고 있다. ATM 방식은 고품질의 음성, 화상 및 동영상, 인터넷 접속 등의 서비스 제공을 가능하게 한다. 그런데, 일반적으로 이동전화서비스에서는 극히 제한된 대역폭 내에서 수많은 가입자의 데이터를 전송해야 하므로 자원의 효율적 사용에 더 많은 노력을 기울여야 한다. 비록 ATM이 고속 대용량의 대역폭을 제공할 수 있는 기술이라 하더라도 이미 기존에 깔려있는 저속용 전송설비의 활용을 고려해야 하므로 제한된 대역폭 내에서의 효율적인 데이터 전송이 절실하다. 즉, 아무리 기술이 발전하더라도 막대한 투자비용이 소요되는 망 설비의 세대교체는 거의 실현 가능성이 없다는 시장원리에 따라, 기존 설비를 최대한 활용하면서 성능 및 품질을 향상시킬 수 있는 현실적인 구현방안이 필요하게 되었다.In the IMT-2000 system, an Asynchronous Transfer Mode (ATM) method is preferable to the circuit switching method used in the cellular PCS. The ATM method enables the provision of high quality voice, video and video services, and Internet access. In general, however, mobile phone services require the transmission of data from a large number of subscribers within extremely limited bandwidth. Although ATM can provide high-speed, high-capacity bandwidth, efficient utilization of data within the limited bandwidth is necessary because the existing low-speed transmission facilities must be considered. In other words, the market principle that generational replacement of network equipment, which requires enormous investment costs, is almost impossible to realize, no matter how advanced the technology, requires a realistic implementation plan to improve performance and quality while maximizing existing equipment. .

종래기술에서는 기지국 전송 시스템(Base Transmit System: BTS)와 기지국 제어기(Base Station Controller: BSC)간의 E1 링크간의 AAL 처리를 음성 패킷과 프로세서간 통신패킷 셀(InterProcessor Cell: IPC)을 모두 일괄적으로 AAL5로 처리하였다. 이에 따라 E1 링크 데이터 전송 효율성이 제약을 받게 되고, 망 설비를 위한 투자 비용이 소요되었다. 이러한 문제점을 극복하고 기존의 망 설비를 효율적으로 사용하기 위해서 AAL2 패킷이 등장하게 되었고, 적용될 예정이다.In the prior art, AAL processing between E1 links between a base transmission system (BTS) and a base station controller (BSC) is performed in a batch of AAL5 including both a voice packet and an interprocessor cell (IPC). Treated with. This constrained the efficiency of E1 link data transmission and required investment for network facilities. In order to overcome this problem and efficiently use the existing network facilities, AAL2 packet has appeared and will be applied.

구체적으로 설명하면, AAL5를 실시간 처리를 요하지 않는 데이터에 사용하는 경우에는 AAL5의 페이로드 48바이트의 전부에 정보를 실어 전송할 수 있다. 그러나 상기 AAL5를 이동통신시스템에서 사용할 경우, 이동통신시스템에서는 실시간을 요구하는 실시간을 요구하는 5ms 또는 20ms의 음성데이터를 주로 처리하기 때문에 AAL5의 페이로드의 일부만을 사용하여 전송하게 된다. 만일 48바이트의 페이로드를 다 채워 전송 할 경우 셀 조립지연으로 인해 서비스 품질이 저하될 것이다. 이동통신시스템에 ATM 시스템을 적용하기 위해 ITU-T는 AAL2를 채택하게 되었으며, 대역폭의 낭비를 막기 위해 이하 설명되는 포맷으로 구성하였다.Specifically, when AAL5 is used for data that does not require real-time processing, information can be transmitted in all 48 bytes of payload of AAL5. However, when the AAL5 is used in the mobile communication system, since the mobile communication system mainly processes 5ms or 20ms of voice data requiring real time, the AAL5 is transmitted using only a part of the payload of the AAL5. If the 48-byte payload is transmitted, the quality of service will be degraded due to delay in cell assembly. In order to apply ATM system to mobile communication system, ITU-T adopts AAL2 and configured in the format described below to avoid waste of bandwidth.

도1은 본 발명에 적용되는 AAL2의 포맷을 나타낸 도면으로 이하 도1을 참조하여 AAL2를 설명한다.FIG. 1 is a diagram showing the format of AAL2 applied to the present invention. Hereinafter, AAL2 will be described with reference to FIG.

기지국 전송 시스템(Base Transmit System: BTS)에서 생성된 AAL2 패킷은 ATM 컨넥션을 통해 전송되며, AAL2 패킷이 하나의 ATM 컨넥션을 통해 전송될 수 있다. AAL2 패킷에 사용되는 채널 식별자(Channel Identifier: 이하 "CID"라 함)는 기지국 제어기(Base Station Contrller: 이하 "BSC"라 함)와 BTS간 시그널링을 통해 설정 및 해제된다. 상기 AAL2 패킷은 자주 발생되는 짧은 길이의 데이터 전송에 적합하게 규격화되어 있어 음성데이터 전송에 유리하다.The AAL2 packet generated in the base transmission system (BTS) is transmitted through an ATM connection, and the AAL2 packet may be transmitted through one ATM connection. The channel identifier used for the AAL2 packet (hereinafter referred to as "CID") is set and released through signaling between the base station controller (hereinafter referred to as "BSC") and the BTS. The AAL2 packet is standardized for short-length data transmission that is frequently generated, which is advantageous for voice data transmission.

도1a는 일반적인 ATM 셀의 포맷을 나타낸 것으로, 5바이트의 헤더와 48바이트의 페이로드(Payload)로 구성됨을 나타내고 있다.FIG. 1A shows the format of a typical ATM cell, which is composed of a header of 5 bytes and a payload of 48 bytes.

도1b는 AAL2 패킷의 포맷으로, 상기 도1a의 페이로드에 CID, 길이 지시자(Length Indicator: 이하 "LI"라 함), 사용자간 지시자(User-to-user Indicator: 이하 "UUI"라 함), 헤더 에러 제어(Header Error Control: 이하 "HEC"라 함) 그리고 사용자 트래픽을 위한 AAL2 페이로드(CPS-Information)로 구성된다.FIG. 1B is a format of an AAL2 packet and includes a CID, a length indicator (hereinafter referred to as "LI"), and an user-to-user indicator (hereinafter referred to as "UUI") in the payload of FIG. 1A. Header error control (hereinafter referred to as "HEC") and AAL2 payload (CPS-Information) for user traffic.

상기 CID는 AAL2 패킷 식별자로서 1~255까지의 값을 사용한다. CID=0은 사용되지 않은 페이로드(Unused Payload)에 사용되는 "all 0"와 혼돈을 피하기 위해 사용치 안으며 2~7은 동일 계층간 관리(layer management peer-to-peer) 절차를 위해 할당되어 있다. 따라서 AAL2 사용자 트래픽 전송을 위한 CID는 8~255까지 사용될 수 있다. AAL2 사용자용 CID 값은 AAL2 채널 설정 시 AAL2 시그널링에 의해 설정된다.The CID uses a value from 1 to 255 as an AAL2 packet identifier. CID = 0 is not used to avoid confusion with “all 0” used for unused payloads, and 2-7 are assigned for layer management peer-to-peer procedures. have. Therefore, CID for transmitting AAL2 user traffic can be used from 8 to 255. The CID value for the AAL2 user is set by AAL2 signaling when setting up the AAL2 channel.

LI는 AAL2 패킷 페이로드의 길이를 나타내며 초기값(Default)은 최대 45 EH는 64바이트이나 구현의 복잡성을 피하기 위해 CS-1 (Capability Set-1)에서는 45바이트로 정의하고 있다.LI represents the length of the AAL2 packet payload. The default value is 45 EH, which is maximum 64 bytes, but is defined as 45 bytes in CS-1 (Capability Set-1) to avoid implementation complexity.

UUI는 AAL2 사용자, 즉 SSCS(Service Specific Convergence Sublayer) 개체간 또는 AAL2 계층 관리자간의 정보 전송에 사용된다. 0~31까지의 코드가 사용되며 0~27까지는 SSCS 개체용으로, 28~29는 미래에 사용목적으로, 30~31은 계층 관리용으로 각각 할당되어 있다.UUI is used to transfer information between AAL2 users, that is, between Service Specific Convergence Sublayer (SSCS) entities or between AAL2 layer managers. Codes 0 through 31 are used, with 0 through 27 allocated for SSCS entities, 28 through 29 for future use, and 30 through 31 for hierarchy management.

HEC는 AAL2 패킷 헤더 보호를 위해 사용되며 X5+X2+1의 다항식이 사용된다.HEC is used to protect AAL2 packet headers and a polynomial of X5 + X2 + 1 is used.

CPS-Information는 실제 정보가 실리는 페이로드로서 최대 45바이트 내에서 가변적이다.CPS-Information is a payload that carries actual information and is variable within a maximum of 45 bytes.

상기 포맷으로 조립된 AAL2 패킷은 이하 설명될 CPS-PDU형태에 다중화되어 전송된다. AAL2의 크기가 작을수록 많은 AAL2 패킷들이 하나의 ATM 셀에 다중화된다. 상기 CPS-PDU의 구성을 이하 도1c를 참조하여 설명한다.The AAL2 packet assembled in the above format is transmitted multiplexed in a CPS-PDU form to be described below. The smaller the size of AAL2, the more AAL2 packets are multiplexed into one ATM cell. The configuration of the CPS-PDU will be described with reference to FIG. 1C below.

우선, AAL2 패킷이 적용되는 ATM 셀은 ATM 셀 헤더 5바이트와 CPS-PDU 48바이트로 구성된다. 상기 CPS-PDU는 스타트 필드(Start Field: 이하 "STF"라 함)와 CPS-PDU 페이로드 47 바이트로 구성된다. 상기 STF는 옵셋 필드(Offset Field: 이하 "OSF"라 함) 6비트와 시퀀스 번호(Sequence Number: 이하 "SN"라 함) 1비트와 패리티(Parity: 이하 "P"라 함)로 구성된다. 상기 OSF는 STF로부터 몇 번째 바이트에서 AAL2 패킷이 시작되는지를 표시한다. 만약 AAL2 패킷의 크기가 47바이트를 초과하여 CPS-PDU 페이로드안에 AAL2 패킷의 시작점이 존재하지 않을 경우는 47로 표시한다.First, an ATM cell to which an AAL2 packet is applied consists of 5 bytes of ATM cell header and 48 bytes of CPS-PDU. The CPS-PDU consists of a Start Field (hereinafter referred to as "STF") and 47 bytes of the CPS-PDU payload. The STF consists of an offset field (hereinafter referred to as "OSF") 6 bits, a sequence number (hereinafter referred to as "SN") 1 bit and parity (hereinafter referred to as "P"). The OSF indicates at what byte from the STF the AAL2 packet starts. If the size of the AAL2 packet exceeds 47 bytes and there is no starting point of the AAL2 packet in the CPS-PDU payload, it is indicated as 47.

SN은 CPS-PDU 스트림을 모듈로-2로 카운트하는데 사용된다. 즉 CPS-PDU마다 0과 1이 반복적으로 부여된다.SN is used to count CPS-PDU streams modulo-2. That is, 0 and 1 are repeatedly assigned to each CPS-PDU.

P는 STF Filed에서의 에러발생을 검출하기 위해 사용된다. 상기 패리티는 홀수 패리티이다.P is used to detect the occurrence of an error in STF Filed. The parity is odd parity.

상기 CPS-PDU 페이로드는 정보(Information)와 페이딩으로 구성되며, 상기 정보가 AAL2 패킷이 삽입되는 부분이고, 페이딩은 상기 AAL2 패킷의 길이에 따라 사용되지 않을 수 있다. 따라서 상기 AAL2 패킷의 최대 길이는 47바이트이다.The CPS-PDU payload is composed of information and fading, and the information is a portion into which an AAL2 packet is inserted, and fading may not be used depending on the length of the AAL2 packet. Therefore, the maximum length of the AAL2 packet is 47 bytes.

음성은 음성 스퍼트(Spurt) 및 침묵의 변화에 따라 단말기에서 소정의 압축율로 코딩되어 AAL2 처리부로 전송된다. AAL2 처리부에서는 각 음성패킷에 5바이트의 제어정보를 부가하고 여기에 3바이트의 AAL2 패킷헤더를 붙여 AAL2 패킷으로 조립한 다음 1바이트의 CPS-PDU 헤더를 더 추가하여 CPS-PDU를 생성한다. 이렇게 생성된 CPS-PDU들은 그 크기에 따라 다른 CPS-PDU 들과 함께 ATM 셀에 다중화되어 전송된다. 상술한 AAL2 적용에 있어서의 ATM 셀 생성과정을 도2에서 나타내고 있다.The voice is coded at a predetermined compression rate in the terminal according to the change of voice spurt and silence and transmitted to the AAL2 processor. The AAL2 processing unit adds 5 bytes of control information to each voice packet, assembles them into AAL2 packets by attaching 3 bytes of AAL2 packet headers, and then adds 1 byte of CPS-PDU header to generate a CPS-PDU. The CPS-PDUs thus generated are multiplexed with the other CPS-PDUs and transmitted to the ATM cell according to their size. The ATM cell generation process in the above-described AAL2 application is shown in FIG.

도3은 일반적인 ATM 시스템을 적용하는 BTS와 BSC간의 연결도를 나타낸 도면이다. 이하 도3을 참조하여 설명한다.3 is a diagram illustrating a connection diagram between a BTS and a BSC applying a general ATM system. A description with reference to FIG. 3 is as follows.

도면에 참조된 부호 101과 103은 기지국 전송 시스템(BTS)이고, 105는 ATM 시스템이 적용되는 기지국 제어기(BSC)이다. BTS(101, 103)과 BSC(105)간의 인터페이스 규격은 CEPT(E1) 방식을 지원한다. ATM 시스템에서 상기 BTS(101, 103)는 단말로부터 수신되는 데이터를 ATM 셀로 변환하여 비채널화된 E1 ATM 인터페이스를 통해 BSC(105)로 전송한다. BSC(105)의 ATM 시스템(107)은 비채널화되어 수신되는 데이터를 ATM 셀로 정렬하고, 정렬된 ATM 셀을 AAL0 패킷으로 변환하여 출력하는 ATM 셀 처리부(109)와 ACMA(111)(ATM Cell Mux/Demux Board Assembly)로 구성된다.Reference numerals 101 and 103 in the drawings denote a base station transmission system (BTS), and 105 denotes a base station controller (BSC) to which an ATM system is applied. The interface standard between the BTSs 101 and 103 and the BSC 105 supports the CEPT (E1) scheme. In the ATM system, the BTSs 101 and 103 convert the data received from the terminal into an ATM cell and transmit the data to the BSC 105 through the non-channelized E1 ATM interface. The ATM system 107 of the BSC 105 sorts the non-channelized and received data into ATM cells, converts the sorted ATM cells into AAL0 packets, and outputs them by outputting the ATM cell processing unit 109 and ACMA 111 (ATM Cell). Mux / Demux Board Assembly).

도4는 일반적인 ATM 시스템의 셀처리부를 도시한 도면이다. 이하 도4를 참조하여 설명한다.4 is a diagram illustrating a cell processor of a general ATM system. A description with reference to FIG. 4 is as follows.

라인 인터페이스부(113)는 BTS(101, 103)로부터 E1 링크를 통해 아날로그 형태로 수신되는 비채널화된 데이터들을 비동기전송시스템과 라인 인터페이싱을 수행한다. 즉 상기 라인 인터페이스부(113)는 아날로그 형태로 입력되는 데이터를 디지털 형태의 데이터로 변환하여 출력한다. 프레임기(115)는 프레임 할당을 위하여 각종 CRC 에러와 프레임 에러를 검사하여 E1 포맷으로 출력한다. 또한, 상기 프레임기(115)는 소정의 클럭을 입력받아 셀의 시작 위치를 찾고, 상기 라인 인터페이스부(113)에서 출력되는 데이터와 셀의 시작을 나타내는 셀 시작 신호(Start of Cell: SOC) ATM 인터페이스부(117)로 출력한다. ATM 인터페이스부(117)는 상기 E1 포맷의 데이터를 입력받고, 상기 SOC에 따라 ATM 셀로 정렬하여 출력한다. 스위칭부(119)는 먹싱/디먹싱부로서, 연결 테이블(Connect Table)을 가지고 있으며, 상기 ATM 인터페이스부(117)로부터 입력되는 ATM 셀을 먹싱 또는 ACMA에서 입력되는 셀을 디먹싱하여 출력한다. 또한 상기 스위칭부(119)는 입력되는 셀이 프로세서간 통신(InterProcessor Cell: IPC) 셀이면 해당 제어기로 출력한다. 만일 입력되는 IPC 셀이 도4의 제어기(129)로 전송되는 경우 IPC 셀은 듀얼 동기 메모리(121)로 입력한다. 듀얼 동기 메모리(121)는 송신 메모리와 수신 메모리를 가지고 있으며, 상기 스위칭부(119)에서 입력하거나 상기 스위칭부(119)로 출력하는 IPC 셀을 저장한다. 제어기(129)는 상기 듀얼 동기 메모리(121)과 유토피아 Tx/Rx 버스를 통해 연결되고, 상기 프레임기(115)와 도시되지 않은 플래쉬롬, 디램, EPLD와 어드레스/데이터 버스를 통해 연결된다. 상기 제어기(129)는 상기 듀얼 동기 메모리(121)로부터 AAL5 패킷을 읽어 VCI와 같은 연결정보를 변환하여 듀얼 동기 메모리(121)과 스위칭부(119)를 통해 ACMA로 전송한다. 또한 상기 제어기(129)는 ACMA로부터 수신되는 IPC 셀을 스위칭부(119)와 듀얼 동기 메모리(121)를 통해 입력받아 VCI 등의 연결정보를 변환하고, 다시 듀얼 동기 메모리(121)와 스위칭부(119)를 통해 ATM 인터페이스부(117)로 출력한다. MMC(Man Machine Interface: 131)는 상기 제어기(129)와 연결되어 범용 비동기화 송수신기(Universal Asynchronous Receiver and Transmitter: UART) 또는 이더넷(Ethernet)과의 인터페이스를 담당한다.The line interface 113 performs line interfacing with the asynchronous transmission system on the non-channelized data received in analog form from the BTSs 101 and 103 through the E1 link. That is, the line interface unit 113 converts the data input in the analog form into digital data and outputs the converted data. The framer 115 checks various CRC errors and frame errors for frame allocation and outputs them in the E1 format. In addition, the framer 115 receives a predetermined clock to find the start position of the cell, and the start of cell (SOC) ATM indicating the start of the cell and the data output from the line interface unit 113. Output to the interface unit 117. The ATM interface unit 117 receives the data of the E1 format, sorts them into ATM cells according to the SOC, and outputs the same. The switching unit 119 is a muxing / demuxing unit, and has a connection table. The switching unit 119 demuxes an ATM cell input from the ATM interface unit 117 or demuxes a cell input from an ACMA. In addition, the switching unit 119 outputs to the controller if the input cell is an InterProcessor Cell (IPC) cell. If the input IPC cell is transmitted to the controller 129 of FIG. 4, the IPC cell is input to the dual synchronous memory 121. The dual synchronous memory 121 has a transmission memory and a reception memory, and stores an IPC cell input to or output from the switching unit 119. The controller 129 is connected to the dual synchronous memory 121 through a utopia Tx / Rx bus, and is connected to the framer 115 through a flash ROM, a DRAM, an EPLD, and an address / data bus (not shown). The controller 129 reads an AAL5 packet from the dual synchronous memory 121, converts connection information such as VCI, and transmits it to the ACMA through the dual synchronous memory 121 and the switching unit 119. In addition, the controller 129 receives the IPC cell received from the ACMA through the switching unit 119 and the dual synchronous memory 121, converts the connection information such as the VCI, and then converts the dual synchronous memory 121 and the switching unit ( Output to the ATM interface unit 117 through 119. A MMC (Man Machine Interface) 131 is connected to the controller 129 and is in charge of an interface with a universal asynchronous receiver and transmitter (UART) or Ethernet.

상기의 구성은 AAL5만을 적용하는 종래의 ATM 시스템을 설명한 것이다. 그러나 종래의 ATM 시스템과 같은 구성에서 이동통신 시스템과 같이 실시간을 요구하는 음성 패킷에 대해 AAL2를 적용할 경우 AAL5 처리를 담당하던 제어기는 AAL2와 AAL5를 모두 처리하여야만 한다. 그러나 기존의 AAL5 처리를 담당하던 종래의 ATM 시스템의 제어기가 AAL2와 AAL5를 모두 처리할 수 없기 때문에, 기존의 ATM 시스템을 사용한다면 서비스품질이 떨어지게된다. 그러므로 ATM 시스템에서 AAL2와 AAL5를 모두 처리할 수 있는 장치가 요구된다.The above configuration describes a conventional ATM system applying only AAL5. However, when AAL2 is applied to a voice packet requiring real time in a configuration such as a conventional ATM system, a controller in charge of AAL5 processing must process both AAL2 and AAL5. However, since the controller of the conventional ATM system, which was in charge of the conventional AAL5 processing, cannot process both AAL2 and AAL5, the quality of service is deteriorated if the existing ATM system is used. Therefore, a device that can handle both AAL2 and AAL5 is required in an ATM system.

따라서 본 발명의 목적은 AAL2와 AAL5를 모두 처리하기 위해 디지털 신호 처리기(Digital Signal Processor: DSP)를 이용하여 AAL2를 디지털 신호 처리기에서처리하는 비동기전송모드 셀 처리장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an asynchronous transmission mode cell processing apparatus and method for processing AAL2 in a digital signal processor using a digital signal processor (DSP) to process both AAL2 and AAL5.

상기한 목적을 달성하기 위해서 본 발명은 E1 링크와 연결되고, 비동기전송모드 셀 다중/역다중화부를 구비하고, 프로세서간 통신 패킷을 전송하기 위한 에이에이엘 5와 실시간 음성정보 패킷을 전송하기 위한 에이에이엘 2와 에이에이엘 0을 수신하는 비동기전송모드 시스템에 있어서, 상기 에이에이엘 5를 분석하여 입력될 상기 에이에이엘 2에 대한 연결 테이블을 업데이트하는 제어기와, 상기 업데이트된 연결 테이블을 참조하여 상기 에이에이엘 2와 에이에이엘 0를 상호 변환하는 디지털 신호 처리부와, 상기 제어기에 대한 에이에이엘 5가 입력될 경우 상기 제어기로 스위칭하고, 상기 에이에이엘 2와 에이에이엘 0가 입력될 경우 상기 디지털 신호 처리기로 스위칭하고, 상기 디지털 신호 처리기에서 상호 변환된 에이에이엘 2와 에이에이엘 0를 입력받아 상기 에이에이엘 2는 상기 E1 링크로 스위칭하고 상기 에이에이엘 0는 상기 비동기전송모드 셀 다중/역다중화부로 스위칭하는 유토피아 스위치부로 이루어짐을 특징으로 한다.In order to achieve the above object, the present invention is connected to the E1 link, and includes an asynchronous transmission mode cell multiplexing / demultiplexing unit, AEL 5 for transmitting inter-processor communication packets, and AEL for transmitting real-time voice information packets. In the asynchronous transmission mode system receiving 2 and 0, the controller for updating the connection table for the A2 to be input by analyzing the A5, and the A2 with reference to the updated connection table And a digital signal processor for mutually converting between and 0A, and switching to the controller when AEL 5 is input to the controller, and switching to the digital signal processor when AEL 2 and AEL 0 are input. Input AEL 2 and AEL 0 which are mutually converted by the digital signal processor. The A 2 is configured to switch to the E1 link, and the A 0 is a Utopia switch unit configured to switch to the asynchronous transmission mode cell multiplexing / demultiplexing unit.

상기한 다른 목적을 달성하기 위해서 본 발명은 연결 테이블을 가지는 듀얼 포트 메모리와, 유토피아 스위치부와, 제어기와 디지털 신호처리기를 구비하고, 프로세서간 통신 패킷을 전송하기 위한 에이에이엘 5와 실시간 패킷을 전송하기 위한 에이에이엘 2를 수신하는 비동기전송모드 시스템의 셀 처리 방법에 있어서,In order to achieve the above object, the present invention provides a dual port memory having a connection table, a utopia switch unit, a controller and a digital signal processor, and transmits an ALS 5 and a real time packet for transmitting a communication packet between processors. In the cell processing method of the asynchronous transmission mode system for receiving the A to 2,

상기 유토피아 스위치부가 에이에이엘 5와 에이에이엘 2와 에이에이엘 0을 입력받아 스위칭하는 과정과, 상기 제어기가 상기 유토피아 스위치부에서 스위칭된 에이에이엘 5를 입력받아 상기 연결 테이블을 업데이트하는 과정과, 상기 디지털신호 처리기가 상기 유토피아 스위치부에서 스위칭된 에이에이엘 2 또는 에이에이엘 0가 입력하면 상기 업데이트된 연결 테이블을 참조하여 상기 에이에이엘 2와 에이에이엘 0을 상호 변환하는 과정과, 상기 변환된 에이에이엘 2 또는 에이에이엘 0를 유토피아 스위치부로 출력하는 과정으로 이루어짐을 특징으로 한다.The Utopia switch unit receives the switching to the AI 5 and the AEL 2 and the AEL 0, the process of updating the connection table by receiving the AEL 5 switched by the controller in the utopia switch unit, and the digital When the signal processing processor inputs the 2A or 0A of the switching switch in the utopia switch unit, the process of mutually converting the 2A and 2A with reference to the updated connection table; It is characterized by consisting of the process of outputting the AEL 0 to the utopia switch unit.

도 1a는 일반적인 AAL5 비동기전송모드 셀의 구성을 나타낸 도면.Figure 1a is a diagram showing the configuration of a general AAL5 asynchronous transmission mode cell.

도 1b는 일반적인 AAL2 패킷 포맷을 나타낸 도면.1B illustrates a typical AAL2 packet format.

도 1c는 일반적인 AAL2 비동기전송모드 셀의 구성을 나타낸 도면.Figure 1c is a diagram showing the configuration of a general AAL2 asynchronous transmission mode cell.

도 2는 일반적인 음성 패킷 데이터를 AAL2 비동기전송모드 셀로 변화하는 과정을 나타낸 도면.2 is a diagram illustrating a process of converting general voice packet data into an AAL2 asynchronous transmission mode cell.

도 3은 비동기전송모드 시스템이 적용되는 일반적인 기지국 전송 서브시스템과 기지국 제어기의 구성을 나타낸 도면.3 is a diagram illustrating a configuration of a general base station transmission subsystem and a base station controller to which an asynchronous transmission mode system is applied.

도 4는 일반적인 비동기전송모드 시스템의 구성을 나타낸 도면.4 is a diagram illustrating a configuration of a general asynchronous transmission mode system.

도 5는 본 발명의 실시 예에 따른 비동기전송모드 시스템의 셀 처리장치의 구성을 나타낸 도면.5 is a diagram illustrating a configuration of a cell processing apparatus of an asynchronous transmission mode system according to an embodiment of the present invention.

도 6은 상기 도5의 디지털 신호 처리기와 FIFO 간의 인터페이스 구조를 나타낸 도면.6 illustrates an interface structure between the digital signal processor and the FIFO of FIG. 5;

도 7은 본 발명의 실시 예에 따른 비동기전송모드 시스템의 셀 처리장치에서 셀 스위칭 방법을 나타낸 흐름도.7 is a flowchart illustrating a cell switching method in a cell processing apparatus of an asynchronous transmission mode system according to an embodiment of the present invention.

도 8은 본 발명의 실시 예에 따른 비동기전송모드 시스템의 셀 처리장치에서 디지털 신호 처리기가 AAL2 및 AAL0를 처리하기 위한 방법을 나타낸 흐름도.8 is a flowchart illustrating a method for a digital signal processor to process AAL2 and AAL0 in a cell processing apparatus of an asynchronous transmission mode system according to an embodiment of the present invention.

도 9는 상기 도7의 AAL2 서비스 루틴의 흐름도를 나타낸 도면.9 is a flowchart of the AAL2 service routine of FIG.

도 10은 상기 도7의 AAL0 서비스 루틴의 흐름도를 나타낸 도면.10 is a flowchart of the AAL0 service routine of FIG.

도 11은 본 발명의 실시 예에 따른 비동기전송모드 시스템의 셀처리 장치에서 인터럽트에 의한 셀 저장방법을 나타낸 흐름도.11 is a flowchart illustrating a cell storing method by an interrupt in a cell processing apparatus of an asynchronous transfer mode system according to an exemplary embodiment of the present invention.

도 12는 본 발명의 실시 예에 따른 비동기전송모드 시스템의 셀처리 장치에서 인터럽트에 의한 셀 전송방법을 나타낸 흐름도.12 is a flowchart illustrating a cell transfer method by an interrupt in a cell processing apparatus of an asynchronous transfer mode system according to an exemplary embodiment of the present invention.

도 13은 본 발명의 실시 예에 따른 셀 저장방법을 나타낸 흐름도.13 is a flowchart illustrating a cell storing method according to an exemplary embodiment of the present invention.

도 14는 디지털 신호 처리기의 FIFO 셀 전송 타이밍도.14 is a FIFO cell transfer timing diagram of a digital signal processor.

도 15는 EPLD FIFO 셀 전송 타이밍도.15 is an EPLD FIFO cell transmission timing diagram.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도5는 본 발명의 실시 예에 따른 ATM 셀 처리부를 나타낸 도면이다. 이하 도5를 참조하여 본 발명에 따른 구성 및 동작을 설명한다.5 is a diagram illustrating an ATM cell processor according to an exemplary embodiment of the present invention. Hereinafter, a configuration and an operation according to the present invention will be described with reference to FIG. 5.

우선 도5에 도시하였듯이 BSC(105)와 BTS(101, 103) 간의 인터페이스 규격인 CEPT(E1) 방식을 지원한다. 데이터의 전송은 비채널화돤(Unchannelized) E1 포맷으로 이루어진다. 프레임기(133)는 비채널화된 데이터를 수신하고, 수신된 비채널화 데이터의 셀 시작점을 찾고 수신된 데이터와 SOC를 생성하여 출력한다. 또한 상기 프레임기(133)는 프레임 정렬을 위하여 각종 CRC 에러와 프레임 에러를 검사하게 된다. 상기 프레임기(133)에서 E1 포맷으로 정렬된 데이터는 맵퍼(135)로 입력한다. 맵퍼(135)는 상기 E1 포맷으로 정렬된 데이터를 동기채널(TS0)과 시그널링 채널(TS16)를 제외한 30개 채널로 수신하고, 상기 SOC에 의해 수신된 E1 포맷의 데이터를 53바이트의 ATM 셀로 매핑하여 출력한다. 듀얼포트 메모리(151)는 망간의 AAL5 및 AAL2 설정을 위한 연결 테이블, 즉, VCI, VPI(Virtual Path Identifier) 및 CID 테이블을 저장하고 있다. 디지털 신호 처리부(139)는 입력으로 AAL2 패킷와 AAL0 패킷을 입력받고, 상기 듀얼포트 메모리(151)의 연결 테이블, 즉 CID 테이블을 참조하여 입력되는 패킷이 AAL2이면 AAL0로, AAL0가 입력되면 AAL2로 변환하여 출력한다. 제어기(149)는 입력으로 IPC 셀인 AAL5 패킷을 입력받아 해당 기능을 수행한다. 또한 제어기(149)는 자신에게 입력되는 IPC 셀인 AAL5 패킷의 VCI를 상기 듀얼포트 메모리(151)를 참조하여 변환한 다음 ACMA(111)로 전송한다.First, as shown in FIG. 5, the CEPT (E1) method, which is an interface standard between the BSC 105 and the BTSs 101 and 103, is supported. The transmission of data is in the Unchannelized E1 format. The framer 133 receives the non-channelized data, finds a cell start point of the received non-channelized data, generates and outputs the received data and the SOC. In addition, the framer 133 checks various CRC errors and frame errors for frame alignment. Data arranged in the E1 format in the framer 133 is input to the mapper 135. The mapper 135 receives the data arranged in the E1 format in 30 channels except for the synchronization channel TS0 and the signaling channel TS16, and maps the data of the E1 format received by the SOC to a 53-byte ATM cell. To print. The dual port memory 151 stores a connection table for configuring AAL5 and AAL2 of manganese, that is, a VCI, a virtual path identifier (VPI), and a CID table. The digital signal processor 139 receives an AAL2 packet and an AAL0 packet as inputs, and converts the AAL2 packet and the AAL0 packet into AAL0 if the input packet is AAL2 by referring to the connection table of the dual port memory 151, that is, the CID table. To print. The controller 149 receives an AAL5 packet, which is an IPC cell, as an input and performs a corresponding function. In addition, the controller 149 converts the VCI of the AAL5 packet, which is an IPC cell input thereto, by referring to the dual port memory 151 and then transmits the VCI to the ACMA 111.

상기 듀얼포트 메모리(151)는 제어기(149)와 디지털 신호 처리부(139)가 공유하는 공통 메모리이다. 유토피아 스위치부(137)는 입력되는 ATM 셀이 음성 패킷인지 IPC 패킷인지를 판단하여 음성 패킷인 경우 상기 디지털 신호 처리부(139)로 스위칭 출력하고, IPC 패킷인 경우 제어기(149)로 출력하거나 상기 제어기(149)에 대한 IPC가 아닌 경우 해당 제어기로 전송하기 위해 상기 IPC셀을VCI 등의 연결정보만을 변경하여 ACMA로 전송한다. 상기 맵퍼(135)로부터 입력되는 셀이 AAL5인지 AAL2인지의 판단여부는 ATM 셀 헤더의 가상 채널 식별자(Virtual Channel Identifier: VCI)를 검사하므로써 알 수 있다. 또한 상기 유토피아 스위치부(137)는 후술할 제어기(149)와 디지털 신호 처리부(139)에서 입력되는 AAL0와 제어기(145)에서 입력되는 AAL5를 입력받아 ACMA(111)로 출력한다.The dual port memory 151 is a common memory shared by the controller 149 and the digital signal processor 139. The utopia switch unit 137 determines whether the input ATM cell is a voice packet or an IPC packet, and if the voice packet is a voice packet, outputs the switching to the digital signal processing unit 139, and outputs to the controller 149 when the IPC packet is an IPC packet or the controller. If it is not the IPC for 149, the IPC cell changes only the connection information such as VCI and transmits it to the ACMA for transmission to the controller. Whether the cell input from the mapper 135 is AAL5 or AAL2 can be determined by examining the virtual channel identifier (VCI) of the ATM cell header. In addition, the utopia switch unit 137 receives the AAL0 input from the controller 149 and the digital signal processor 139 and the AAL5 input from the controller 145 to be described later, and outputs it to the ACMA 111.

상기 디지털 신호 처리부(139)는 디지털 신호 처리기(143)와 선입-선출 메모리(이하 "FIFO"라 함:141)으로 구성된다. 상기 FIFO(141)은 상기 유토피아 스위치부(137)에서 입력하는 AAL2 또는 AAL0 패킷을 버퍼링하고 1셀이 버퍼링되며 인터럽트를 발생하여 상기 디지털 신호 처리기(143)로 출력한다. 이때, 디지털 신호 처리기(143)는 상기 인터럽트를 입력받아 해당 셀을 FIFO(141)로부터 메모리 142로 버퍼링한다. 버퍼링된 AAL2 셀은 AAL0로, AAL0 셀은 AAL2로 변환한 다음 상기 FIFO(141)에 다시 버퍼링한다. 또한 상기 FIFO(141)는 상기 디지털 신호 처리기(143)에서 입력하는 AAL0 또는 AAL2를 버퍼링하고, 1셀이 버퍼링되면 인터럽트를 발생하여 상기 디지털 신호 처리기(143)로 출력한다. 디지털 신호 처리기(143)는 상기 인터럽트를 입력받아 1셀 모두 버퍼링된 AAL0 패킷을 유토피아 스위치부(137)로 출력시키거나 1.25msce 인터럽트 발생기로부터 1.25msec 인터럽트가 발생할 경우 1셀이 모두 채워지지 않은 상태의 셀을 포함한 모든 셀을 유토피아 스위치부(137)로 출력한다.The digital signal processor 139 includes a digital signal processor 143 and a first-in first-out memory (hereinafter referred to as "FIFO": 141). The FIFO 141 buffers an AAL2 or AAL0 packet input from the utopia switch unit 137, buffers one cell, generates an interrupt, and outputs the interrupt to the digital signal processor 143. At this time, the digital signal processor 143 receives the interrupt and buffers the cell from the FIFO 141 to the memory 142. The buffered AAL2 cell is converted to AAL0, and the AAL0 cell is converted to AAL2 and then buffered back to the FIFO 141. In addition, the FIFO 141 buffers AAL0 or AAL2 input from the digital signal processor 143 and generates an interrupt when one cell is buffered and outputs the interrupt to the digital signal processor 143. The digital signal processor 143 receives the interrupt and outputs the buffered AAL0 packet to the utopia switch unit 137 in one cell or when a 1.25 msec interrupt is generated from the 1.25 msce interrupt generator. All cells including the cell are output to the utopia switch unit 137.

제어기(149)는 상기 유토피아 스위치부(137)로부터 AAL5를 입력받아 메모리 150에 버퍼링한다. 제어기(149)는 AAL5 셀이 버퍼링되면 듀얼포트 메모리(151)를 참조하여 상기 VCI 및 VPI 등의 연결정보를 변환하여 유토피아 스위치부(137)로 출력한다.The controller 149 receives the AAL5 from the utopia switch unit 137 and buffers it in the memory 150. When the AAL5 cell is buffered, the controller 149 refers to the dual port memory 151 and converts the connection information such as the VCI and the VPI and outputs the converted information to the utopia switch unit 137.

상기 FIFO(141)는 수신 FIFO(155)와 송신 FIFO(157)로 구성된다. 도6은 상기 수신 FIFO(155)와 송신 FIFO(157)에 따른 디지털 신호 처리부(139)의 상세 구성을 나타낸 도면이다. 이를 참조하여 본 발명에 따른 FIFO(141)와 디지털 신호 처리기(143)의 구성 및 동작을 설명한다.The FIFO 141 consists of a receiving FIFO 155 and a transmitting FIFO 157. 6 is a diagram showing the detailed configuration of the digital signal processing unit 139 according to the reception FIFO 155 and the transmission FIFO 157. FIG. The configuration and operation of the FIFO 141 and the digital signal processor 143 according to the present invention will be described with reference to this.

상기 수신 FIFO(155)는 유토피아 스위치부(137)로부터 EPLD_WCLK, EPLD_WE, SOC를 입력받아 상기 유토피아 스위치부(137)에서 입력하는 ATM 셀을 버퍼링한다. 이에 대한 타이밍도를 도 15에 나타내었다. 수신 FIFO(155)는 1셀이 다 차면 인터럽트를 HF단자를 통해 디지털 신호 처리기(143)로 출력한다. 그러면 디지털 신호 처리기(143)는 직접 메모리 억세스(Direct Memoty Access: DMA)를 구동하여 상기 수신 FIFO(155)로부터 1셀 단위로 해당 셀을 내부 메모리(142)로 읽어 처리한다. 디지털 신호 처리기(143)는 내부 메모리(142)에 저장된 셀의 헤더와 VCI를 분석하여 AAL2, AAL0 데이터인지를 분석한다. 이때, 제어기(149)는 호 설정 전에 듀얼포트 메모리(151)를 통해 VCI 및 CID 연결 테이블을 미리 할당해 놓는다. 이러한 트랜슬레이션을 위해 듀얼포트 메모리(151)는 제어기(149)와 디지털 신호 처리기(143)가 모두 사용할 수 있도록 듀얼포트로 구성하였다. 상기 제어기(149)에 의해 VCI 및 CID가 설정되면 디지털 신호 처리기(143)는 AAL0나 AAL2를 정리하여 송신 FIFO(157)에 버퍼링한다. 이에 대한 파형도를 도14에 나타내었다. 이때도 ATM 셀이 1셀 이상 송신 FIFO(157)에 차면 유토피아 스위치부(137)로 출력시키거나 1.25msec 인터럽트가 발생하면 송신 FIFO(157)에 버퍼링된 모든 셀을 유토피아 스위치부로 출력한다.The receiving FIFO 155 receives EPLD_WCLK, EPLD_WE, and SOC from the utopia switch unit 137 and buffers the ATM cell input from the utopia switch unit 137. A timing diagram for this is shown in FIG. 15. The reception FIFO 155 outputs an interrupt to the digital signal processor 143 through the HF terminal when one cell is full. The digital signal processor 143 then drives a direct memory access (DMA) to read the cell from the receiving FIFO 155 into the internal memory 142 in units of one cell. The digital signal processor 143 analyzes the header and the VCI of the cell stored in the internal memory 142 to analyze whether it is AAL2 or AAL0 data. At this time, the controller 149 preallocates the VCI and CID connection table through the dual port memory 151 before call setup. For this translation, the dual port memory 151 is configured as a dual port so that both the controller 149 and the digital signal processor 143 can use it. When the VCI and CID are set by the controller 149, the digital signal processor 143 cleans up AAL0 or AAL2 and buffers them in the transmission FIFO 157. A waveform diagram for this is shown in FIG. At this time, if the ATM cell is more than one cell to the transmission FIFO 157, and outputs to the utopia switch unit 137, or if a 1.25msec interrupt occurs, all cells buffered in the transmission FIFO 157 is output to the utopia switch unit.

도7은 본 발명의 실시 예에 따른 유토피아 스위치부의 스위칭 방법을 나타낸 흐름도이다. 도7a는 링크 또는 ATM 셀 먹스/디먹스부에서 입력되는 ATM 셀을 제어기(149)와 디지털 신호 처리기(143)로 송신하기 위한 스위칭 방법을 나타낸 도면이고, 도7b는 제어기(149)와 디지털 신호 처리기(143)로부터 입력되는 ATM 셀을 링크또는 ATM 셀 먹스/디먹스부로 스위칭하기 위한 방법을 나타낸 도면이다.7 is a flowchart illustrating a switching method of a utopia switch unit according to an exemplary embodiment of the present invention. FIG. 7A illustrates a switching method for transmitting an ATM cell input from a link or ATM cell mux / demux unit to the controller 149 and the digital signal processor 143. FIG. 7B illustrates a digital signal with the controller 149. FIG. A diagram illustrating a method for switching an ATM cell input from the processor 143 to a link or ATM cell mux / demux unit.

먼저 도7a를 참조하여 설명하면, 유토피아 스위치부(137)는 601단계에서 매퍼(135) 또는 ATM 셀 먹스/디먹스부로부터 ATM 셀이 입력하는지를 검사한다. 상기 601단계에서 ATM 셀이 입력하면 유토피아 스위치부(137)는 603단계로 진행하여 수신된 ATM 셀의 헤더를 검사하여 상기 ATM 셀이 AAL2 인지 AAL0인지를 검사한다. 상기 셀이 AAL2 또는 AAL0라면 유토피아 스위치부(137)는 607단계에서 상기 셀을 FIFO(141)를 통해 디지털 신호 처리기(143)로 스위칭하고 상기 셀을 상기 디지털 신호 처리기(143)로 출력한다. 그러나 입력된 ATM 셀이 AAL2 또는 AAL0가 아니라면 유토피아 스위치부(137)는 605단계로 진행하여 상기 ATM 셀이 AAL5인지를 검사한다. 상기 ATM 셀이 AAL5 셀이라면 유토피아 스위치부(137)는 609단계에서 제어기(609)로 스위칭하고 상기 셀을 상기 제어기(609)로 출력한다.First, referring to FIG. 7A, the utopia switch unit 137 checks whether an ATM cell is input from the mapper 135 or the ATM cell mux / demux unit in step 601. When the ATM cell inputs in step 601, the utopia switch unit 137 proceeds to step 603 to check whether the ATM cell is AAL2 or AAL0 by checking the header of the received ATM cell. If the cell is AAL2 or AAL0, the utopia switch unit 137 switches the cell to the digital signal processor 143 through the FIFO 141 in step 607 and outputs the cell to the digital signal processor 143. However, if the input ATM cell is not AAL2 or AAL0, the utopia switch unit 137 proceeds to step 605 to check whether the ATM cell is AAL5. If the ATM cell is an AAL5 cell, the utopia switch unit 137 switches to the controller 609 in step 609 and outputs the cell to the controller 609.

이하 도7b를 참조하여 설명하면, 유토피아 스위치부(137)는 611단계에서 디지털 신호 처리기(143) 또는 제어기(149)로부터 ATM 셀이 입력되는지를 검사한다. 이때, 상기 디지털 신호 처리기(143) 또는 제어기(149)로부터 ATM 셀이 입력되면 유토피아 스위치부(137)는 613단계로 진행하여 입력되는 ATM 셀이 AAL2 셀인지를 검사한다. 검사결과, 상기 입력되는 ATM 셀이 AAL2 셀이면 유토피아 스위치부(137)는 617단계로 진행하여 매퍼(135)와 프레임기(133)를 통해 E1 링크로 스위칭하여 출력한다. 그러나 AAL2 셀이 아니면 유토피아 스위치부(143)는 615단계로 진행하여 AAL5 또는 AAL0인지를 검사한다. 입력되는 ATM 셀이 AAL5 또는 AAL0이면 유토피아 스위치부(137)는 619단계에서 상기 입력 셀을 ACMA(111)의 ATM 셀 먹스/디먹스부로 스위칭하여 출력한다.7B, the utopia switch unit 137 checks whether an ATM cell is input from the digital signal processor 143 or the controller 149 in step 611. In this case, when the ATM cell is input from the digital signal processor 143 or the controller 149, the utopia switch unit 137 proceeds to step 613 to check whether the input ATM cell is an AAL2 cell. As a result of the check, if the input ATM cell is an AAL2 cell, the utopia switch unit 137 proceeds to step 617 and outputs by switching to the E1 link through the mapper 135 and the framer 133. However, if it is not the AAL2 cell, the utopia switch unit 143 proceeds to step 615 and checks whether it is AAL5 or AAL0. If the input ATM cell is AAL5 or AAL0, the utopia switch unit 137 switches and outputs the input cell to the ATM cell mux / demux unit of the ACMA 111 in step 619.

도8은 본 발명의 실시 예에 따라 디지털 신호 처리기(143)가 AAL2 및 AAL0를 처리하기 위한 방법을 나타낸 흐름도이다. 이하 도8을 참조하여 설명한다.8 is a flowchart illustrating a method for the digital signal processor 143 to process AAL2 and AAL0 according to an embodiment of the present invention. A description with reference to FIG. 8 is as follows.

우선 701단계에서 디지털 신호 처리기(143)는 전원인가 시 내부 메모리(142), FIFO(141)를 초기화시킨다. 디지털 신호 처리기(143)는 초기화 과정 후 703단계에서 유토피아 스위치부(137)로부터 셀이 입력하는지를 검사한다. 이때, 상기 도7의 방법에 의해 유토피아 스위치부(137)가 AAL2 또는 AAL0 ATM 셀을 송신하면 디지털 신호 처리기(143)는 705단계에서 상기 ATM 셀의 가상 채널 식별자(VCI)를 분석하고, 707단계에서 상기 분석된 정보로부터 상기 셀이 AAL2 셀인지 AAL0 셀인지를 판단한다. 상기 입력 셀이 AAL2 셀이면 디지털 신호 처리기(143)는 709단계로 진행하여 AAL2 서비스 루틴을 수행하고, AAL0 셀이면 711단계로 진행하여 AAL0 서비스 루틴을 실행하고 종료한다.In operation 701, the digital signal processor 143 initializes the internal memory 142 and the FIFO 141 when the power is applied. The digital signal processor 143 checks whether a cell is input from the utopia switch unit 137 in step 703 after the initialization process. In this case, when the utopia switch unit 137 transmits the AAL2 or AAL0 ATM cell by the method of FIG. 7, the digital signal processor 143 analyzes the virtual channel identifier (VCI) of the ATM cell in step 705, and in step 707. Determines whether the cell is an AAL2 cell or an AAL0 cell from the analyzed information. If the input cell is an AAL2 cell, the digital signal processor 143 proceeds to step 709 to perform an AAL2 service routine, and if it is an AAL0 cell, proceeds to step 711 to execute and terminate the AAL0 service routine.

도9는 상기 도8의 AAL2 서비스 루틴의 흐름도를 나타낸 도면이다. 이하 도9를 참조하여 AAL2 서비스 방법을 구체적으로 설명한다.9 is a flowchart illustrating the AAL2 service routine of FIG. Hereinafter, the AAL2 service method will be described in detail with reference to FIG. 9.

유토피아 스위치부(137)가 입력되는 셀들의 가상 채널 식별자를 검사하여 AAL0와 AAL2 셀은 디지털 신호 처리부(139)로 제공한다. 이때 입력되는 셀이 AAL2이면 디지털 신호 처리부(139)의 디지털 신호 처리기(143)는 FIFO(141)를 통해 상기 AAL2 셀을 입력받아 AAL2 서비스 루틴을 수행한다.The utopia switch unit 137 checks the virtual channel identifiers of the cells inputted, and provides the AAL0 and AAL2 cells to the digital signal processor 139. At this time, if the input cell is AAL2, the digital signal processor 143 of the digital signal processor 139 receives the AAL2 cell through the FIFO 141 and performs an AAL2 service routine.

디지털 신호 처리기(143)는 801단계에서 상기 유토피아 스위치부(137)에서 SOC와 AAL2 셀을 수신 FIFO(155)를 통해 입력받아 내부 메모리(142)에 저장한다. 상기 SOC와 AAL2 셀이 내부 메모리(142)에 저장되면 디지털 신호 처리기(143)는 상기 SOC에 의해 동기를 수행한다. 상기 AAL2 동기는 AAL2 셀의 시작점에 대한 동기이다.In step 801, the digital signal processor 143 receives the SOC and the AAL2 cells from the utopia switch unit 137 through the reception FIFO 155 and stores them in the internal memory 142. When the SOC and the AAL2 cells are stored in the internal memory 142, the digital signal processor 143 performs synchronization by the SOC. The AAL2 synchronization is a synchronization with respect to a start point of an AAL2 cell.

상기 AAL2 동기가 이루어지면 디지털 신호 처리기(143)는 803단계에서 상기 AAL2 셀을 듀얼 포트 메모리(151)의 연결 테이블을 참조하여 AAL0 셀로 변환한다. 상기 변환되는 셀은 805단계에서 내부 메모리(142)의 목적 주소에 바이트 단위로 복사된다. 디지털 신호 처리기(143)는 807단계에서 목적 주소에 변환된 셀을 복사하면서 상기 AAL2가 AAL0로 변환 완료되었는지를 검사한다. AAL0로 변환이 완료되었으면 디지털 신호 처리기(143)는 809단계에서 내부 메모리(142)에 저장된 AAL0 셀을 송신 FIFO(157)에 복사한다.When the AAL2 synchronization is performed, the digital signal processor 143 converts the AAL2 cell into an AAL0 cell by referring to the connection table of the dual port memory 151 in step 803. The converted cell is copied in units of bytes to the destination address of the internal memory 142 in step 805. The digital signal processor 143 checks whether the AAL2 has been converted to AAL0 while copying the converted cell to the destination address in step 807. When the conversion to AAL0 is completed, the digital signal processor 143 copies the AAL0 cell stored in the internal memory 142 to the transmission FIFO 157 in step 809.

도10은 상기 도8의 AAL0 서비스 루틴의 흐름도를 나타낸 도면이다. 이하 도10을 참조하여 AAL0 서비스 방법을 설명한다.10 is a flowchart illustrating the AAL0 service routine of FIG. Hereinafter, the AAL0 service method will be described with reference to FIG. 10.

우선 디지털 신호 처리기(143)는 유토피아 스위치부(137)로부터 AAL0와 SOC를 수신 FIFO(155)를 통해 입력받아 내부 메모리(142)에 저장한다. 상기 AAL0와 SOC가 내부 메모리(142)에 저장되면 디지털 신호 처리기(143)는 901단계에서 AAL0 동기를 수행한다. 상기 AAL0 동기는 상기 AAL2 동기와 동일하게 AAL2 셀의 시작점에 대한 동기이다. 상기 901단계에서 상기 AAL0 동기가 이루어지면 디지털 신호 처리기(143)는 903단계에서 듀얼 포트 메모리(151)의 연결 테이블을 참조하여 AAL2로 변환한다. 상기 변환되는 AAL2는 905단계에서 바이트 단위로 내부 메모리(142)의 목적 주소에 복사된다. 디지털 신호 처리기(143)는 907단계에서 AAL0의 변환이 완료되었는지를 검사한다. AAL2의 AAL0의 변환이 완료되면 디지털 신호 처리기(143)는 909단계로 진행하여 내부 메모리(142)에 복사된 AAL2 셀을 송신 FIFO(157)에 복사한다.First, the digital signal processor 143 receives AAL0 and SOC from the utopia switch unit 137 through the reception FIFO 155 and stores the AAL0 and SOC in the internal memory 142. When the AAL0 and the SOC are stored in the internal memory 142, the digital signal processor 143 performs AAL0 synchronization in step 901. The AAL0 synchronization is a synchronization with respect to a start point of an AAL2 cell, similarly to the AAL2 synchronization. When the AAL0 synchronization is performed in step 901, the digital signal processor 143 converts to AAL2 by referring to the connection table of the dual port memory 151 in step 903. The converted AAL2 is copied to the destination address of the internal memory 142 in units of bytes in step 905. The digital signal processor 143 checks whether the conversion of AAL0 is completed in step 907. When the conversion of AAL0 of AAL2 is completed, the digital signal processor 143 proceeds to step 909 to copy the AAL2 cell copied to the internal memory 142 to the transmission FIFO 157.

상기 도8 내지 도10에서 디지털 신호 처리기(143)가 수신 FIFO(155)에서 셀을 입력받기 위한 동작과 및 송신 FIFO(157)로 출력하기 위한 방법을 도 11 및 도 12를 참조하여 설명한다.8 and 10, an operation for receiving a cell from the reception FIFO 155 and a method for outputting the cell to the transmission FIFO 157 will be described with reference to FIGS. 11 and 12.

도11은 본 발명의 실시 예에 따른 디지털 신호 처리기가 수신 FIFO로부터의 셀을 입력받기 위한 방법을 나타낸 흐름도이다. 이하 도11을 참조하여 설명한다.11 is a flowchart illustrating a method for a digital signal processor to receive a cell from a receive FIFO according to an embodiment of the present invention. A description with reference to FIG. 11 is as follows.

우선 수신 FIFO(155)는 유토피아 스위치부(137)로부터 AAL0 및 AAL2 셀을 입력받아 버퍼링하고, 1셀이 모두 버퍼링되었을 경우 인터럽트를 생성하여 출력한다. 상기 인터럽트를 이하 제1 인터럽트라 한다. 디지털 신호 처리기(143)는 921단계에서 상기 수신 FIFO(155)로부터 제1 인터럽트가 발생하는 검사한다. 이때 수신 FIFO(155)에 1셀 버퍼가 AAL0 또는 AAL2 셀로 채워져 인터럽트가 발생하면 디지털 신호 처리기(143)는 상기 인터럽트를 입력받아 내부 메모리(142)에 상기 수신 FIFO(155)에 버퍼링된 해당 셀을 저장할 주소를 설정한다. 상기 주소가 설정되면 디지털 신호 처리기(143)는 925단계에서 DMA를 구동하여 수신 FIFO(155)로부터 해당 셀을 읽어 상기 내부 메모리(142)의 설정된 주소에 복사한다. 상기 셀이 내부 메모리(142)에 저장되면 디지털 신호 처리기(143)는 927단계에서 메모리 포인터를 증가시키고 종료한다.First, the receiving FIFO 155 receives and buffers the AAL0 and AAL2 cells from the utopia switch unit 137, and generates and outputs an interrupt when all of the cells are buffered. This interrupt is hereinafter referred to as a first interrupt. In operation 921, the digital signal processor 143 checks that the first interrupt is generated from the reception FIFO 155. At this time, if the one-cell buffer is filled with AAL0 or AAL2 cells in the reception FIFO 155 and an interrupt occurs, the digital signal processor 143 receives the interrupt and stores the corresponding cell buffered in the reception FIFO 155 in the internal memory 142. Set the address to save. When the address is set, the digital signal processor 143 drives the DMA in step 925 to read the corresponding cell from the receiving FIFO 155 and copy it to the set address of the internal memory 142. When the cell is stored in the internal memory 142, the digital signal processor 143 increments the memory pointer and terminates in step 927.

도12는 디지털 신호 처리기에서 AAL0 또는 AAL2로 변환되어 송신 FIFO(157)에 저장되는 셀들의 출력방법을 나타낸 것이다.12 illustrates a method of outputting cells which are converted to AAL0 or AAL2 in the digital signal processor and stored in the transmission FIFO 157.

이하 도12를 참조하여 설명하면, 디지털 신호 처리기(143)는 931단계에서 인터럽트 발생기(144)로부터 제2 인터럽트가 입력하는지를 검사한다. 상기 인터럽트 발생기는 1.25msec 주기로 인터럽트를 발생시킨다. 상기 931단계에서 인터럽트 발생기로부터 제2인터럽트가 입력하면 디지털 신호 처리기(143)는 933단계에서 송신 FIFO(157)에 복사되어 1셀 버퍼가 다 채워진 셀이건 다 채워지지 않은 셀이건 모든 셀들을 유토피아 스위치부(137)로 출력한다. 이는 AAL2 패킷을 적용하는 데이터가 실시간을 요구하는 데이터이므로, 너무 많은 시간 지연이 생기는 것을 방지하기 위한 것이다.Hereinafter, referring to FIG. 12, the digital signal processor 143 checks whether the second interrupt is input from the interrupt generator 144 in step 931. The interrupt generator generates an interrupt at a 1.25 msec period. When the second interrupt is input from the interrupt generator in step 931, the digital signal processor 143 is copied to the transmit FIFO 157 in step 933, so that all cells, whether the cell is full or unfilled, are switched to the utopia switch. Output to section 137. This is to prevent too much time delay since data applying the AAL2 packet is data requiring real time.

또한 본 발명에서는 FIFO(151)에 셀을 저장 시, 입력되는 셀을 저장할 시작 번지를 미리 설정해 놓으므로써 SOC를 발생하지 않고 동기를 수행할 수 있는 방법을 제안한다. 상기 방법은 도13에서 나타내었으며, 이하 도13을 참조하여 설명한다.In addition, the present invention proposes a method for performing synchronization without generating SOC by setting a start address to store an input cell when the cell is stored in the FIFO 151. The method is illustrated in FIG. 13 and will now be described with reference to FIG.

도13은 본 발명의 실시 예에 따라 디지털 신호 처리기(143)의 내부 메모리에 셀 복사시 주소 지정방법을 나타내는 흐름도이고, 도14는 디지털 신호 처리기의 FIFO의 셀 전송 관련 타이밍도를 나타내는 것이고, 도15는 EPLD FIFO와 관련된 셀 전송 타이밍도를 나타낸 도면이다.FIG. 13 is a flowchart illustrating an addressing method when a cell is copied to an internal memory of the digital signal processor 143 according to an exemplary embodiment of the present invention. FIG. 14 is a timing diagram illustrating a cell transfer of a FIFO of the digital signal processor. 15 illustrates a cell transmission timing diagram associated with an EPLD FIFO.

디지털 신호 처리기(143)는 941단계에서 변환할 ATM 셀이 있는지를 검사한다. 이는 수신 FIFO(155)로부터 제1인터럽트가 발생하여 상기 디지털 신호 처리기(143)가 상기 수신 FIFO(155)로부터 셀단위의 ATM 셀을 내부 메모리(142)로 복사해 왔는지를 검사함으로 알 수 있다. 이때 변환할 ATM 셀이 셀단위로 내부 메모리(142)에 복사되었다면 디지털 신호 처리기(143)는 변환을 수행한다. 변환되는 ATM 셀은 943단계에서 미리 결정되어 있는 어드레스에 복사된다. 예를 들어 설명하면, 도14에서와 같이 디지털 신호 처리기(143)는 초기 상태에서 셀의 변환이 시작되면 상기 변환된 ATM 셀을 내부 메모리(142)에 미리 설정된 0x800의 시작 어드레스에 복사한다. 상기 변환된 ATM 셀이 변환 중에 디지털 신호 처리기(143)는 945단계로 진행하여 다음 ATM 셀의 변환이 시작되는지를 검사한다. 이때 내부 메모리에 변환을 시작할 ATM 셀이 셀단위로 복사되었다면 디지털 신호 처리기는 947단계로 진행하여 변환을 수행하고, 변환되는 ATM 셀을 상기 도14와 같이 0x800 어드레스의 다음 시작 어드레스 0x7FF에 복사한다. 이후에 입력되는 ATM 셀은 0x7FE, 0x7FD...로 시작 어드레스를 지정하여 복사한다. 상기 각 시작 어드레스는 53바이트의 차이를 가질 수 있으며, 여분 비트를 두어 그 이상의 차이를 가질 수도 있다. 여기서는 디지털 신호 처리기(143)가 내부 메모리(142)에 ATM 셀을 복사할 경우만 설명하였으나 유토피아 스위치부(137)가 FIFO(151)에 ATM 셀을 복사할 경우 또는 디지털 신호 처리기(143)가 FIFO(151)에 저장할 경우에도 적용할 수 있다. 상기와 같이 변환되는 ATM 셀을 미리 할당된 시작 어드레스에 할당함으로써 도15와 같이 SOC가 자동으로 생성된다. 즉, 본 발명의 셀처리 장치에서는 SOC를 생성하기 위한 별도의 장치가 없이도 SOC를 생성할 수 있다.The digital signal processor 143 checks whether there is an ATM cell to convert in step 941. This can be seen by checking whether the first interrupt is generated from the reception FIFO 155 and the digital signal processor 143 has copied the ATM cells of the cell unit from the reception FIFO 155 to the internal memory 142. At this time, if the ATM cell to be converted is copied to the internal memory 142 on a cell basis, the digital signal processor 143 performs the conversion. The ATM cell to be converted is copied to a predetermined address in step 943. For example, as shown in FIG. 14, when the conversion of the cell starts in the initial state, the digital signal processor 143 copies the converted ATM cell to the start address of 0x800 preset in the internal memory 142. During the conversion of the converted ATM cell, the digital signal processor 143 proceeds to step 945 to check whether the conversion of the next ATM cell starts. In this case, if the ATM cell to be converted into the internal memory is copied in units of cells, the digital signal processor proceeds to step 947 to perform the conversion, and copies the converted ATM cell to the next start address 0x7FF of the 0x800 address as shown in FIG. The ATM cell to be input is copied by designating the starting address as 0x7FE, 0x7FD .... Each start address may have a difference of 53 bytes, and may have a difference greater than the extra bits. Here, only the case where the digital signal processor 143 copies the ATM cell to the internal memory 142 is described. However, when the utopia switch unit 137 copies the ATM cell to the FIFO 151 or the digital signal processor 143 makes the FIFO. The same may be applied to the case of storing in 151. The SOC is automatically generated as shown in Fig. 15 by assigning the ATM cell converted as described above to a pre-assigned start address. That is, in the cell processing apparatus of the present invention, the SOC can be generated without a separate device for generating the SOC.

상기한 바와 같이 본 발명은 이동통신시스템의 E1 링크를 효율적으로 이용하기 위하여 음성 패킷의 경우 AAL2 그리고 제어 메시지는 AAL5로 구현하여 E1 링크의 밴드 사용률을 극대화 할 수 있으므로 기지국 전송 서브 시스템과 기지국 제어기간의 확장이 용이한 이점이 있다.As described above, the present invention can maximize the band utilization of the E1 link by implementing AAL2 and control message AAL5 for the voice packet in order to effectively use the E1 link of the mobile communication system. There is an advantage of easy expansion.

본 발명의 다른 이점은 AAL2 전송 효율과 망 설비비용이 절감되는 반면 이를 처리하기 위해선 고속의 프로세싱 파워를 요구하게 된다. 이를 AAL5인 프로세서간 통신 채널은 제어기에서 처리하도록 구성하고, AAL2 음성 패킷의 스위칭은 고속의 디지털 신호 처리기가 하도록 구성하여 실시간 처리할 수 있으므로 시스템의 성능을 향상시킬 수 있는 이점이 있다.Another advantage of the present invention is that AAL2 transmission efficiency and network equipment cost are reduced while processing high speeds requires processing power. The AAL5 processor-to-processor communication channel is configured to be processed by the controller, and the switching of the AAL2 voice packet is configured to be performed by a high-speed digital signal processor and thus can be processed in real time, thereby improving the performance of the system.

Claims (26)

E1 링크와 연결되고, 프로세서간 통신 패킷을 전송하기 위한 에이에이엘 5와 실시간 패킷을 전송하기 위한 에이에이엘 2와 에이에이엘 0을 수신하고 비동기전송모드 셀 다중/역다중화부를 구비하는 비동기전송모드 시스템에 있어서,An asynchronous transmission mode system connected to an E1 link and receiving AEL 5 for transmitting inter-processor communication packets and AEL 2 and AEL 0 for transmitting real-time packets and having an asynchronous transmission mode cell multiplexing / demultiplexing unit. In 상기 에이에이엘 5를 분석하여 입력될 상기 에이에이엘 2에 대한 연결 테이블을 업데이트하는 제어기와,A controller for analyzing the ADL 5 and updating a connection table for the ADL2 to be input; 상기 업데이트된 연결 테이블을 참조하여 상기 에이에이엘 2와 에이에이엘 0을 상호 변환하는 디지털 신호 처리부와,A digital signal processor for mutually converting the AEL 2 and the AEL 0 with reference to the updated connection table; 상기 제어기에 대한 에이에이엘 5가 입력될 경우 상기 제어기로 스위칭하고, 상기 E1 링크로부터 상기 에이에이엘 2가 입력되거나 상기 비동기전송모드 셀 다중/역다중화부로부터 에이에이엘 0가 입력될 경우 상기 디지털 신호 처리기로 스위칭하고, 상기 디지털 신호 처리기에서 상호 변환된 에이에이엘 2와 에이에이엘 0를 입력받아 상기 에이에이엘 2는 상기 E1 링크로 스위칭하고 상기 에이에이엘 0는 상기 비동기전송모드 셀 다중/역다중화부로 스위칭하는 유토피아 스위치부로 이루어짐을 특징으로 하는 셀 처리 장치.The switch is switched to the controller when the AEL 5 is input to the controller, and the ALA 2 is input from the E1 link or the AEL 0 is input from the asynchronous transmission mode cell multiplexer / demultiplexer. Switching to the digital signal processor and receiving the mutually converted AEL 2 and AEL 0, the AEL 2 switches to the E1 link, and the AEL 0 switches to the asynchronous transmission mode cell multiplexing / demultiplexing unit. A cell processing apparatus comprising a utopia switch unit. 제1항에 있어서, 상기 연결 테이블을 가지며 상기 제어기와 디지털 신호 처리기에 공통으로 연결되는 듀얼 포트 메모리를 더 구비함을 특징으로 하는 셀 처리 장치.2. The cell processing apparatus of claim 1, further comprising a dual port memory having the connection table and commonly connected to the controller and a digital signal processor. 제1항에 있어서, 상기 디지털 신호 처리부가,The method of claim 1, wherein the digital signal processing unit, 상기 에이에이엘 2와 에이에이엘 0을 입력받아 버퍼링하는 선입선출 메모리와,A first-in, first-out memory for receiving and buffering the AEL 2 and the AEL 0; 상기 선입선출 메모리로부터 셀 단위의 에이에이엘 2 및 에이에이엘 0를 독출하고, 상기 연결 테이블을 참조하여 상호 변환하여 상기 선입선출 메모리에 복사하는 디지털 신호 처리기로 이루어짐을 특징으로 하는 셀 처리 장치.And a digital signal processor which reads the AEL 2 and the AEL 0 in the unit of cells from the first-in first-out memory, converts them to the first-in-first-out memory by mutually converting them by referring to the connection table. 제3항에 있어서, 상기 디지털 신호 처리기가 상기 선입선출 메모리로부터 독출되거나 상호 변환된 에이에이엘 2 및 에이에이엘 0를 복사하는 내부 메모리를 더 구비함을 특징으로 하는 셀 처리장치.4. The cell processing apparatus of claim 3, wherein the digital signal processor further comprises an internal memory for copying the AEL 2 and the AEL 0 read from or interconverted from the first-in, first-out memory. 제4항에 있어서, 상기 선입선출 메모리가,The method of claim 4, wherein the first-in, first-out memory, 상기 유토피아 스위치부로부터 입력되는 에이에이엘 2와 에이에이엘 0를 버퍼링하는 수신 선입선출 메모리와,A first-in, first-out memory for buffering AEL 2 and AEL 0 inputted from the utopia switch unit; 상기 디지털 신호 처리기에서 상기 변환된 에이에이엘 2와 에이에이엘 0를 버퍼링하는 송신 선입선출 메모리로 이루어짐을 특징으로 하는 셀 처리장치.And a transmission first-in, first-out memory for buffering the converted AEL 2 and AEL 0 in the digital signal processor. 제5항에 있어서, 상기 수신 선입선출 메모리가,The method of claim 5, wherein the first-in, first-out memory, 상기 에이에이엘 2 또는 에이에이엘 0가 셀 단위로 버퍼링되면 상기 디지털 신호 처리기로 제1인터럽트를 출력함을 특징으로 하는 셀 처리 장치.And outputting a first interrupt to the digital signal processor when the AEL 2 or the AEL 0 is buffered in units of cells. 제6항에 있어서, 상기 디지털 신호 처리기가 상기 제1인터럽트를 입력받아 해당 셀을 독출하여 상기 내부 메모리에 저장함을 특징으로 하는 셀 처리 장치.7. The cell processing apparatus of claim 6, wherein the digital signal processor receives the first interrupt, reads the cell, and stores the cell in the internal memory. 제5항에 있어서, 상기 송신 선입선출 메모리가,The method of claim 5, wherein the first-in, first-out memory, 상기 에이에이엘 2 또는 에이에이엘 0가 셀 단위로 버퍼링되면 상기 유토피아 스위치부로 출력함을 특징으로 하는 셀 처리 장치.And outputting to the utopia switch unit when the AEL 2 or the AEL 0 is buffered in units of cells. 제5항에 있어서, 일정 시간 주기로 제2인터럽트를 생성하여 상기 디지털 신호 처리기로 출력하는 제2인터럽트 발생기를 더 구비함을 특징으로 하는 셀 처리장치.6. The cell processing apparatus of claim 5, further comprising a second interrupt generator for generating a second interrupt at a predetermined time period and outputting the second interrupt to the digital signal processor. 제9항에 있어서, 상기 디지털 신호 처리기가 상기 제2인터럽트 입력 시 상기 송신 선입선출 메모리에 복사된 에이에이엘 2와 에이에이엘 0를 유토피아 스위치부로 출력함을 특징으로 하는 셀 처리 장치.10. The cell processing apparatus of claim 9, wherein the digital signal processor outputs the AEL 2 and the AEL 0 copied to the first-in, first-out memory to the utopia switch unit when the second interrupt is input. 제10항에 있어서, 상기 제2인터럽트가 1.25msec 주기로 발생하는 인터럽트임을 특징으로 하는 셀 처리 장치.11. The cell processing apparatus of claim 10, wherein the second interrupt is an interrupt occurring at a 1.25 msec period. 제5항에 있어서, 상기 유토피아 스위치부가 에이에이엘 2 또는 에이에이엘 0를 수신 선입선출 메모리에 저장 시 미리 설정된 셀 시작 주소에 저장함을 특징으로 하는 셀 처리장치.6. The cell processing apparatus of claim 5, wherein the utopia switch unit stores the AEL 2 or the AEL 0 in the first-in, first-out memory. 제5항에 있어서, 상기 디지털 신호 처리기가 에이에이엘 2 또는 에이에이엘 0를 송신 선입선출 메모리에 저장 시 미리 설정된 셀 시작 주소에 저장함을 특징으로 하는 셀 처리 장치.6. The cell processing apparatus of claim 5, wherein the digital signal processor stores the AEL 2 or the AEL 0 in the first-in, first-out memory. 연결 테이블을 가지는 듀얼 포트 메모리와, 유토피아 스위치부와, 제어기와 디지털 신호처리기를 구비하고, 프로세서간 통신 패킷을 전송하기 위한 에이에이엘 5와 실시간 패킷을 전송하기 위한 에이에이엘 2를 수신하는 비동기전송모드 시스템의 셀 처리 방법에 있어서,An asynchronous transmission mode having dual port memory having a connection table, a utopia switch unit, a controller and a digital signal processor, and receiving AEL 5 for transmitting inter-processor communication packets and AEL 2 for transmitting real-time packets. In the cell processing method of the system, 상기 유토피아 스위치부가 에이에이엘 5와 에이에이엘 2와 에이에이엘 0을 입력받아 스위칭하는 과정과,The utopia switch unit is configured to switch between receiving the 5A, 5A, 2A and 0A, and 상기 제어기가 상기 유토피아 스위치부에서 스위칭된 에이에이엘 5를 입력받아 상기 연결 테이블을 업데이트하는 과정과,Updating, by the controller, the connection table by receiving the AL 5 switched in the utopia switch unit; 상기 디지털 신호 처리기가 상기 유토피아 스위치부에서 스위칭된 에이에이엘 2 또는 에이에이엘 0를 입력받고 상기 업데이트된 연결 테이블을 참조하여 상기 에이에이엘 2와 에이에이엘 0을 상호 변환하는 과정과,Receiving, by the digital signal processor, the AI 2 or the AI 0 switched by the utopia switch unit and mutually converting the AI 2 and the AI 0 with reference to the updated connection table; 상기 변환된 에이에이엘 2 또는 에이에이엘 0를 유토피아 스위치부로 출력하는 과정으로 이루어짐을 특징으로 하는 방법.And outputting the converted AEL 2 or AEL 0 to a utopia switch unit. 제14항에 있어서, 상기 스위칭 과정이,The method of claim 14, wherein the switching process, 상기 제어기 또는 디지털 신호 처리기로 송신하기 위한 송신 비동기전송모드 셀을 스위칭하는 과정과,Switching a transmission asynchronous transmission mode cell for transmission to the controller or digital signal processor; 상기 제어기 또는 디지털 신호 처리기에서 수신하기 위한 수신 스위칭하는 과정으로 이루어짐을 특징으로 하는 방법.Receiving switching for receiving at the controller or digital signal processor. 제15항에 있어서, 상기 송신 스위칭 과정이,The method of claim 15, wherein the transmission switching process, 상기 수신되는 비동기전송모드 셀의 헤더를 검사하여 비동기전송모드 셀의 서비스 종류를 판단하는 과정과,Determining a service type of an asynchronous transmission mode cell by examining a header of the received asynchronous transmission mode cell; 상기 수신되는 비동기전송모드 셀이 에이에이엘 5이면 제어기로 스위칭하고, 에이에이엘 2 또는 에이에이엘 0이면 디지털 신호 처리기로 스위칭하는 과정으로 이루어짐을 특징으로 하는 방법.And if the received asynchronous transmission mode cell is the ADL 5, switching to the controller, and if the AEL 2 or AEL 0, switching to a digital signal processor. 제15항에 있어서, 상기 수신 스위칭 과정이,The method of claim 15, wherein the receiving switching process, 상기 수신되는 비동기 전송모드 셀의 헤더를 검사하여 비동기전송모드 셀의 서비스 종류를 판단하는 과정과,Determining a service type of an asynchronous transmission mode cell by examining a header of the received asynchronous transmission mode cell; 상기 비동기전송모드 셀이 에이에이엘 5이면 비동기전송모드 먹스/디먹스부로 스위칭하고, 에이에이엘 2이면 링크로 스위칭하고, 에이에이엘 0이면 먹스/디먹스부로 스위칭하는 과정으로 이루어짐을 특징으로 하는 방법.And if the asynchronous transmission mode cell is an ADL, switching to an asynchronous transmission mode mux / demux section, an A2 switching to a link, and an ADL 0 switching to a mux / demux section. 제14항에 있어서, 상기 에이에이엘 2와 에이에이엘 0 상호변환 과정이,The method of claim 14, wherein the AEL 2 and AEL 0 interconversion process, 전원 입력 시 메모리를 초기화하는 과정과,Initializing memory at power-up, 상기 비동기전송모드 셀이 입력하는지를 검사하는 과정과,Checking whether the asynchronous transmission mode cell is input; 상기 비동기전송모드 셀 입력 시 상기 셀의 가상채널 식별자를 분석하여 에이에이엘 2인지를 검사하는 과정과,When the asynchronous transmission mode cell is input, analyzing the virtual channel identifier of the cell and checking whether the A / L 2; 상기 입력된 비동기전송모드 셀이 에이에이엘 2이면 에이에이엘 2 서비스 루틴을 실행하는 과정과,If the input asynchronous transmission mode cell is AEL 2, executing an AEL 2 service routine; 상기 입력된 비동기전송모드 셀이 에이에이엘 0이면 에이에이엘 0 서비스 루틴을 실행하는 과정으로 이루어짐을 특징으로 하는 방법.And if the input asynchronous transmission mode cell is AEL 0, executing the AEL 0 service routine. 제18항에 있어서, 상기 에이에이엘 2서비스 루틴 실행 과정이,19. The method of claim 18, wherein the A2 service routine execution process, 상기 에이에이엘 2의 시작점 동기를 맞추는 과정과,Synchronizing the starting point of the ALA 2, 상기 에이에이엘 2를 에이에이엘 0로 변환하여 내부 메모리에 복사하는 과정과,Converting the AEL 2 into AEL 0 and copying it to internal memory; 상기 내부 메모리에 1셀의 에이에이엘 0가 변환되면 상기 변환 완료된 에이에이엘 0를 송신 선입선출 메모리에 복사하는 과정으로 이루어짐을 특징으로 하는 방법.And converting the converted AEL 0 into a first-in, first-out memory when the AEL 0 of one cell is converted into the internal memory. 제18항에 있어서, 상기 에이에이엘 0 서비스 루틴 실행 과정이,19. The method of claim 18, wherein the A 0 service routine execution process, 상기 에이에이엘 0의 시작점 동기를 맞추는 과정과,Synchronizing the starting point of the AEL 0; 상기 에이에이엘 0을 에이에이엘 2로 변환하여 내부 메모리에 복사하는 과정과,Converting the A 0 to A 2 and copying it to internal memory; 상기 내부 메모리에 1셀의 에이에이엘 2가 변환되면 상기 변환 완료된 에이에이엘 2를 송신 선입선출 메모리에 복사하는 과정으로 이루어짐을 특징으로 하는 방법.And converting the converted AEL 2 into a first-in, first-out memory when the AEL 2 of one cell is converted into the internal memory. 제19항 또는 20항에 있어서, 상기 송신 선입선출 메모리에 저장되는 비동기전송모드 셀은 상기 디지털 신호 처리기로부터 제2인터럽트를 입력받아 출력하는 과정을 더 포함함을 특징으로 하는 방법.21. The method of claim 19 or 20, wherein the asynchronous transmission mode cell stored in the first-in, first-out memory further comprises receiving and outputting a second interrupt from the digital signal processor. 제19항 또는 제20항에 있어서, 상기 송신 선입선출 메모리에 저장되는 비동기전송모드 셀은 하나의 비동기전송모드 셀 길이만큼 채워지면 출력하는 과정을 더 포함함을 특징으로 하는 방법.21. The method of claim 19 or 20, wherein the asynchronous transmission mode cell stored in the transmission first-in, first-out memory further comprises outputting when the length of one asynchronous transmission mode cell is filled. 제20항에 있어서, 상기 송신 선입선출 복사과정이,The method of claim 20, wherein the first-in, first-out copying process, 디지털 신호 처리기가 소정의 비동기전송모드 셀이 변환완료되면 미리 결정되어 있는 송신 선입선출 메모리의 시작 주소에 상기 변환 완료된 비동기전송모드 셀을 복사하는 과정과,Copying the converted asynchronous transfer mode cell to a start address of a predetermined first-in first-out memory when the predetermined asynchronous transfer mode cell is converted by the digital signal processor; 변환 완료된 다음 비동기전송모드 셀이 입력하면 상기 주소에서 일정 영역간격으로 감소한 주소에 상기 비동기전송모드 셀을 복사하는 과정으로 이루어짐을 특징으로 하는 방법.Copying the asynchronous transmission mode cell to an address reduced by a predetermined area interval when the asynchronous transmission mode cell is input after the conversion is completed. 제23항에 있어서, 상기 송신 선입선출 메모리가 초기화될 때까지 반복 수행됨을 특징으로 하는 방법.24. The method of claim 23, wherein the transmission is repeated until the first-in, first-out memory is initialized. 제23항에 있어서, 상기 일정 영역 간격이 하나의 비동기전송모드 길이를 저장할 수 있는 간격임을 특징으로 하는 방법.24. The method of claim 23, wherein the predetermined region interval is an interval capable of storing one asynchronous transmission mode length. 제18항에 있어서, 상기 수신 선입선출 메모리로부터 비동기전송모드 셀을 독출하는 과정은,19. The method of claim 18, wherein the step of reading an asynchronous transmission mode cell from the received first-in, first-out memory, 상기 수신 선입선출 메모리가 상기 유토피아 스위치로부터 하나의 비동기전송모드 셀이 채워지면 디지털 신호 처리기로 제1인터럽트를 출력하여 알려주는 과정과,A step in which the reception first-in-first-out memory outputs a first interrupt to a digital signal processor when one asynchronous transmission mode cell is filled from the utopia switch; 상기 디지털 신호 처리기가 상기 제1인터럽트를 수신하여 해당 메모리의 비동기 전송 모드 셀을 독출하는 과정으로 이루어짐을 특징으로 하는 방법.And receiving the first interrupt by the digital signal processor to read an asynchronous transfer mode cell of the corresponding memory.
KR10-2000-0045841A 2000-08-08 2000-08-08 Apparatus and method for processing cell of atm system KR100369792B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045841A KR100369792B1 (en) 2000-08-08 2000-08-08 Apparatus and method for processing cell of atm system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045841A KR100369792B1 (en) 2000-08-08 2000-08-08 Apparatus and method for processing cell of atm system

Publications (2)

Publication Number Publication Date
KR20020012673A KR20020012673A (en) 2002-02-20
KR100369792B1 true KR100369792B1 (en) 2003-01-30

Family

ID=19682220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0045841A KR100369792B1 (en) 2000-08-08 2000-08-08 Apparatus and method for processing cell of atm system

Country Status (1)

Country Link
KR (1) KR100369792B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713514B1 (en) * 2001-03-06 2007-05-02 삼성전자주식회사 Method and apparatus for communicating inter processors using utopia mapper in system applying inter processors
KR100810372B1 (en) * 2002-02-22 2008-03-07 삼성전자주식회사 Apparatus for processing a cell in a digital signal process of telecommunication system

Also Published As

Publication number Publication date
KR20020012673A (en) 2002-02-20

Similar Documents

Publication Publication Date Title
US5414707A (en) Broadband ISDN processing method and system
US5878045A (en) Method and apparatus for converting data streams in a cell based communications system
US7042892B2 (en) Voice-over IP communication without echo cancellation
EP1131923A4 (en) Multi-protocol conversion assistance method and system for a network accelerator
KR20000023290A (en) Flexible telecommunications switching network
CN1111981C (en) Mobile communication system having ATM-based connecting scheme
WO2000054469A1 (en) Multimedia and multirate switching method and apparatus
EP0649583B1 (en) Method for atm switch core interface
KR100243415B1 (en) Atm switch junction device for frame relay net
KR100236035B1 (en) Method of scheduling virtual channels by using subtables in an atm nic
US6430197B1 (en) Asynchronous transfer mode (ATM) cell multiplexing/demultiplexing apparatus
KR100369792B1 (en) Apparatus and method for processing cell of atm system
KR100314219B1 (en) Apparatus for demultiplexing ATM cell of AAL5 type and converting ATM cell of AAL2' type to AAL2 type
KR100810372B1 (en) Apparatus for processing a cell in a digital signal process of telecommunication system
KR100306476B1 (en) System of Interfacing the ATM Network
KR100268223B1 (en) Traffic management method of framerelay networl in atm ss
KR100272568B1 (en) Apparatus and method of switching cell in the private branch exchange
KR100194607B1 (en) PSTN interlock ATM switch matching device
KR100411886B1 (en) Apparatus for ATM Adaptation Layer Type conversion of wireless communication base station
KR20010017854A (en) ATM interface module for the base station controller in IMT-2000 network
JP4074069B2 (en) Transmission equipment
KR100414656B1 (en) Method and Apparatus for ATM Adaptation Layer 2/5 Conversion in Mobile Communication System
KR100252499B1 (en) Bus size control circuit in frame relay subscriber board of atm switch
KR100263389B1 (en) ATM-VME interface device in computer system
KR20020041315A (en) 622Mbps level Packet over SDH equipment with ATM interworking function

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee