KR100360665B1

KR100360665B1 - Aparatus of power controling for helmet mounted sights

Info

Publication number: KR100360665B1
Application number: KR1020000074812A
Authority: KR
Inventors: 배경하
Original assignee: 엘지이노텍 주식회사
Priority date: 2000-12-08
Filing date: 2000-12-08
Publication date: 2002-11-13
Also published as: KR20020045379A

Abstract

본 발명은 베이스 밴드 모듈이 수신대기 상태일 때 파워 다운 모드(Power Down Mode)로 진입하여 전력소모를 최소할 할 수 있는 헬멧 마운티드 사이트의 절전장치에 관한 것으로서,The present invention relates to a power saving device for a helmet mounted site that can minimize power consumption by entering a power down mode when the baseband module is in a reception standby state.

헬멧 마운티드 사이트에서 베이스밴드 모듈이 수신 상태에서는 그 주요 전력 소모 소자들을 파워 다운 모드(Power Down Mode)로 진입하게 함으로써 송수신상태 시 베이스밴드 모듈의 동작 모드에서보다 현저하게 배터리를 통한 전력소모량을 감소시킬 수 있는 효과를 제공하게 된다.At the helmet-mounted site, the baseband module enters the power down mode when in the receive state, which significantly reduces battery power consumption in the transmit / receive state than in the operating mode of the baseband module. It can provide the effect.

Description

헬멧 마운티드 사이트의 전력제어장치 { Aparatus of power controling for helmet mounted sights }Aparatus of power controling for helmet mounted sights}

본 발명은 헬멧 마운티드 사이트의 절전장치에 관한 것으로서, 특히 베이스밴드 모듈이 수신대기 상태일 때 파워 다운 모드(Power Down Mode)로 진입하여 전력소모를 최소할 할 수 있는 헬멧 마운티드 사이트의 절전장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power saving device of a helmet mounted site, and more particularly, to a power saving device of a helmet mounted site capable of minimizing power consumption by entering a power down mode when the baseband module is in a reception standby state. will be.

헬멧 마운티드 사이트(Helmet Mounted Sights, HMS)는 비행기를 조종시 조종사가 착용하는 것으로서, 관제탑과 송수신을 위해 음성입력장치와 음성출력장치가 구비되어 있다. 상기 HMS는 조종사가 바라보는 광경에 벡터 그래픽을 이용한 추가적인 정보를 표시해주는 시스템도 있다.Helmet Mounted Sights (HMS) are worn by pilots when flying an airplane, and are equipped with a voice input device and a voice output device for transmission and reception with a control tower. The HMS also has a system that displays additional information using vector graphics at the sight of the pilot.

그러나, 종래 경우에는 HMS가 배터리를 전력공급원으로 사용하기 때문에 베이스밴드 모듈이 송수신 상태뿐만 아니라 수신 상태에서도 배터리를 통한 전력 소모가 발생되어 전력이 많이 소비된다는 문제점이 있다.However, in the conventional case, since the HMS uses the battery as a power supply source, there is a problem in that the baseband module consumes a lot of power because power is generated through the battery not only in the transmitting and receiving state but also in the receiving state.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 헬멧 마운티드 사이트에서 베이스밴드 모듈이 수신 상태에서는 그 주요 전력 소모 소자들을 파워 다운 모드(Power Down Mode)로 진입하게 함으로써 배터리를 통한 전력소모량을 감소시킬 수 있는 헬멧 마운티드 사이트의 전력제어장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to allow a baseband module at a helmet mounted site to enter its main power consuming elements into a power down mode in a reception state. It is to provide a power control device of the helmet mounted site that can reduce the power consumption through.

도 1은 본 발명에 따른 헬멧 마운티드 사이트의 전력제어장치의 구성이 도시된 블록도이고,1 is a block diagram showing the configuration of the power control device of the helmet mounted site according to the present invention,

도 2는 도 1의 각 부에 따른 타이밍 순서가 도시된 신호 파형도이다.FIG. 2 is a signal waveform diagram illustrating a timing sequence according to each part of FIG. 1.

<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>

11 : 전력공급부 12 : AIC11: power supply 12: AIC

13 : 래치부 14 : 발진기13 latch portion 14 oscillator

15 : DSP 16 : FPGA15: DSP 16: FPGA

17 : 데이터제어부 18 : 크립터17: data control unit 18: scripter

19 : 논리소자19: logic element

상기한 과제를 해결하기 위한 본 발명에 의한 헬멧 마운티드 사이트의 전력제어장치의 특징에 따르면, 시스템으로 전력을 공급하는 전력공급부와; 시스템으로 입출력되는 음성의 인터페이스 기능을 수행하는 오디오인터페이스 회로부와; 수신 상태에서 상기 전력공급부 및 오디오인터페이스 회로부의 절전모드 진입 여부를 지시하도록 로우/하이(Low/High) 상태의 래치제어신호를 생성 출력시키는 래치부와; 일정한 주파수의 클록신호를 생성 출력시키는 발진기와; 상기 발진기의 클록신호에 의해 동기화되면서 외부의 아이들(Idle) 명령신호에 의해 절전모드로 진입하여 주변장치 및 기능을 온/오프 동작시키고, 상기 래치제어신호를 로우 상태로 변경시키는 디지털신호처리기와; 상기 발진기의 클록신호와 연결되어 동작 계시를 위한 마스터 클록(master clock)을 생성하는 동시에 상기 디지털신호처리기에 의해 로우 상태의 래치제어신호를 전달받아 발진기 및 연계 장치의 동작을 정지시키기 위한 절전제어신호를 생성하고, 데이터 전송조건에서 절전모드 해제 신호를 생성하여 각 신호를 시스템에 전달하는 플렉시블 프로그램 게이트 어레이(Flexible Program Gate Array, FPGA)와; 상기 FPGA의 절전제어신호에 의해 온/오프 동작되면서 송수신을 위해 FPGA로 데이터 전송 조건을 알리는 데이터 제어부를 포함하여 구성된다.According to a feature of the power control device of the helmet mounted site according to the present invention for solving the above problems, a power supply for supplying power to the system; An audio interface circuit unit performing an interface function of voice input and output to the system; A latch unit generating and outputting a latch control signal in a low / high state to indicate whether the power supply unit and the audio interface circuit unit enter a power saving mode in a reception state; An oscillator for generating and outputting a clock signal of a constant frequency; A digital signal processor synchronized with a clock signal of the oscillator to enter a power saving mode by an external idle command signal to turn on / off a peripheral device and a function, and to change the latch control signal to a low state; A power saving control signal connected to the clock signal of the oscillator to generate a master clock for operating the clock and receiving a latch control signal in a low state by the digital signal processor to stop the operation of the oscillator and the associated device. A flexible program gate array (FPGA) for generating a power saving mode wake-up signal under a data transmission condition and transferring each signal to a system; It is configured to include a data control unit to notify the data transmission conditions to the FPGA for transmission and reception while the on / off operation by the power saving control signal of the FPGA.

한편, 본 발명은 부가적으로 상기 FPGA의 절전제어신호에 의해 온/오프 동작되면서 상기 FPGA에서 처리된 데이터를 특정 문자로 바꾸어 코드화하여 비밀 유지시키기 위한 크립터(Cryptor)를 포함한다.On the other hand, the present invention additionally includes a cryptography to keep the on-off operation by the power-saving control signal of the FPGA to convert the data processed in the FPGA to a specific character to code and keep confidential.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 헬멧 마운티드 사이트의 전력제어장치의 구성이 도시된 블록도로서 이를 참고하면 본 발명은, 12V의 전력을 시스템으로 공급하는 전력공급부(11)와, 시스템으로 입출력되는 음성의 인터페이스 기능을 수행하는 오디오인터페이스 회로부(Audio Interface Circuit, AIC)(12)와, 수신 상태에서 상기 전력공급부(11) 및 AIC(12) 절전모드 진입 여부를 지시하도록 로우/하이(Low/High) 상태의 래치제어신호를 생성 출력시키는 래치부(13)와, 일정한 주파수의 클록신호를 생성 출력시키는 발진기(14)와, 상기 발진기(14)의 클록신호에 의해 동기화되면서 외부의 아이들(Idle) 명령신호에 의해 절전모드로 진입하는 디지털 신호처리기(DSP; 15)와, 상기 발진기(14)의 클록신호와 연결되어 동작 계시를 위한 마스터 클록(master clock) 및 절전제어신호, 절전모드 해제신호를 생성하여 각 신호를 시스템에 전달하는 플렉시블 프로그램 게이트 어레이(Flexible Program Gate Array, FPGA)(16)와, 상기 FPGA(16)의 절전제어신호에 의해 온/오프 동작되면서 송수신을 위해 FPGA(16)로 데이터 전송 조건을 알리려주는 데이터 제어부(17)와, 상기 절전제어신호에 의해 온/오프 동작되면서 상기 FPGA(16)에서 처리된 데이터를 특정 문자로 바꾸어 코드화하여 비밀 유지시키기 위한 크립터(Cryptor; 18)와, 상기 DSP(15)와 FPGA(16) 사이에 위치한 논리소자(19)로 구성된다.1 is a block diagram showing a configuration of a power control device of a helmet mounted site according to the present invention. Referring to this, the present invention provides a power supply unit 11 for supplying power of 12V to a system, and An audio interface circuit (AIC) 12 performing an interface function and a low / high state to indicate whether the power supply unit 11 and the AIC 12 enter a power saving mode in a reception state. An external idle command signal synchronized with a latch unit 13 for generating and outputting a latch control signal of an oscillator, an oscillator 14 for generating and outputting a clock signal of a constant frequency, and a clock signal of the oscillator 14. Connected to the clock signal of the oscillator 14 and the digital signal processor (DSP) 15 to enter the power saving mode by the master clock (master clock) and power saving control signal, the power saving mode release signal A flexible program gate array (FPGA) 16 that generates a call and transmits each signal to the system, and the FPGA 16 to transmit and receive while being turned on and off by a power saving control signal of the FPGA 16. A data controller 17 for notifying a data transmission condition to the data transmission conditioner, and a script for converting the data processed by the FPGA 16 into a specific character to be coded and kept secret while being on / off by the power saving control signal. 18 and a logic element 19 located between the DSP 15 and the FPGA 16.

특히, 상기 래치부(13)의 래치제어신호인 AIC_PDN#은 AIC(12)의 파워다운 모드를 제어함으로써 베이스밴드 모듈이 파워다운 모드에서 빠져나오게 한다.In particular, the latch control signal AIC_PDN # of the latch unit 13 controls the power down mode of the AIC 12 to cause the baseband module to exit the power down mode.

도 2에 도시된 신호 파형도를 통해 본 발명의 동작을 살펴보면 다음과 같다.Looking at the operation of the present invention through the signal waveform diagram shown in Figure 2 as follows.

먼저, 수신대기 상태시 파워 다운 제어 동작은 12V 전력 공급이 래치부(13)의 BB_PDN#에 의해 제어되어 차단되고, DSP(15)는 외부의 아이들 명령신호에 의해 X1, CLKOUT, INT3과 같은 신호를 발생시켜 주변장치, CPU, PLL의 동작을 정지시키게 된다.First, the power-down control operation in the reception standby state is blocked by the 12V power supply is controlled by the BB_PDN # of the latch unit 13, the DSP 15 is a signal such as X1, CLKOUT, INT3 by the external idle command signal Will cause the peripherals, CPU, and PLL to stop operating.

발진기(14)의 클록도 외부 아이들 명령 수행후 곧바로 DSP(15)가 파워다운 상태로 진입하기 때문에 BB_PDN#을 로우 상태로 하고, FPGA(16)에서 2~3 마스터 클록 시간이 경과되면 발진기의 EN 신호를 억제시키게 된다.Since the clock of the oscillator 14 also enters the power-down state immediately after the external idle command is executed, the BB_PDN # is kept low, and when the 2 to 3 master clock times have elapsed in the FPGA 16, the oscillator EN Will suppress the signal.

이렇게, FPGA(16)의 마스터 클록이 발진기(14)의 클록신호와 연결되어 있기 댐누에 발진기(14)의 클록이 멈추면 마스터 클록도 바로 멈추게 된다. 상기 FPGA(16)의 절전제어에 의해 데이터 제어부(17)와 크립터(18)의 클록도 바로 멈추게 된다.In this way, when the master clock of the FPGA 16 is connected to the clock signal of the oscillator 14, when the clock of the oscillator 14 stops, the master clock also stops immediately. By the power saving control of the FPGA 16, the clocks of the data controller 17 and the scripter 18 are also immediately stopped.

다음, 송수신 상태시 절전모드에서 웨이크-업(wake-up)할 경우에 송신시 전면판, 수신시 IF 모듈에서 각각 12C 버스라인으로 통신을 시도하게 되는데 이때 12C 데이터 라인의 변화 조건에 FPGA(16)에서 절전모드 해제신호인 웨이크-업 인터럽트를 발생하게 된다.In case of wake-up in the power saving mode during the transmission and reception state, the front panel at the transmission and the IF module at the reception attempt to communicate with the 12C bus lines, respectively. ), A wake-up interrupt, which is a wake-up signal, is generated.

그러면, 상기 웨이크-업 인터럽트 신호에 의해 DSP(15)가 웨이크-업되고 FPGA(16)에서 발진기(14)의 클록도 인에이블시키게 된다. 여기서, 상기 발진기(14)의 클록이 인에이블되면서 FPGA(16)의 마스터 클록도 인에이블되어 데이터 제어부(17), 크립터(18)의 마스터 클록도 인에이블되고, 래치제어신호인 AIC_PDN#의 제어에 의해 A1C(12)도 절전모드가 해제되게 된다.The wake-up interrupt signal then causes the DSP 15 to wake up and also enable the clock of the oscillator 14 in the FPGA 16. Here, as the clock of the oscillator 14 is enabled, the master clock of the FPGA 16 is also enabled, so that the master clock of the data control unit 17 and the scripter 18 is also enabled, and the latch control signal AIC_PDN # By the control, the A1C 12 is also released from the power saving mode.

한편, 도 2에서 toscdis는 BB_PDN#이 로우 상태에서 발진기(14)의 클록이 억제될때까지의 시간을 나타내며, tds는 BB_PDN#이 로우 상태에서 DSP(15)의 클록 아웃이 억제될 때까지의 시간을 나타낸다.In FIG. 2, toscdis represents a time until the clock of the oscillator 14 is suppressed while BB_PDN # is low, and tds represents a time until the clock out of the DSP 15 is suppressed while the BB_PDN # is low. Indicates.

결국, 표 1과 같이 수신대기 시에 베이스 밴드 모듈의 주요 전력 소자들을 파워 다운 상태로 제어함으로써 송수신시에 비해 현저히 전력소모를 감소시킬 수 있게 된다.As a result, as shown in Table 1, by controlling the main power elements of the baseband module in the power-down state during the reception standby, it is possible to significantly reduce the power consumption compared to the transmission and reception.

송수신 상태(동작모드)Sending / Receiving Status (Operation Mode) 수신상태(절전모드)Reception status (sleep mode) 3.3V3.3V 265㎃265 yen 20㎃20㎃ 5V5 V 25㎃25㎃ 5㎃5㎃ ±12V± 12 V 46㎃46㎃ 0㎃0㎃

상기와 같이 구성되는 본 발명의 헬멧 마운티드 사이트의 전력제어장치는 헬멧 마운티드 사이트에서 베이스밴드 모듈이 수신 상태에서는 그 주요 전력 소모 소자들을 파워 다운 모드(Power Down Mode)로 진입하게 함으로써 송수신상태 시 베이스밴드 모듈의 동작 모드에서보다 현저하게 배터리를 통한 전력소모량을 감소시킬 수 있는 효과가 있다.The power control device of the helmet mounted site of the present invention configured as described above has the baseband module in the helmet mounted site when the baseband module receives the main power consuming elements into a power down mode when the baseband module receives the baseband module in the transmission and reception state. There is an effect that can significantly reduce the power consumption through the battery than in the operating mode of the module.

Claims

시스템으로 전력을 공급하는 전력공급부와; 시스템으로 입출력되는 음성의 인터페이스 기능을 수행하는 오디오인터페이스 회로부와; 수신 상태에서 상기 전력공급부 및 오디오인터페이스 회로부의 절전모드 진입 여부를 지시하도록 로우/하이(Low/High) 상태의 래치제어신호를 생성 출력시키는 래치부와; 일정한 주파수의 클록신호를 생성 출력시키는 발진기와; 상기 발진기의 클록신호에 의해 동기화되면서 외부의 아이들(Idle) 명령신호에 의해 절전모드로 진입하여 주변장치 및 기능을 온/오프 동작시키고, 상기 래치제어신호를 로우 상태로 변경시키는 디지털신호처리기와; 상기 발진기의 클록신호와 연결되어 동작 계시를 위한 마스터 클록(master clock)을 생성하는 동시에 상기 디지털신호처리기에 의해 로우 상태의 래치제어신호를 전달받아 발진기 및 연계 장치의 동작을 정지시키기 위한 절전제어신호를 생성하고, 데이터 전송조건에서 절전모드 해제 신호를 생성하여 각 신호를 시스템에 전달하는 플렉시블 프로그램 게이트 어레이(Flexible Program Gate Array, FPGA)와; 상기 FPGA의 절전제어신호에 의해 온/오프 동작되면서 송수신을 위해 FPGA로 데이터 전송 조건을 알리는 데이터 제어부를 포함하여 구성된 것을 특징으로 하는 헬멧 마운티드 사이트의 전력제어장치.A power supply for supplying power to the system; An audio interface circuit unit performing an interface function of voice input and output to the system; A latch unit generating and outputting a latch control signal in a low / high state to indicate whether the power supply unit and the audio interface circuit unit enter a power saving mode in a reception state; An oscillator for generating and outputting a clock signal of a constant frequency; A digital signal processor synchronized with a clock signal of the oscillator to enter a power saving mode by an external idle command signal to turn on / off a peripheral device and a function, and to change the latch control signal to a low state; A power saving control signal connected to the clock signal of the oscillator to generate a master clock for operating the clock and receiving a latch control signal in a low state by the digital signal processor to stop the operation of the oscillator and the associated device. A flexible program gate array (FPGA) for generating a power saving mode wake-up signal under a data transmission condition and transferring each signal to a system; And a data controller configured to notify data transmission conditions to the FPGA for transmission and reception while the on / off operation is performed by the power saving control signal of the FPGA.

제 1 항에 있어서,The method of claim 1,

상기 헬멧 마운티드 사이트의 전력제어장치는 FPGA의 절전제어신호에 의해온/오프 동작되면서 상기 FPGA에서 처리된 데이터를 특정 문자로 바꾸어 코드화하여 비밀 유지시키기 위한 크립터(Cryptor)를 포함하는 것을 특징으로 하는 헬멧 마운티드 사이트의 전력제어장치.The power control device of the helmet-mounted site is on / off operation by the power saving control signal of the FPGA, the data processed in the FPGA by changing the code to a specific character, characterized in that it comprises a crypto (Cryptor) for keeping confidential Power control device at helmet mounted site.