KR100359762B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 이온주입을 이용하여 좁은 면적에서도 대용량의 캐패시터를 구현하는데 적당한 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 제 1 도전형 반도체 기판상에 제 2 도전형 불순물 이온을 선택적으로 주입하여 복수개의 제 2 도전형 불순물 영역을 형성하는 제 1 단계, 상기 복수개의 제 2 도전형 불순물 영역 사이에 각각 절연막을 형성하는 제 2 단계, 상기 복수개의 제 2 도전형 불순물 영역에 전기적으로 연결되도록 선택적으로 제 1, 제 2 메탈층을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 이온주입을 이용하여 좁은 면적에서도 대용량의 캐패시터를 구현하는데 적당하도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 캐패시터의 제조방법은 제 1 도 및 제 2 도에 도시한 바와 같이, 제 1 메탈층(1)과 제 2 메탈층(2) 사이에 산화막(3)(SiO2)을 형성하여 캐패시터를제작하는 방법과, 상기 메탈층들 중 한쪽면의 메탈층 대신에 n형 불순물 이온을 주입시켜 n+농도를 높이므로서 캐패시터를 제작하는 방법이 있다.
이때 상기의 캐패시터 제작방법들은 필요로 하는 캐패시턴스(Capacitance)를 얻기 위해서 산화막의 폭(Width)과 평판(메탈층)의 면적을 조절하게 된다.
이를 수식으로 표현하면 다음과 같다.
여기서 Cox는 단위면적당 캐패시턴스, d : 평판 사이의 거리, εox는 평판 사이의 산화막의 유전율이다.
그러나 상기와 같은 종래 반도체 소자의 캐패시터 제조방법은 대용량의 캐패시턴스를 얻기 위해서는 유전체막으로 사용되는 산화막의 폭을 줄이거나 캐패시터의 면적을 증가시켜야 한다.
하지만 산하막의 폭을 감소시키는데는 한계가 있으며 또한 캐패시터의 면적을 증가시키면, 칩 사이즈가 커져서 집적도가 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 이온주입에 의한 복수개의 n+평판을 형성하여 좁은 면적하에서도 대용량의 캐패시터를 제작하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 제 1 도전형 반도체 기판상에 제 2 도전형 불순물 이온을 선택적으로 주입하여 복수개의 제 2 도전형 불순물 영역을 형성하는 제 1 단계, 상기 복수개의 제 2 도전형 불순물 영역 사이에 각각 절연막을 형성하는 제 2 단계, 상기 복수개의 제 2 도전형 불순물 영역에 전기적으로 연결되도록 선택적으로 제 1, 제 2 메탈층을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
제 3 도 (a)∼(d)는 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
먼저, 본 발명의 반도체 소자의 캐패시터 제조방법은 제 3 도 (a)에 도시한 바와 같이, P형 반도체 기판(11)상에 제 1 감광막(12)을 도포한 후, 제 1 감광막(12) 패턴을 통해 n+평판 영역을 정의한다.
그리고, 상기 제 1 감광막(12) 패턴을 마스크로 이용하여 n형 불순물 이온(예를들어 B+, P+, As+)을 주입하여 다수개의 n+평판(13)을 형성한다.
이때, n+평판 영역의 수 및, 폭(Width), 그리고 n+평판 사이의 산화막 폭(Width)은 필요로 하는 캐패시턴스를 고려하여 임의로 조절할 수 있다.
이어 제 3 도 (b)에 도시한 바와 같이, 상기 제 1 감광막(12)을 제거한 후 유전체막으로 사용될 산화막 영역을 정의하기 위해 상기 n+평판(13)이 형성된 반도체 기판(11)상에 제 2 감광막(14)을 도포한다.
상기 제 2 감광막(14)을 노광 및 현상공정을 통해 패터닝 하여 산화막 영역을 정의한다.
이어서, 상기 제 2 감광막(14)을 마스크로 이용하여 산소(O2) 이온을 주입한다.
따라서, 상기 반도체 기판(11)의 실리콘(S1)과 주입된 산소(O2)가 결합하여 산화막(SiO2) (15)이 형성된다.
이어서 상기 제 2 감광막(14) 패턴을 제거하면 캐패시터 제작을 완료하게 되는데 이에 상기 n+평판(13)에 바이어스를 인가하기 위해 제 3 도 (c)에 도시한 바와 같이, 전면에 제 1 절연막(16)을 증착한 후 상기 제 1 절연막(16)상에 제 3 감광막(도시하지 않음)을 도포하여 포지티브(Positive) 바이어스 인가를 위해 선택적으로 n+평판(13)에 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 전면에 제 1 메탈층(17)을 형성하고, 상기 제 1 메탈층(17) 전면에 제 2 절연막(18)을 증착한다.
그리고 상기 제 2 절연막(18)상에 제 4 감광막(19)을 도포하여 노광 및 현상공정으로 네가티브(Negative) 바이어스 인가를 위해 상기 n+평판(13)에 형성될 영역을 정의한다.
이어서, 제 3 도 (d)에 도시한 바와 같이, 상기 제 4 감광막(19)을 마스크로이용한 식각공정을 통해 선택적으로 n+평판(13)에 콘택홀을 형성한 후 상기 콘택홀을 포함한 전면에 제 2 메탈층(20)을 형성하면 바이어스 인가를 위한 메탈층 형성공정이 완료된다.
따라서, 제 3 도 (d)에 도시한 바와 같이, 상기 제 1 메탈층(17)에 포지티브 바이어스를, 그리고 제 2 메탈층(20)에 네가티브 바이어스를 인가하면 동일한 사이즈의 캐패시터가 다수개 형성된다.
즉, ㉯는 ㉮와 ㉰, ㉱는 ㉰와 ㉲, ㉳는 ㉲와 각각 캐패시터를 구성하게 된다.
결과적으로 평판의 넓이가 A, 평판과 평판과의 거리를 d라고 가정하면 하나의 평판에 대한 캐패시턴스(Capacitance)는 다음과 같은 수식으로 표현된다.
따라서 n개의 캐패시터를 병렬로 구성하면 전체 캐패시턴스 Ctox = nCox가 된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자의 캐패시터 제조방법은 이온주입 공정을 통해 좁은 면적에 다수의 n+평판을 구현할 수 있으므로 대용량의 캐패시터 제작이 용이한 효과가 있다.
제 1 도 및 제 2 도는 종래 반도체 소자의 캐패시터 제조방법에 따른 단면도
제 3도 (a)∼(d)는 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
11 : P형 실리콘 기판 12, 14, 19 : 제 1, 제 2, 제 4 감광막
13 : n+불순물 영역 15 : 산화막
17 : 제 1 메탈층 20 : 제 2 메탈층
Claims (3)
- 제 1 도전형 반도체 기판상에 제 2 도전형 불순물 이온을 선택적으로 주입하여 복수개의 제 2 도전형 불순물 영역을 형성하는 제 1 단계,상기 복수개의 제 2 도전형 불순물 영역 사이에 각각 절연막을 형성하는 제 2 단계,상기 복수개의 제 2 도전형 불순물 영역에 전기적으로 연결되도록 선택적으로 제 1, 제 2 메탈층을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 도전형 불순물 영역의 갯수 및 폭 그리고 절연막의 폭은 임의로 조절할 수 있음을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,제 1, 제 2 메탈층을 형성하는 제 3 단계는, 제 2 도전형 불순물 영역과 절연막이 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계,상기 제 2 도전형 불순물 영역에 선택적으로 콘택홀을 갖도록 제 1 절연막을 제거하는 단계,상기 콘택홀을 포함한 전면에 제 1 메탈층을 형성하는 단계,상기 제 1 메탈층 상부에 제 2 절연막을 증착하는 단계,상기 제 2 도전형 불순물에 선택적으로 콘택홀을 갖도록 제 2, 제 1 절연막을 제거하는 단계,상기 콘택홀을 포함한 전면에 제 2 메탈층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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